JPS6033666A - 論理階層構造をもつ論理回路図 - Google Patents
論理階層構造をもつ論理回路図Info
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- JPS6033666A JPS6033666A JP58142182A JP14218283A JPS6033666A JP S6033666 A JPS6033666 A JP S6033666A JP 58142182 A JP58142182 A JP 58142182A JP 14218283 A JP14218283 A JP 14218283A JP S6033666 A JPS6033666 A JP S6033666A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、階層論理定義図から作成される階層構造をも
つ論理回路図に関するものである。
つ論理回路図に関するものである。
第１図は階層論理定義図面を示す図、第２図は第１図に
定義された図面に基づいて作成される従来の論理回路図
面を示す図である。
定義された図面に基づいて作成される従来の論理回路図
面を示す図である。
一般にある階層での論理を定義する場合、その論理の入
出力表現には、第°１図に示すように、ＥＮＴＲ（入力
）、ＥＸＩＴ（出力）のダミー枠を用いる。そして、こ
の定義に従って論理回路全作成する際、従来は、ｍ ２
図（ｂ）に示す上階層論理図面と第２図（Ｃ）に示す下
階層展開図面とを作成している。第２図（ａ）に示す枠
は、ＬＳＩ（集積回路）等の論理回路ブロックを示す（
以下、単にＬＳＩという）枠で、上階層論理では第２図
（ｂ）に示すようにその端に他ＬＳＩとの接続クロス・
リファレンス及び信号名が表記（斜線部分の枠）され、
そしてそのＬＳＩ内部の下階層展開論理回路が第２図（
Ｃ）に示すように展開される。
出力表現には、第°１図に示すように、ＥＮＴＲ（入力
）、ＥＸＩＴ（出力）のダミー枠を用いる。そして、こ
の定義に従って論理回路全作成する際、従来は、ｍ ２
図（ｂ）に示す上階層論理図面と第２図（Ｃ）に示す下
階層展開図面とを作成している。第２図（ａ）に示す枠
は、ＬＳＩ（集積回路）等の論理回路ブロックを示す（
以下、単にＬＳＩという）枠で、上階層論理では第２図
（ｂ）に示すようにその端に他ＬＳＩとの接続クロス・
リファレンス及び信号名が表記（斜線部分の枠）され、
そしてそのＬＳＩ内部の下階層展開論理回路が第２図（
Ｃ）に示すように展開される。
このように、作成された下階層論理回路図では、他から
の結線情報が表記されるのみで、そのＬＳＩの入出力端
子の信号機能等、諸属件が表記されないため、下階層論
理定義時における入出力端子との対応の確認が困難でら
り、また、階層展開図面では、階層論理部の入出力口が
明示されないため、階層を意識した論理のトレースが困
難であるなどの問題があった。
の結線情報が表記されるのみで、そのＬＳＩの入出力端
子の信号機能等、諸属件が表記されないため、下階層論
理定義時における入出力端子との対応の確認が困難でら
り、また、階層展開図面では、階層論理部の入出力口が
明示されないため、階層を意識した論理のトレースが困
難であるなどの問題があった。
本発明は、上記の考察に基づくものであって、下階層論
理の入出力ロ全明確にし、且つ下階層論理回路図には入
出力口としてのυａＪＦ４性を明確にする論理階層構造
をもつように表現された論理階層４′１りけもつ論理回
路図を提供すること全目的とするものである。
理の入出力ロ全明確にし、且つ下階層論理回路図には入
出力口としてのυａＪＦ４性を明確にする論理階層構造
をもつように表現された論理階層４′１りけもつ論理回
路図を提供すること全目的とするものである。
そのために本発明の論理階層構造？もつ論理回路図は、
ある階層での論理全定義する場合、当該論理の入出力表
現に入力信号枠と出力信号枠とのダミー枠を用い、２つ
の上記ダミー枠を囲む１枠によって表現した上記論理の
下階層論理回路図面、下階層展開論理回路図面、及び２
つの上記ダミー枠毎に他の論理回路図面と上記下階層展
開論理回路図面との接続クロス・リファレンスと信号名
を表記した下階層展開図面を具備し、且つ上記下階層論
理回路図面は、上記−枠によって表現された枠の入力端
子と出力端子に他の論理回路図面との接続クロス・リフ
ァレンスと信号名と全表記するとともに、上記枠の内部
に入力端子及び出力端子としての夫々の諸属性を示す情
報全表記したことを特徴とするものである。
ある階層での論理全定義する場合、当該論理の入出力表
現に入力信号枠と出力信号枠とのダミー枠を用い、２つ
の上記ダミー枠を囲む１枠によって表現した上記論理の
下階層論理回路図面、下階層展開論理回路図面、及び２
つの上記ダミー枠毎に他の論理回路図面と上記下階層展
開論理回路図面との接続クロス・リファレンスと信号名
を表記した下階層展開図面を具備し、且つ上記下階層論
理回路図面は、上記−枠によって表現された枠の入力端
子と出力端子に他の論理回路図面との接続クロス・リフ
ァレンスと信号名と全表記するとともに、上記枠の内部
に入力端子及び出力端子としての夫々の諸属性を示す情
報全表記したことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第３図は本発明の１実施例全説明する図、第４図はＬＳ
Ｉ論理定義図面の具体例を示す図、第５図は本発明の上
階層論理図面の具体例を示す図、第６図は本発明の論理
回路図面の具体例を示す図である。
Ｉ論理定義図面の具体例を示す図、第５図は本発明の上
階層論理図面の具体例を示す図、第６図は本発明の論理
回路図面の具体例を示す図である。
本発明は、先に第１図全参照しつつ説明した定義に従っ
て、上階層論理図面として、第３図（ａ）に示すように
、入出力ダミー枠を囲む１つの枠でＬＳＩ全表現し、端
子の外側には仙ｉ、 Ｓ Ｉとの接続クロス・リファレ
ンスと信号名全表記（斜線枠）し、それに対応する枠内
の位置にその端子の機能、負荷にできる論理素子数等の
諸属性全表記した図面を作成し、そして、下階層接続ク
ロス・リファレンス論理図面とし一〇、第３図（１〕）
に示すように、入出力ダミー枠金そのまま残（５１、外
部接続リファレンスと信号名を入出力ダミー枠の外…り
に衣記し、それに対応する枠の内側にはその下階層展開
論理図面への接続クロス・リファレンスを表記した図面
金工階層展開論理図面（第２図（Ｃ）に示す図面と同様
）と共に作成する。
て、上階層論理図面として、第３図（ａ）に示すように
、入出力ダミー枠を囲む１つの枠でＬＳＩ全表現し、端
子の外側には仙ｉ、 Ｓ Ｉとの接続クロス・リファレ
ンスと信号名全表記（斜線枠）し、それに対応する枠内
の位置にその端子の機能、負荷にできる論理素子数等の
諸属性全表記した図面を作成し、そして、下階層接続ク
ロス・リファレンス論理図面とし一〇、第３図（１〕）
に示すように、入出力ダミー枠金そのまま残（５１、外
部接続リファレンスと信号名を入出力ダミー枠の外…り
に衣記し、それに対応する枠の内側にはその下階層展開
論理図面への接続クロス・リファレンスを表記した図面
金工階層展開論理図面（第２図（Ｃ）に示す図面と同様
）と共に作成する。
次に、より具体的な実施例全第４図ないし第６図を参照
しつつ説明する。
しつつ説明する。
ＬＳＩ定義論理図面を示したのが第４図であり、第４図
（ａ）は下階層接続クロス・リファレンス論理図面、第
４図（ｂ）は展開された下階層展開論理図面である。第
４図（ａ）では、右下に論理図面のページ記号が００１
と表記され、また、ＬＳＩ外部外部入出力信号表現上部
にページ内の枠金識別する記号として入力信号表現枠が
Ａ３、出力信号表現枠がＡ ｇと表記される。そして、
入力信号表現枠Ａ３の各出力ピンに対応してその下階層
展開論理図面０ （＋ ２頁（第４図（ｂ）に示す図面
の頁）に記載される下階層への接続クロス・リファレン
ス００２Ａ４０Ｉ）／ハｎｅ Ａが表記される。
（ａ）は下階層接続クロス・リファレンス論理図面、第
４図（ｂ）は展開された下階層展開論理図面である。第
４図（ａ）では、右下に論理図面のページ記号が００１
と表記され、また、ＬＳＩ外部外部入出力信号表現上部
にページ内の枠金識別する記号として入力信号表現枠が
Ａ３、出力信号表現枠がＡ ｇと表記される。そして、
入力信号表現枠Ａ３の各出力ピンに対応してその下階層
展開論理図面０ （＋ ２頁（第４図（ｂ）に示す図面
の頁）に記載される下階層への接続クロス・リファレン
ス００２Ａ４０Ｉ）／ハｎｅ Ａが表記される。
この表記は、ピン０４が、００２頁の一般論理素子表現
枠Ａ４の入力ビンＯＤに接続され、その信号名がＡであ
ること全示している。同様に入力信号表現枠Ａ３のピン
１４ｉ−、Ｊ：、００２Ａ４１Ｄ／１ｉｎｅＢという表
記がなされ、この表記は、ピン１４が００２頁の一般論
理素子表現枠Ａ４の入力ピンＩＤに接続され、その１Ｂ
号名がＢでるること金示している。更に、ＬＳＩ外部の
出力信号表現枠Ａ９の入力ピン２Ｄにはｏｏｚｃｓｏ４
／ＬｉｒＬｅＸのｐ記がなされ、この衣ｆｉ［：！は、
００２Ｒの一般論理素子表現枠Ｃ８の出力ピン０４から
の信号名Ｘ？ビン２Ｄに受けるということ全庁している
。以上の説明から明らかなように、例えば００２Ａ４０
Ｄ／ １ｉｎｅＡの表記は、／の前の００２Ａ４０Ｄが
接続クロスを示し・／の後の１ｉｎｅ Ａが信号名全示
している。この表記内容は、第４図ないし第６図におい
て同様である。従って、第４図（ｂ）に示す下階層展開
論理図面も同様に見ればよいので、詳細な説明は省略す
る。
枠Ａ４の入力ビンＯＤに接続され、その信号名がＡであ
ること全示している。同様に入力信号表現枠Ａ３のピン
１４ｉ−、Ｊ：、００２Ａ４１Ｄ／１ｉｎｅＢという表
記がなされ、この表記は、ピン１４が００２頁の一般論
理素子表現枠Ａ４の入力ピンＩＤに接続され、その１Ｂ
号名がＢでるること金示している。更に、ＬＳＩ外部の
出力信号表現枠Ａ９の入力ピン２Ｄにはｏｏｚｃｓｏ４
／ＬｉｒＬｅＸのｐ記がなされ、この衣ｆｉ［：！は、
００２Ｒの一般論理素子表現枠Ｃ８の出力ピン０４から
の信号名Ｘ？ビン２Ｄに受けるということ全庁している
。以上の説明から明らかなように、例えば００２Ａ４０
Ｄ／ １ｉｎｅＡの表記は、／の前の００２Ａ４０Ｄが
接続クロスを示し・／の後の１ｉｎｅ Ａが信号名全示
している。この表記内容は、第４図ないし第６図におい
て同様である。従って、第４図（ｂ）に示す下階層展開
論理図面も同様に見ればよいので、詳細な説明は省略す
る。
プリント板上での他のＬＳＩとの結Ａｎ示す上階層論理
回路図全庁したのが第５図であり、第３図（ａ）に示す
上階層論理回路図の具体的な表記態様の例を示す図であ
る。ＬＳＩｋ衣現する枠の内側には、第５図に示すよう
に先に述べたＬＳＩ入出力端子の諸属性が表記される。
回路図全庁したのが第５図であり、第３図（ａ）に示す
上階層論理回路図の具体的な表記態様の例を示す図であ
る。ＬＳＩｋ衣現する枠の内側には、第５図に示すよう
に先に述べたＬＳＩ入出力端子の諸属性が表記される。
例えば、ピンＯＤの部分を参照すると、××××にＬＳ
Ｉ間接線接続クロス１ＬｎｅＡという信号名が表記され
ており、そして１□、□にＬＳＩ入出力端子の諸属性、
例えば信号機能名称、負荷にできる論理素子数群が表記
される。なお、点線枠は実際には表記され１、Ｃい。
Ｉ間接線接続クロス１ＬｎｅＡという信号名が表記され
ており、そして１□、□にＬＳＩ入出力端子の諸属性、
例えば信号機能名称、負荷にできる論理素子数群が表記
される。なお、点線枠は実際には表記され１、Ｃい。
第５図に示す回路の上階層接続クロス・リファレンス論
理図面を示したのが第６図（ａ）であり、その下階層展
開論理図面全庁したのが第６図（ｂ）である。これらは
、プリント板上のＬＳＩＳ液間と展開論理を含む論理回
路図面に相当し、回路中に記載された接続クロス、信号
名の解駅は、第４図で先に説明した内容と同様であるの
で、その説明は省略する。
理図面を示したのが第６図（ａ）であり、その下階層展
開論理図面全庁したのが第６図（ｂ）である。これらは
、プリント板上のＬＳＩＳ液間と展開論理を含む論理回
路図面に相当し、回路中に記載された接続クロス、信号
名の解駅は、第４図で先に説明した内容と同様であるの
で、その説明は省略する。
以上の説明から明らかなように、本発明によれば、階層
論理の入出力端子の属性が明記され、階層論理図面に入
出力口が明示されるので、下階層論理定義時における入
出力端子との対応の確認を容易に行うことができるとと
もに、接続ミスの発生を抑制することができ、また、階
層構造が明らかになるので階層全意識した論理のトレー
スが容易になる。
論理の入出力端子の属性が明記され、階層論理図面に入
出力口が明示されるので、下階層論理定義時における入
出力端子との対応の確認を容易に行うことができるとと
もに、接続ミスの発生を抑制することができ、また、階
層構造が明らかになるので階層全意識した論理のトレー
スが容易になる。
更に、階層論理構造がＬＳＩ内輪理、プリント板上論理
等の実装階層構造に一致している場合には、この衣現法
による展開論理図面は装置試験の作条効率の向上を図る
のに有効である。
等の実装階層構造に一致している場合には、この衣現法
による展開論理図面は装置試験の作条効率の向上を図る
のに有効である。
第１図はＬＳＩ論理定義図面を示す図、第２図は第１図
に定義された図面に基づいて作成される従来の論理回路
図面金示す図、第３図は本発明の１実施例’ｒ： 示ｆ
図、Ｍ４図１’ｌ： ＩＪ Ｓ Ｉ ｆｉ＋ｉｆｆ
ＪＪ！定義図面の具体例全庁す図、第５図は本発明の土
階層論理図面の具体例を示す図、第６図は本発明の論理
回路図面の具体例を示す図である。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 り’１１力 プ Ｚ ｍ （１７） 才 ３１］ 才 ４ （２） （ｎ−） 律 ５ の
に定義された図面に基づいて作成される従来の論理回路
図面金示す図、第３図は本発明の１実施例’ｒ： 示ｆ
図、Ｍ４図１’ｌ： ＩＪ Ｓ Ｉ ｆｉ＋ｉｆｆ
ＪＪ！定義図面の具体例全庁す図、第５図は本発明の土
階層論理図面の具体例を示す図、第６図は本発明の論理
回路図面の具体例を示す図である。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 り’１１力 プ Ｚ ｍ （１７） 才 ３１］ 才 ４ （２） （ｎ−） 律 ５ の
Claims (1)
- ある階層での論理を定義する場合、当該論理の入出力表
現に入力信号枠と出力信号枠とのダミー枠を用い、２つ
の上記ダミー枠を囲む１枠によって表現した上記論理の
上階層論理回路図面、下階層展開論理回路図面、及び２
つの上記ダミー枠毎に他の論理回路図面と上記下階層展
開論理回路図面との接続クロス・リファレンスと（Ｎ号
名を表記した上階層展開図面全具備し、且つ上記上階層
論理回路図面は、上記−枠によって表現された枠の入力
端子と出力端子に他の論理回路図面との接続クロス・リ
ファレンスと信号名とｔｊ％記するとともに、上記枠の
内部に入力端子及び出力端子としての夫々の諸属性全示
す情報全表記したことを特徴とする論理階層構造をもつ
論理回路図。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142182A JPS6033666A (ja) | 1983-08-03 | 1983-08-03 | 論理階層構造をもつ論理回路図 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142182A JPS6033666A (ja) | 1983-08-03 | 1983-08-03 | 論理階層構造をもつ論理回路図 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6033666A true JPS6033666A (ja) | 1985-02-21 |
Family
ID=15309281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142182A Pending JPS6033666A (ja) | 1983-08-03 | 1983-08-03 | 論理階層構造をもつ論理回路図 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283966A (ja) * | 1985-06-10 | 1986-12-13 | Sony Corp | 単位化されている電子回路図の接続方法 |
| JPS63206869A (ja) * | 1987-02-24 | 1988-08-26 | Oki Electric Ind Co Ltd | 回路図入力用ｃａｄ装置 |
-
1983
- 1983-08-03 JP JP58142182A patent/JPS6033666A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283966A (ja) * | 1985-06-10 | 1986-12-13 | Sony Corp | 単位化されている電子回路図の接続方法 |
| JPS63206869A (ja) * | 1987-02-24 | 1988-08-26 | Oki Electric Ind Co Ltd | 回路図入力用ｃａｄ装置 |
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