JPS6033634A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はプログラム制御のデータ処理装置に関し、特に
単一集積回路チップのデータ処理装置に関する。

一般にプログラム制御のデータ処理装置は、中央処理部
、メモリ部、入出力部の３要部に分類され、中央処理部
内のプログラムシーケンスを指定するカウンタに基き、
メモリ部をアドレス指定してプログラムの単位要素であ
る命令語を読み出しく以下命令フェッチと呼ぶ）、該命
令語を解読して処理すべきデータのアドレス情報を発生
し、そのアドレスのメモリ部記憶データを読み出して、
演算判断の操作および結果のメモリ部に書き込みなどの
処理を行う（以下処理データアクセスと呼ぶ）。

更に命令によってはデータ処理装置の外部に対して入出
力部を介して処理データの取シ込み処理結果の出力など
を行う。（本発明は入出力部には関与しないので以後の
説明では省略する）データ処理装置は命令語の組み合せ
であるプログラムにより各種の演算判断の処理ができる
ため、計算処理の分野以外にも機械制御など知的機能を
持った制御装置として利用されている。近年利用分野の
拡大に伴いデータ処理装置の処理能方向上が望まれてお
り、装置の回路素子を集積化、高性能化することに加え
、データ処理装置の構造、動作を見直し改良することに
より高速化する試みがなされている。

その１つに、中央処理部とメモリ部との間でのデータ転
送に着目しメモリ部をプログラム記憶用と処理データ記
憶用とに分離して、命令フェッチと処理データアクセス
が並列に行える構造とじたものがある。つまり、一般的
な構造では単一の命令語実行のために命令フェッチと処
理データアクセスでメモリ部との間で複数回のデータ転
送する必要があり、そのデータ転送時間のオロが処理速
度を決定している。ところが、前記の構造のものではメ
モリ部が分離されているため、ある命令語実行の処理デ
ータアクセスと同時に、次に実行する命令語の７エツチ
を行うことが可能で、処理速度は命令フェッチ又は処理
データアクセスいずれかのメモリ間データ転送時間が長
いものによυ決定される。従って一般的構造の装置と比
較して並列にメモリ間データ転送する前記構造の装置は
高速でデータ処理することができる。

第１図は従来のこのようなデータ処理装置を説明するだ
めのブロック線図で、データを処理する中央処理部ｌと
、プログラムを記憶するプログラムメモリ部２と、処理
データを記憶するデータメモリ部３から構成される。従
来データ処理装置では中央処理部１がプログラムメモリ
部２に対してプログラムシーケンスを示す情報を転送線
１１を介して転送し読み出し制御線１２の信号を発生し
て転送線１３を介して命令語を読み取る。

前記命令フェッチ動作にて取り込まれた命令語を中央処
理部ｌにて解読して所定のデータ処理がなされる。命令
がデータメモリ部３の記憶情報を処理するものであると
き、中央処理部ｌがデータメモリ部３に対してアドレス
指定情報を転送線１４を介して転送し、読み出し制御信
号線１５又は書き込み制硝１信号線１６に制御信号を発
生して転送線１７を介して処理データの転送を行う。な
お転送＃ｉ！ｘｒにおけるデータ転送は読み出しの場合
は中央処理部ｌに対して、書き込みの場合はデータメモ
リ部３に対してと情報の転送方向が変化する。

このデータメモリに対する処理データアクセスの動作は
前記命令フェッチの動作とは完全に分離されているため
、ある命令実行にて処理データをアクセスしている時に
次に実行すべき命令語の読み出しを行うことができ、メ
モリ間転送が並列化されることによる高速処理が可能で
ある。

前記命令フェッチと処理データアクセスが並列になされ
る構造の装置では高速化の長所に対して、メモリ部が分
離されることに起因して中央処理部とメモリ部との間で
のデータ転送線が増加する欠点がある。つまり、前記の
構造のものは命令フェッチのアドレス情報と命令語の転
送線に加え、処理データアクセスのアドレス情報と処理
データの転送線が必要で、一般的なメモリ部のアドレス
情報とデータの転送線から成る装置と比較して約２倍の
信号線が必要とされる。

この信号線増加はマイクロコンピュータ等の単一半導体
チップ上に集積されるデータ処理装置では致命的障害で
あった。つまり集積回路は多数の回路をチップ上に集積
して小型化するものでありそのチップ及びパッケージ寸
法は小さく、チップ外部との情報を入出力する端子数に
は制限がある。

従って多数の情報転送線を必要とするものは集積回路に
適さない。

従来メモリ部との接続端子数を減少させるためにアドレ
ス情報とメモリデータとを同一端子を介して時分割で転
送する方法が取られた。そのプロツク構成図を第２図に
示す。第２図中中央処理部１．プログラムメモリ部２．
データメモリ部３及び転送線１１〜１７は第１図の従来
の装置と同様の動作を行ない同様の情報を転送する。

アドレス情報が時分割で転送されるため、プログラムメ
モリ部２のアドレス情報を記憶するプログラムアドレス
レジスタ４と、データメモリ部３ｔｖＨ”ｖス＋Ｗ報を
記憶するデータアドレスレジスタ５と、各メモリ部への
アドレス情報転送タイミングを示す識別信号、１２１．
２４と、アドレス情報とデータが時分割多重化転送され
る転送線２２゜２５と、データと多重化転送されないア
ドレス情報の転送、１．Ｊ７２３　、２６とが付加され
ている。

第２図のデータ処理装置の中央処理部Ｉと各メモリ部２
，３との間での情報転送は同様であるため、データメモ
リ部３との転送動作を例として以下説明する。転送動作
はアドレス情報を多重化された転送線２５及び多重化さ
れない転送＃１１２６に転送線２５と２６の情報を記憶
して、その記憶値をメモリ部３へのアドレス情報として
転送線１４に出力する。その後は第１図と同様に読み出
し制御信号１５又は書き込み制御信号１６に基き転送線
１６及び多重化された転送線２５を介してデータ転送が
行われる。

前述の様に第２図のデータ処理装置は時分割多重化転送
することにより中央処理部ｌのメモリ部２．３との接続
端子数を減少させているが、第２図装置ではアドレス情
報１６ビツトに対してデータ８ビツトと情報量の差があ
り全情報を多重化することはできず端子数減少の効果は
小であった。

更に多重化転送では、１回のメモリ間転送で２種の情報
を転送する必要があシ、転送信号線でのスイッチング速
度等を考えるとメモリ間転送の時間が増し、データ処理
装置の処理速度低下を招く可能性がある。

また情報転送の方向が変化するため多重化された端子の
回路は入力と出力のいずれもが出来る複雑な回路が必要
であった。

本発明は命令実行に関係するメモリ部との情報転送の動
作に着目し、常に中央処理部からメモリ部に対して転送
されるアドレス情報を多重化し、実行命令の種類に応じ
て転送先がプログラム記憶かデータ記憶かの切替をする
ことにより、転送信号線のスイッチング速度の問題が無
く、中央処理部のメモリ接続端子回路が出力専用の単純
な回路で済み、接続端子を減少させたデータ処理装置を
提供するものである。

一般にデータ処理装置の動作を実行する命令種類の観点
から見直すと、プログラムシーケンスを修飾する分岐命
令の場合には分岐先のアドレス情報をシーケンスカウン
タに書き込む処理がなされメモリ部に対する処理データ
アクセスは発生しない。

メモリ部の記憶データを操作する命令の場合にはメモリ
部に対して所定の処理データアクセスを行い、同時にシ
ーケンスカウンタＶこ所定のインクリメントして次に実
行する命令語アドレスに修飾スのメモリ部から命令語の
読み出しとなる。

前述の分岐による命令アドレスの修飾と処理データアク
セスとは排他的である事と、通常の命令フェッチのアド
レス変化には規則性がある事に着目して本発明はなされ
たものである。

本発明によるとデータ処理する中央処理部とプログラム
を記憶するプログラムメモリ部と処理データを記憶する
データメモリ部からなり、プログラムメモリ部からの命
令情報読み出しとデータメモリ部との処理データ転送が
並列になされるデータ処理装置において、命令情報転送
手段と、処理データ転送手段と、中央処理部からプログ
ラムメモリ部への命令アドレス情報又はデータメモリ部
への処理アドレス情報を転送するアドレス転送手段を備
え、中央処理部の実行命令に対応して前記アドレス転送
手段の転送情報を選択的に切替え所定のメモリ部に転送
することを特徴とするデータ処理装置が得られる。

本発明のデータ処理装置は、単一のアドレス情ｔｔｅ憶
用の両メモリ部にアドレス情報を転送し、中央処理部が
実行する命令に対応して前記アドレス情報をプログラム
記憶に対するシーケンス情報か処理データ記憶に対する
処理アドレス情報かを選択的に切替える、すなわち処理
データアクセスがある命令の場合アドレス転送手段には
処理データ記憶用のアドレス情報が転送され、処理デー
タアクセスが無い命令の場合にはプログラムシーケンス
情報が転送されるようにしたものである。

以下本発明の実施例を図面について説明する。

第３図は本発明の一実施例のデータ処理装置のブロック
線図で、データを処理する中央処理部ｌと、プログラム
を記憶するプログラムメモリ部２と、処理データを記憶
するデータメモリ部３およびプログラムメモリ部のアド
レス指定値を記憶するアドレスレジスタ６から構成され
る。

第３図の実施例の装置では、プログラムメモリ部２のア
ドレス指定情報転送線１１．読み出し制御信号線１２．
プログラムメモリ部２のデータ転送ｌｉ３．データメモ
リ部３の読み出し制御信号線１５．書き込み制御信号線
１６．データメモリ部３の処理データ転送線１７に加え
、プログラム及びデータの両メモリ部２，３へのアドレ
ス情報転送線３１と、前記アドレス情報の転送先を識別
するための信号転送線３２とによって中央処理部ｌとメ
モリ部２．３との間で情報転送する。なお信号線１１か
ら１７は第１図の従来の装置と同様な情報を転送するも
のである。

第３図の実施例のデータ処理装置では中央処理部ｌが実
行する命令の種類に応じてアドレス情報転送線３１に出
力する情報の種類を切替え、その切替に連動してアドレ
ス情報の種類を識別するための信号を信号線３２に出力
する。

データメモリ部３の記憶データを処理しない命令の場合
、プログラムシーケンス情報が転送線３１に出力され、
信号線３２にはプログラムメモリ部２に対する転送であ
ることを示す識別信号が出力をアドレスレジスタ６に記
憶すると同時にグログラムメモリ部２のアドレス情報と
して転送線１１に出力する。従って中央処理部１から転
送線３１とアドレスレジスタ６と転送線１１を介してプ
ログラムシーケンス情報を転送し、読み取９制御信号１
２に基き命令語を読み出し転送線１３を介して中央処理
部ｌに転送する。なお処理データアク生されず、データ
メモリ部３はこの時に何の影響も受けない、 データメモリ部３の記憶データを処理する命令実行の場
合、処理データのアドレス情報が転送線３１に出力きれ
、信号線３２には処理データアクセスであることを示す
識別信号が出力される。こ線１３を介して中央処理部ｌ
に転送する。

知すると、記憶シーケンス値に所定のインクリメントを
施し次に命令語を読み出すべきシーケ／ス値に修飾する
。これにより転送線１１にはプログラムメモリ部２から
命令語を読み出すべきアドレス情報が常に発生されるこ
とになる。従って処理データアクセスが連続して転送線
３１にデータメモリ部へのアドレス情報が転送され続け
て、プログラムシーケンス情報が転送され無い場合であ
っても、プログラムメモリ部２から命令語を読み出すこ
とができ、命令語フェッチと処理データアクセスが並列
になされる。

プログラムシーケンスが変更される分岐命令の実行では
、中央処理部１での処理は、分岐すべきシーケンス情報
をシーケンスカウンタに書き込むント４者ｈ　細面＃　
ｘＬｌ　イご−ＡＪ工１１蛇ワにアクセスすることは無
い。従ってこの時転送線スレジスタロに分岐先のアドレ
ス情報が取り込まれる。

第３図に示すデータ処理装置では中央処理部に転送する
アドレス情報の種類を切替える回路が必要であり、その
論理回路の一例を第５図に示す。

第５図のアドレス情報切替回路は％１１ビットのプログ
ラムメモリ部アドレス情報（ＰＡ］〜Ｐ　Ａ　ｎ　）と
、デーｌメモ９部アドレス情報（１）Ａ　ｓ　−ＤＡＩ
ｌ）とを命令実行で処理データアクセスすることヲ示す
信号（ＤＡＴＡＩＣ基き、ｚｌｌｏアｙ　トゲ−１（Ａ
　Ｉ　−Ａ　ｎとＢ　ｌ−Ｂ　ｎ　）及びオアーゲート
（（’）　１〜Ｏｎ）により選択的に切替えて端子（Ｐ
ｓ−ｐｎ）に出力する。なお、端子（ＰＩ〜ＰＩｌ）Ｆ
ｉ第３図のアドレス情報転送線３１に接続されている。

ＩＪＡＴＡ信号で処理データアクセスであることが示さ
れた場合、第１のアンドゲート群（Ａｌ〜Ａｎ）が開き
、第２のアンドゲート群（Ｂｌ−Ｂ、）は閉シデータメ
モリ部のアドレス情報ｆ報（ＤＡｔ〜ＤＡ、）が端子（
Ｐｌ−Ｐ−）に出力される。Ｄ　Ａ　Ｔ　Ａ信号で処理
データアクセスが無いことが示された場合、その信号が
入力される反転回路（Ｉ）の出力が有効となり、第１の
アンドゲート群（Ａ１〜Ａｎ）　は閉じ、第２のアンド
ゲート群（Ｂｚ〜Ｂ、）が開きプログラムメモリ部のア
ドレス情報（ＰＡｔ〜ＰＡ、）が端子（Ｐｉ〜Ｐ、）に
出力される。

第５図に示す回路は一般にデータセレクタと呼ばれる回
路で、集積回路装置の場合には１端子当勺数個のトラン
ジスタで構成できる単純な回路である。　□ 従って第３図の実施例の装置によれば、切替える信号が
中央処理部ｌからメモリ部２，３への単一方向の転送で
あるため、接続端子の回路が出方専用の単純な回路で済
み、第２図の時分割多重化した双方向転送のものと比較
して回路量は少くてすむ。

以上述べた様に第３図の実施例の装置では命令の種類に
応じて転送するアドレス情報の種類を切替ることにより
並列のメモリ間転送による高速性を損うことなく、メモ
リ部との接続端子数を減少させることができ、さらに接
続端子の回路を単純なものにできる効果がある。

本発明を第２図に示したアドレス情報とデータを多重化
する装置１；適用すると、更に端子数を減少させる効果
を発揮する。その実施例のブロック構成図を第４図に示
す。

第４図の装置は中央処理部ｌ、プログラムメモリ部２．
データメモリ部３．プログラムアドレスレジヌタ７．デ
ータアドレスレジスタ８から成シ、プログラムメモリ部
２のアドレス指定情報転送線１１、読み出し制御信号線
１２．命令データ転送線１３．データメモリ部３のアド
レス指定情報転送線１４．読み出し制御信号線１５．省
き込み制御信号線１６．処理データ転送線１７に、加え
各メモリ部へのアドレス情報転送タイミングを示す識別
信号線４３．４４と、アドレス情報と命令語が多重化転
送される転送線４１．アドレス情報と処２図の従来装置
と同様な多重化転送をする。

第２図の従来装置では各メモリ部２，３に対応して多重
化された転送線があり、メモリのアドレス情報のビット
数とデータのビット数に差があることから、アドレス情
報とデータとを完全に多重化できず、アドレス情報転送
にしか利用されない転送線があり接続端子減少の効果は
小であったが、第４図の実施例の装置ではプログラムお
よびデータ両メモリ部２，３に対してアドレス情報を転
送するのは単一のアドレス転送線でよく、そのアドレス
情報転送線を転送線４１と４２の２群に分割して、各群
毎に命令語の転送又は処理データの転送に多重化して使
用する。

番 従って第４図装置では制御信号線を除いたメモリ部との
接続端子数は、命令語ビット数と処理データビット数の
和、またはプログラム及びデータメモリのアドレス情報
のビット数のいずれか大きな数で済み、実施例では転送
線４１に１６ビツトのアドレス情報中上位８ビットと命
令語８ビット報と処理データ８ビツトを転送して、全転
送端子をアドレスとメモリデータの多重化転送に使用し
ている。この場合第１図に示す構成でメモリ部に対しア
ドレス情報とデータを転送するために必要とされた接続
端子数から第４図の装置では３分の１に減少させること
ができた。

以上説明した様に、本発明によればプログラム記憶用と
データ記憶用にメモリ部を分割したデータ処理装置の処
理速度を低下させることなく、効果的に中央処理部のメ
モリ部への接続端子数を減少させることができ、特に接
続端子数が制限６れる集積回路のデータ処理装置で絶大
な効果を発揮する。

【図面の簡単な説明】

第１図と第２図は従来のデータ処理装置４１のブロック
図、第３図と第４図は本発明の実施例のブロック図、第
５図は第３図中のアドレス情報切替回路の論理回路図で
ある。 １・・・・・・中央処理部、２・・・・・・プログラム
メモリ部、３・・・・・・データメモリ部、４〜８・・
・・・・アドレス情報レジスタ、１１・・・・・・プロ
グラムメモリ部のアドレス情報転送線、１２・・・・・
・プログラムメモリ部の読み出し制御信号線、１３・・
・・・・プログラムメモリ部の命令語転送線、１４・・
・・・・データメモリ部のアドレス情報転送線、１５・
・・・・・データメモリ部の読み出し制御信号線、１６
・・・・・・データメモリ部の書き込み制御信号線、１
７・・・・・・データメモリ部の処理データ転送線、２
１・・・・・・プログラムメモリ部のアドレス情報転送
の識別信号線、２２・・・・・・プログラムメモリ部の
多重化情報転送線、２３・・・・・・プログラムメモリ
部の多重化されないアドレス情報転送線、２４・・・・
・・データメモリ部のアドレス情報転送の識別信号線、
２５・・・・・・データメモリ部の多重化情報転送線、
２６・・・・・・データメモリ部の多重化されないアド
レス情報転送線、３１・・・・・・アドレス情報転送線
、３２・・・・・・アドレス種類の識別信号線、４１．
４２・・・・・・多重化情報転送線、４３・・・・・・
プログラムメモリ部へのアドレス情報転送の識別信号線
、４４・・・・−・データメモリ部へのアドレス情報転
送の識別信号線、Ａｔ〜Ａｎ　、　Ｂ　１〜ｌＪｎ・川
・・アンドゲート、０１〜Ｏｎ・・・・・・オアーゲー
ト、■・・・・・・反転回路、Ｐｉ〜Ｐｎ・・・・・・
接続端子、ＰＡｔ〜ＰＡｎ・・・・・・プログラムメモ
リ部へのアドレス情報、１）Ａｌ〜Ｄ　Ａ　ｎ・・・・
・・データメモリ部へのアドレス情＋Ｉｄ、ＤＡＴＡ・
・・・・・処理データアクセスを示す信号。 付　図 謀Ｚ１２１ 宇　３　剖 茅４回

Claims (1)

1. 【特許請求の範囲】 （］、）　データ処理する中央処理部とプログラムを記
   憶するプログラムメモリ部と〆処理データを記憶するデ
   ータメモリ部からなり、プログラムメモリ部からの命令
   情報読み出しとデータメモリ部との処理データ転送が並
   列になされるデータ処理装置において、命令情報転送手
   段と、処理データ転送手段と、中央処理部からプログラ
   ムメモリ部への命令アドレス情報又はデータメモリ部へ
   の処理アドレス情報を転送するアドレス転送手段を備え
   、中央処理部の実行命令に対応して前記アドレス転送手
   段の転送情報を選択的に切替え所定のメモリ部に転送す
   ることを特徴とするデータ処理装置。 （２、特許請求の範囲第Ｕ）項記載のデータ処理装置に
   おいて、中央処理部の２群の情報転送端子によ少時間で
   分割して多重化転送し、第１群の情報転送端子を命令情
   報転送手段とアドレス情報転送手段とが使用し、第２群
   の情報転送端子を処理データ転送手段とアドレス情報転
   送手段とが使用することを特徴とするデータ処理装置。