JPS6032222B2 - Access search method - Google Patents

Description

【発明の詳細な説明】 本発明はアクセスサーチ方式に関し、特に仮想記憶方式
において実空間が必要になったとき不要なべ‐ジァドレ
スを極めて容易に検出することのできるアクセスサーチ
方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an access search system, and more particularly to an access search system that can extremely easily detect unnecessary base addresses when real space is needed in a virtual storage system.

データ処理装置ではデータの処理能力の向上のために、
主記憶装置の有する記憶装置よりもはるかに大きな論理
記憶領域を定めて、プログラムがこれを使用する、いわ
ゆる仮想記憶方式が使用されている。In order to improve the data processing capacity of data processing equipment,
A so-called virtual storage method is used in which a logical storage area much larger than the storage device of the main storage device is defined and used by a program.

この場合補助記憶手段として磁気ディスク等が使用され
ることになる。このような仮想記憶方式では、仮想記憶
領域の仮想空間を主記憶領域の実空間に対応させるため
に、セグメント・テーブルやページテーブル等のマツピ
ング・テーブルが使用される。また、データ処理に際し
て実空間が必要になったとき、現在不必要と思われる仮
想空間を補助記憶装置に退避させ実空間領域を確保する
ことが行なわれているが、このような場合、上記補助記
憶装置に退避すべきページを指示するために参照ビット
を付加しておき、これの有無をサーチすることが行なわ
れている。通常このページの大きさは恋バイト、あるし
、は必バイトであるが、仮想空間が４Ｙバイトの大きさ
の場合には、１ページ巡バイトの場合で１０００頁とな
り、１８仇バイトの大きさの場合には４０００頁にもな
る。In this case, a magnetic disk or the like will be used as the auxiliary storage means. In such virtual storage systems, mapping tables such as segment tables and page tables are used to make the virtual space of the virtual storage area correspond to the real space of the main storage area. Additionally, when real space is required for data processing, virtual space that is currently considered unnecessary is evacuated to an auxiliary storage device to secure real space. A reference bit is added to indicate a page to be saved in a storage device, and a search is performed to see if the bit exists. Normally, the size of this page is Koibaito, but if the virtual space is 4Y bytes, it will be 1000 pages in the case of 1 page bytes, and the size of 18 bytes. In the case of , it can be as many as 4,000 pages.

そして、従来では、上記ページテーブル等に付与された
参照ビットをサーチする作業は、ソフトにより行なって
いたので中央処理装置に与える負垣が大きいという欠点
があり、実空間の容量が大きくなって、例えば１８Ｍバ
イト等にもなると、この退避すべきページをサーチする
ためのテーブルサーチ時間が非常に大きくなり、このた
めにデータ処理本来の処理能率に悪影響が生じ、これを
無視することができなくなる。したがって本発明は、こ
のような問題点を改善して、上記のページのサーチをプ
ログラムで行なう代りにハ一日こより能率的に行なうよ
うにしたアクセスサーチ方式を提供することを目的とし
たものである。そしてこのために本発明におけるアクセ
スサーチ方式では、主メモリを複数の区分に設定し、各
区分毎にそれが使用されたことを示す参照データを付与
しこの参照データにもとづき上記設定区分の内容を更新
するようにした主メモリ管理方式において、上記複数の
区分の使用回数が記入され主メモ川こ対する一定アクセ
ス回数毎に上位から下位に少なくとも１ビットシフトさ
れる参照テーブルを有する使用データ保持手段と、主メ
モリに対するアクセス回数を計数するアクセス計数手段
と、上記使用データ保持手段からデータをレベル付けし
てこれより参照データを諸出すようにしたレベル選択競
出手段と、上記使用データ保持手段を読出すためのアド
レスを発生するアドレス発生手段を設け、主メモ川こお
ける新しく利用できる区分をサーチする場合には上記ア
ドレス発生手段によるアドレス情報にもとづき上記使用
データ保持手段を読み出し、この諸出しデータをレベル
選択することにより新しく利用できる区分を決定するよ
うにしたことを特徴とする。先ず本発明の一実施例を詳
述するに先立ち、本発明の概略を第１図について説明す
る。Conventionally, the task of searching for the reference bits assigned to the page table, etc., was performed using software, which had the disadvantage of placing a large burden on the central processing unit, resulting in an increase in the capacity of the real space. For example, if the size is 18 Mbytes, the table search time to search for the page to be saved becomes extremely long, which adversely affects the original processing efficiency of data processing, and this cannot be ignored. Therefore, it is an object of the present invention to solve these problems and provide an access search method that allows the above-mentioned page search to be performed more efficiently than by using a program. be. To this end, in the access search method of the present invention, the main memory is set up into a plurality of sections, reference data indicating that it has been used is assigned to each section, and the contents of the set section are determined based on this reference data. In the main memory management system that updates the main memory, the usage data holding means has a reference table in which the number of times of use of the plurality of categories is entered and is shifted by at least one bit from upper to lower every time the main memory is accessed a certain number of times. , an access counting means for counting the number of accesses to the main memory, a level selection competition means for leveling data from the used data holding means and outputting reference data from the leveled data, and reading the used data holding means. An address generation means is provided for generating an address for outputting the main memo, and when searching for a newly usable section in the main memo river, the use data holding means is read out based on the address information from the address generation means, and this various output data is stored. The feature is that a new available classification is determined by selecting a level. First, before describing one embodiment of the present invention in detail, an outline of the present invention will be explained with reference to FIG.

第１図は、後述するデータ保持回路の参照テーブル１を
具体的に示したものであって、例えば実〆モリに対応す
るページ単位にその使用頻度であるアクセス回数を示す
ものである。FIG. 1 specifically shows a reference table 1 of a data holding circuit, which will be described later, and shows, for example, the number of accesses, which is the frequency of use, for each page corresponding to the real memory.

第１図は、実〆モリが０〜ｎページに区分されていると
き、そのページ毎の使用状態を表示したものである。FIG. 1 shows the usage status of each page when the actual memory is divided into pages 0 to n.

初期状態では各ページともアクセスされていないので、
アクセス回数はいずれも０であるが、アクセスされるご
とに回数が記入される。そして主メモリの新しく利用で
きる区分を選定する場合に、この参照テーブルを論出し
てその使用頻度の少ないものを選出し、新しく利用でき
るものとするものである。以下本発明の一実施例を第２
図〜第６図にもとづき説明する。In the initial state, each page is not accessed, so
The number of accesses is all 0, but the number is recorded each time it is accessed. When selecting a newly usable section of the main memory, this reference table is used to select a section that is used less frequently and to make it available for new use. The following is a second embodiment of the present invention.
This will be explained based on FIGS.

第２図は本発明の一実施例構成を示し、第３図はアドレ
スサーチ回路の構成を示し、第４図イはしベル選択回路
の構成を示し、同口は使用回数シフト状態を示し、第５
図はしベル優先回路の構成を示し、第６図はデータチェ
ック回路の構成を示す。FIG. 2 shows the configuration of an embodiment of the present invention, FIG. 3 shows the configuration of an address search circuit, FIG. Fifth
The figure shows the structure of the bell priority circuit, and FIG. 6 shows the structure of the data check circuit.

図中、１はアドレス・レジスタ、２はデータ保持回路、
３はアドレスサーチ回路、４はシフトクロツク作成回路
、５はしベル選択回路、６はデータチェック回路、７，
８，はオア回路、９は有効アドレス・レジスタ、１０は
更新回路、１１はシーケンス回路、１２はカウンタ、１
３はしベル優先回路、１４一０〜１４−ｎはインバータ
、１５，１６はアンド回路、１７はオア回路、１８はフ
リツプフロツプ、１９はインバータ、２０はアンド回路
、２１はオア回路、２２，２３はアンド回路、２４はオ
ア回路、２５はフリップフロツプ、、２６はインバータ
、２７はアンド回路、２８はオア回路、２９はインバー
タ、３０，３１はアンド回路、３２はフリツプフロツプ
、３３はインバータ、３４はアンド回路、３５はオア回
路、３６はアンド回路、３７は謙出データ保持部、３８
−０〜３８−３はインバータ、３９〜４５はアンド回路
、４６はオア回路である。In the figure, 1 is an address register, 2 is a data holding circuit,
3 is an address search circuit, 4 is a shift clock generation circuit, 5 is a bell selection circuit, 6 is a data check circuit, 7,
8 is an OR circuit, 9 is an effective address register, 10 is an update circuit, 11 is a sequence circuit, 12 is a counter, 1
3 is a bell priority circuit, 14-0 to 14-n are inverters, 15 and 16 are AND circuits, 17 is an OR circuit, 18 is a flip-flop, 19 is an inverter, 20 is an AND circuit, 21 is an OR circuit, 22, 23 is an AND circuit, 24 is an OR circuit, 25 is a flip-flop, 26 is an inverter, 27 is an AND circuit, 28 is an OR circuit, 29 is an inverter, 30 and 31 are AND circuits, 32 is a flip-flop, 33 is an inverter, 34 is an AND circuit circuit, 35 is an OR circuit, 36 is an AND circuit, 37 is an output data holding section, 38
-0 to 38-3 are inverters, 39 to 45 are AND circuits, and 46 is an OR circuit.

アドレス・レジスターは、主メモリに対してアクセスが
行なわれたとき、そのアドレスに対応する、参照テーブ
ル１のページアドレスが記入されるものである。In the address register, when the main memory is accessed, the page address of the reference table 1 corresponding to that address is written.

データ保持回路２は、主メモリのページ区分に対するア
クセス回数が記入された、第１図に示す参照テーブルと
これに対するアクセス回数を記入するアクセス回数計数
回路とシフト回路が設けられている。そして後述するよ
うに、シフト信号ＳＨＩＦＴが印加されたとき、このア
クセス回数を表示するこの表示情報を、上位から下位に
１ビットシフトして表示するものである。アドレスサー
チ回路３は、新しく利用できるページを選択するときに
必要な、参照テーブルを謙出すためのアドレスを作成し
たり、また参照テーブルからデータを読出す場合にこの
データを選別するために必要な選別基準作成指示用の制
御信号を発生するものであり、第３図に示す如く、有効
アドレスシスタ９、更新回路１０およびシーケンス回路
１１を有する。ここで有効アドレスレジスタ９はその前
回に更新されたページアドレスが記入されるレジスタで
ある。更新回路１０は十１カウンタであって、アクセス
サーチ指令であるサーチ信号ＳＥＡＲＣＨが伝達された
ときにこの有効アドレスレジスタ９にセットされたペー
ジアドレスを順次十１してこれを更新するものである。
そしてシーケンス回路１１は、上記サーチ信号ＳＥＡＲ
ＣＨが印加されたとき、上記参照テーブルをサーチして
必要とする新しく利用できるページを検出するための各
種信号を順次発生したり、あるいはこの参照テーブルの
サーチにもとづく信号に応じた各種信号を順次発生する
ものである。The data holding circuit 2 is provided with a reference table shown in FIG. 1 in which the number of accesses to a page section of the main memory is recorded, an access count circuit for recording the number of accesses to this table, and a shift circuit. As will be described later, when a shift signal SHIFT is applied, this display information indicating the number of accesses is shifted by one bit from the higher order to the lower order and displayed. The address search circuit 3 is used to create an address for locating a reference table, which is necessary when selecting a newly available page, and to select data when reading data from the reference table. It generates a control signal for instructing creation of selection criteria, and has an effective address register 9, an update circuit 10, and a sequence circuit 11, as shown in FIG. Here, the effective address register 9 is a register in which the last updated page address is written. The update circuit 10 is a 11 counter, and updates the page address set in the effective address register 9 by sequentially incrementing it by 11 when a search signal SEARCH, which is an access search command, is transmitted.
Then, the sequence circuit 11 outputs the search signal SEAR.
When CH is applied, various signals are sequentially generated to search the above reference table to detect a necessary newly available page, or various signals are sequentially generated according to the signals based on the search of this reference table. It is something that occurs.

シフトクロック作成回路４は主メモリへのアクセス回数
が一定の回数Ｎ‘こなる度毎にシフト信号ＳＨＩＦＴを
発生してデータ保持回路２およびレベル選択回路５にこ
れを送出し、参照テーブルの表示を下位にシフトさせた
り、またそのレベル選択基準を変更し、参照テーブルを
サーチするための頻度レベルを変えるものである。レベ
ル選択回路５は参照テーブルをアクセスして新しく利用
できるページをサーチする場合に使用されるレベル選択
信号Ｐｏ，Ｐ，，・・・Ｐｎを発生する回路であって、
第４図イに示すように、カウンタ１２およびレベル優先
回路１３を有する。The shift clock generation circuit 4 generates a shift signal SHIFT every time the main memory is accessed a certain number of times N', sends it to the data holding circuit 2 and the level selection circuit 5, and displays the reference table. The frequency level for searching the reference table is changed by shifting the reference table downward or by changing the level selection criteria. The level selection circuit 5 is a circuit that generates level selection signals Po, P, . . . Pn used when accessing a reference table to search for a newly available page, and
As shown in FIG. 4A, it has a counter 12 and a level priority circuit 13.

このカウンター２は参照テーブルをサーチ開始後どの位
連続サーチを行なったかということを示すものであって
、カウンタ１２がオーバフロ−したときオーバフロー信
号ＯＶＲを出力し、サーチするために必要なしベルを１
つ上のレベルに上げるものである。このためしベル優先
回路１３より渡度レベルを示す基準信号Ｐｏ，Ｐ，，Ｐ
２・・・Ｐｎを送出する機能を有する。この場合、最小
の頻度レベルでサーチを行なう信号がＰｏであり、以下
Ｐ，，Ｐ２・・・Ｐｎになるにつれてアクセス頻度のレ
ベルが上がる。そして最上位レベルの基準信号Ｐｎによ
るも新しく利用できるページが検出できない場合にエラ
ーとなりエラー信号ＥＲＲＯＲを出力する。またアクセ
ス頻度は時系列的に最新情報を表示する必要があるため
、主メモリへのアクセス回数が一定回数毎に上記シフト
クロツク作成回路４から印加されるシフト信号ＳＨ『Ｔ
によりそのアクセス回数を示すデータを上位から下位に
１ビットシフトする。すなわち、第４図口に示すように
、あるべ−ジの使用回数が４ビット表示で「０１０１」
と表示されているときに、これを「００１０」と変更し
、時系列的にみてできるだけ最近のアクセス頻度を加味
した表示を行なわせるものである。なお、第４図イにお
けるレベル優先回路１３は、第５図イに示すように構成
されている。This counter 2 indicates how long the reference table has been continuously searched after the start of the search, and when the counter 12 overflows, it outputs an overflow signal OVR and sets one unnecessary bell for the search.
It takes it to the next level. From this test bell priority circuit 13, reference signals Po, P, , P indicating the handover level
2...Has a function of sending out Pn. In this case, the signal for performing a search at the minimum frequency level is Po, and the access frequency level increases as the signals P, P2, . . . Pn are reached. If a newly usable page cannot be detected even with the reference signal Pn at the highest level, an error occurs and an error signal ERROR is output. Furthermore, since it is necessary to display the latest information in chronological order regarding the access frequency, the shift signal SH'T
The data indicating the number of accesses is shifted by 1 bit from the higher order to the lower order. In other words, as shown in Figure 4, the number of times a certain page has been used is expressed as "0101" in 4 bits.
is displayed, this is changed to "0010", and the display takes into account the most recent access frequency in chronological order. The level priority circuit 13 in FIG. 4A is constructed as shown in FIG. 5A.

レベル優先回路１３から出力される頻度レベル基準信号
Ｐｏ，Ｐ，，Ｐ２・・・Ｐｎはいずれか１つのみオンと
なる。そして、第５図口に示すように、そのレベルは、
第４図イにおけるカウンタ１２のオーバフロー信号ＯＶ
Ｆにより上位に移り、シフトクロツク作成回路４からの
シフト信号ＳｍＦＴで下位に移る。そして初期値はフリ
ップフロップ１８が頻度レベル基準信号Ｐｏを出力する
ように設定されている。データチェック回路６は、デー
タ保持回路２に設定された参照テーブルから読出された
使用頻度数にもとづき新しく利用できるページを検出す
るためのものであって、参照テーブルから読出された使
用頻度数がセットされる読出データ保持部３７を有する
。Only one of the frequency level reference signals Po, P, . . . Pn output from the level priority circuit 13 is turned on. As shown in Figure 5, the level is
Overflow signal OV of counter 12 in FIG. 4A
It moves to the upper level by F, and moves to the lower level by the shift signal SmFT from the shift clock generation circuit 4. The initial value is set so that the flip-flop 18 outputs the frequency level reference signal Po. The data check circuit 6 is for detecting a newly usable page based on the frequency of use read from the reference table set in the data holding circuit 2, and the data check circuit 6 is for detecting a newly usable page based on the frequency of use read from the reference table set in the data holding circuit 2, and the frequency of use read from the reference table is set. The read data holding section 37 has a read data holding section 37.

いまもっとも低いレベル、つまり一度もアクセスされた
ことのないページを検出する場合にはＰ。P if you want to detect the lowest level, that is, a page that has never been accessed.

を「１」に設定してアンド回路４２をオン状態にする。
この状態でデータ保持回路２から参照テーブルを順次読
出して、その使用回数を謙出データ保持部３７にセット
する。もしも使用回数が０のときは、謙出データ保持部
３７に「００００Ｊがセットされ、インバータ３８一０
〜３８一３はいずれも「１」を出力するので、アンド回
路３９は「１」を出力し、これによりアンド回路４２も
「１」を出力し、オア回路４６から「１」が出力され、
そのときの、第３図に示す有効アドレスレジスタ９にセ
ットされたページ数を読出すことにより、新しく利用で
きるページが選出できる。もしも使用回数０のものが検
出されないときには、アンド回路３９から「１」が出力
されないので、後述するように頻度レベル基準信号Ｐ，
が「１」になり、ァンド回路４３がオン状態になる。こ
の状態で参照テーブルが読出されると、使用頻度が２以
下のものが読出されたとき、読出データ保持部３７には
「００倣」がセットされ、その上位３ビットがオール「
０」のため、アンド回路４０が「１」を出力し、かくし
てアンド回路４３およびオァ回路４６が「１」を出力し
、使用頻度が２以下のレベルでの更新すべきページが選
出されることになる。以下、第２図に示す回路の動作に
ついて説明する。is set to "1" to turn on the AND circuit 42.
In this state, the reference table is sequentially read from the data holding circuit 2, and the number of times it has been used is set in the extracted data holding section 37. If the number of uses is 0, "0000J" is set in the data storage section 37, and the inverter 38-0
~38-3 all output "1", so the AND circuit 39 outputs "1", thereby the AND circuit 42 also outputs "1", and the OR circuit 46 outputs "1",
By reading the page number set in the effective address register 9 shown in FIG. 3 at that time, a newly usable page can be selected. If the number of uses of 0 is not detected, "1" is not output from the AND circuit 39, so that the frequency level reference signals P,
becomes "1", and the band circuit 43 is turned on. When the reference table is read in this state, when a table whose usage frequency is 2 or less is read, "00 imitation" is set in the read data holding section 37, and the upper 3 bits are all "00 imitation".
0'', the AND circuit 40 outputs ``1'', and thus the AND circuit 43 and the OR circuit 46 output ``1'', and pages to be updated whose usage frequency is 2 or less are selected. become. The operation of the circuit shown in FIG. 2 will be explained below.

（１’ いま、データ処理装置の初期状態においてデー
タ保持回路２における参照テーブルには、どの頁の使用
頻度も０なのでオール０が記入され、また、レベル選択
回路５はフリップフロップ１８から頻度レベル基準信号
Ｐｏが出力されるように設定されている。(1' Now, in the initial state of the data processing device, all 0s are written in the reference table in the data holding circuit 2 because the usage frequency of any page is 0, and the level selection circuit 5 receives the frequency level reference from the flip-flop 18. It is set so that a signal Po is output.

■ そしてデータ処理装置が動作を開始し主メモリへの
アクセスが行なわれると、そのアクセス先に応じた使用
頻度をデータ保持回路２の参照テーブルに記入するため
に必要なべージに対応するライトアドレスがオア回路７
を経由してアドレスレジスタ１にセットされる。■ When the data processing device starts operating and accesses the main memory, the write address corresponding to the page necessary to write the frequency of use according to the access destination in the reference table of the data holding circuit 2. is OR circuit 7
It is set in address register 1 via .

このとき主メモ川こ対するアクセス信号が、オア回路８
を経由して、このデータ保持回路２にも印加されるため
、上言己アドレスレジス夕１にセットされたページに１
が記入される。そしてこのアクセス信号はシフトクロッ
ク作成回路４にも印加されるので、このシフトクロツク
作成回路４にあるカウンタが主メモリへのアクセス回数
１を計数する。このようにして主メモリへのアクセスが
行なわれる毎にカウンタが十１される。｛３’ このよ
うにしてデータ処理が行なわれているときに「主メモ川
こおける新しく利用できる区分をサーチすることが必要
になったとき、サーチ信号ＳＥＡＲＣＨがアドレスサー
チ回路３に印加される。At this time, the access signal for the main memo is OR circuit 8.
Since it is also applied to this data holding circuit 2 via , the page set in address register 1 is
is entered. Since this access signal is also applied to the shift clock generation circuit 4, a counter in the shift clock generation circuit 4 counts the number of accesses to the main memory. The counter is incremented by 1 each time the main memory is accessed in this way. {3' While data processing is being performed in this manner, when it becomes necessary to search for a newly available section in the main memo stream, a search signal SEARCH is applied to the address search circuit 3.

これにより、第３図に示す如く、シーケンス回路１１は
サーチ開始信号をレベル選択回路５に送出してこれより
頻度レベル基準信号Ｐｏをデータチェック回路６に出力
させるとともに、更新回路１０を動作させる。これによ
り有効アドレスレジスタ９はチェックアドレスとして先
ず初期設定の０を出力し、以下１，２・・・ｎを出力す
ることになる。この０，１…ｎのチェックアドレスは、
オア回路７を経由してアドレスレジスターに順次印加さ
れるので、これによりデータ保持回路２内の参照テーブ
ルが０ページ、１ページ・・・と順次謙出されてその使
用回数がデータチェック回路６の読出データ保持部３７
にセットされる。このとき頻度レベル基準信号Ｐｏが出
力されているのでアンド回路４２がオン状態になってい
る。そして上記参照テーフルから読出された各ページ０
，１，・・・の使用回数が０のものがあるときは、この
謙出データ保持部３７にオール０がセットされるので、
各ィンバータ３８一０〜３８一３はいずれも「１」を出
力し、アンド回路３９は「１」を出力することになる。
そしてこのアンド回路３９からの出力「１」がアンド回
路４２およびオア回路４６を経由してチェックデータ信
号Ｃとなり、アドレスサーチ回路３のシーケンス回路１
１に印加される。これによりそのとき有効アドレスレジ
スタ９に記入されたアドレスが新しく利用できるページ
のサーチアドレスとして出力され、これにもとずき利用
できる領域が識別できる。また、レベル選択回路５に設
けられたカウン夕１２はシーケンス回路１１から伝達さ
れたサーチ開始信号でリセットされる。そしてアドレス
サーチ回路３が参照テーブルをアクセスするアドレスを
出力し、新しく利用できるページをサーチするとき、ア
ドレスを出力しても利用できるページが検出できなかっ
たとき、そのアドレス信号を出力する毎にカウン夕１２
に対する更新信号（十１信号）である次サーチ信号を出
力する。そして参照テーブルの全ページをアクセスした
にもかかわらず利用できるページが検出できなかったと
き、オ−バーフロー信号ＯＶＦを出力する。As a result, as shown in FIG. 3, the sequence circuit 11 sends a search start signal to the level selection circuit 5, which in turn outputs the frequency level reference signal Po to the data check circuit 6, and operates the update circuit 10. As a result, the effective address register 9 first outputs the initial setting 0 as a check address, and then outputs 1, 2, . . . n. This check address of 0, 1...n is
Since the voltage is sequentially applied to the address register via the OR circuit 7, the reference table in the data holding circuit 2 is sequentially displayed as page 0, page 1, etc., and the number of uses is counted by the data check circuit 6. Read data holding unit 37
is set to At this time, since the frequency level reference signal Po is being output, the AND circuit 42 is in an on state. and each page 0 read from the reference table above
, 1, .
Each of the inverters 38-10 to 38-3 outputs "1", and the AND circuit 39 outputs "1".
Then, the output "1" from the AND circuit 39 becomes the check data signal C via the AND circuit 42 and the OR circuit 46, and becomes the check data signal C in the sequence circuit 1 of the address search circuit 3.
1. As a result, the address written in the effective address register 9 at that time is output as the search address of the newly usable page, and based on this, the usable area can be identified. Further, a counter 12 provided in the level selection circuit 5 is reset by a search start signal transmitted from the sequence circuit 11. Then, when the address search circuit 3 outputs an address for accessing the reference table and searches for a newly usable page, if no usable page is detected even after outputting the address, a count is started each time the address signal is output. Evening 12
The next search signal which is the update signal (11 signal) for the search is output. When no usable page is detected even though all pages of the reference table have been accessed, an overflow signal OVF is output.

そしてレベル優先回路１ ３から出力される頻度レベル
基準信号をレベルアップさせるものである。‘４）しか
しながら、例えばいずれのページも最底１回以上使用さ
れている場合には、上記読出データ保持部３７にオール
０がセットされないため、更新回路１０が十１して最終
ページｎを計数してもアンド回路３９，４２は出力「１
」を生せず、したがってオア回路４６はチェックデータ
信号Ｃを出力しない。Then, the level of the frequency level reference signal output from the level priority circuit 13 is increased. '4) However, for example, if any page has been used more than once at the bottom, all 0s are not set in the read data holding section 37, so the update circuit 10 counts the final page n by 11. Even if the AND circuits 39 and 42 output “1”,
” is not generated, and therefore the OR circuit 46 does not output the check data signal C.

これによりシーケンス回路１１は次サーチ信号をレベル
選択回路６に送出する。このときカウンター２は上記更
新回路１０と同様に参照ページの全ページ数を計数し終
り、オーバーフロー信号ＯＶＦをレベル優先回路１３に
出力する。かくして第５図イに示すように、アンド回路
２２に頻度レベル基準信号Ｐｏと該オーバーフロー信号
ＯＶＦが印加されることになるので、このアンド回路２
２は「１」を出力し、これがオア回路２４を経由してフ
リップフロップ２５のセット端子Ｓに印加される。かく
してフリツプフロツブ２５がセットされて頻度レベル基
準信号Ｐ，を出力する。このとき上記オーバーフロー信
号ＯＶＦにより、フリップフロツプ１８はオア回路２１
を経由してそのリセット端子Ｒに「１」が印加され、頻
度レベル基準信号Ｐｏは落ちることになる。■ かくし
て今度は頻度レベル基準信号Ｐ，が出力され、第６図に
示すように、アンド回路４３がオン状態になる。このよ
うな状態でアドレスサーチ回路３の更新回路１０が動作
してチェックアドレスを発生し、参照テーブルの使用回
数を日頃次読出す。これにより読出データ保持部３７に
セットされた上位３ビットがオール０のとき、すなわち
使用回数が１のページが謙出されたとき、インバータ３
８−０〜３８一２はいずれも「１」を出力するので、ア
ンド回路４０は「１」を出力し、これがアンド回路４３
およびオア回路４６を経由してチェークデータ信号Ｃと
なり、シーケンス回路Ｃに伝達される。これによりシー
ケンス回路１１は更新回路１１の動作を停止させ、その
とき有効アドレスレジスタ９にセットされているページ
アドレスＧを利用できるページのサーチアドレスと出力
し、かつアクセス済信号を該ページに記入し、その後の
サーチ信号により検出されないようにする。そしてレベ
ル選択回路５にも利用できるページの検出を報告し、カ
ウンタ１２を停止させる。そしてサーチの終了を示すサ
ーチヱンド信号ＳＥＡＲＣＨＥＮＤを出力する。As a result, the sequence circuit 11 sends the next search signal to the level selection circuit 6. At this time, the counter 2 finishes counting the total number of reference pages in the same manner as the update circuit 10, and outputs an overflow signal OVF to the level priority circuit 13. Thus, as shown in FIG. 5A, the frequency level reference signal Po and the overflow signal OVF are applied to the AND circuit 22.
2 outputs "1", which is applied to the set terminal S of the flip-flop 25 via the OR circuit 24. The flip-flop 25 is thus set to output the frequency level reference signal P. At this time, the above-mentioned overflow signal OVF causes the flip-flop 18 to switch to the OR circuit 21.
``1'' is applied to the reset terminal R via , and the frequency level reference signal Po falls. (2) Thus, the frequency level reference signal P is now output, and the AND circuit 43 is turned on, as shown in FIG. In this state, the update circuit 10 of the address search circuit 3 operates to generate a check address and read out the number of times the reference table has been used on a daily basis. As a result, when the upper 3 bits set in the read data holding unit 37 are all 0, that is, when a page with a usage count of 1 is retrieved, the inverter 3
Since 8-0 to 38-2 all output "1", the AND circuit 40 outputs "1", which is output by the AND circuit 43.
Then, it becomes a check data signal C via the OR circuit 46 and is transmitted to the sequence circuit C. As a result, the sequence circuit 11 stops the operation of the update circuit 11, outputs the page address G set in the effective address register 9 as the search address of the available page, and writes an accessed signal to the page. , so as not to be detected by subsequent search signals. Then, the detection of a usable page is also reported to the level selection circuit 5, and the counter 12 is stopped. Then, it outputs a search end signal SEARCHEND indicating the end of the search.

■ しかしながら頻度レベル基準信号がＰ，になっても
利用できるページが検出できないときは更にこれをアッ
プして頻度レベル基準信号をＰ２，Ｐ３・・・とアップ
する。(2) However, even if the frequency level reference signal reaches P, if no usable page is detected, this is further increased and the frequency level reference signal is increased to P2, P3, and so on.

そして最高レベルの頻度レベル基準信号Ｐｎによるも更
新ページが検出できないとき、レベル優先回路１３はェ
ラ−信号を発生し、これをアドレスサーチ回路３のシー
ケンス回路１１に出力するので、これによりシーケンス
回路１１はサーチェラー信号ＳＥＡＲＣＨＥＲＲＯＲを
発生して、利用できるページが検出できなかったことを
報告する。When an updated page cannot be detected even with the highest frequency level reference signal Pn, the level priority circuit 13 generates an error signal and outputs it to the sequence circuit 11 of the address search circuit 3. 11 generates a searcher signal SEARCHERROR to report that no available page was found.

このサーチェラー信号ＳＥＡＲＣＨＥＲＲＯＲが発生し
たとき、ソフト的に処理ルーチンが定められていない時
はハード的に処理をする必要がある。When this searcher signal SEARCHERROR is generated, if a processing routine is not defined in software, it is necessary to perform processing in hardware.

この場合、どのページアドレスも使用できないというこ
とであるので条件は同一である。それ故、例えばハード
的にデータ保持回路およびレベル優先回路をすべてリセ
ットし、全くページを使用していない条件でサーチを開
始して、利用できるページのサーチアドレスを決定すれ
ばよい。‘７｝ また上記｛５｝‘こ記載した如く、頻
度レベル基準信号Ｐ，においてページアドレスＧが検出
されたあとで再び新しく利用できるページを求めるサー
チ信号が伝達されたとき、シーケンス回路１１はサーチ
開始信号をレベル選択回路５のカウンタ１２に印加する
とともに更新回路１０を動作させる。In this case, the conditions are the same since no page address can be used. Therefore, for example, all data holding circuits and level priority circuits may be reset using hardware, a search may be started under the condition that no page is used, and the search address of an available page may be determined. '7} Also, as described in {5}' above, when a search signal requesting a newly usable page is transmitted again after the page address G is detected in the frequency level reference signal P, the sequence circuit 11 performs the search. A start signal is applied to the counter 12 of the level selection circuit 5, and the update circuit 10 is operated.

そしてこの更新回路１０およびカウンタ１２を上記ペー
ジアドレスＧ以降より十１させる。したがってチェック
アドレスとしてはこのページアドレスＧに十１した（Ｇ
＋１）が出力されてアドレスレジスタ１にセットされ、
参照テーブルが頻度レベル基準信号Ｐ，でサーチされる
ことになる。このようにして利用できるページが検出で
きなければ頻度レベル基準信号がＰ，，Ｐ２１・・と順
次アップすることになる。そして上記（６｝と同様の処
理が行なわれる。〔８｝ また上記｛５〕において新し
く利用できるページアドレスＧが検出されたあとサーチ
信号ＳＥＡＲＣＨが伝達されず、その間に主メモリに対
するアクセスが規定回数行なわれたときは、シフトクロ
ック作成回路４からシフト信号ＳＨＩＦＴが出力される
。Then, the update circuit 10 and the counter 12 are incremented by 11 from the page address G onward. Therefore, as a check address, add 11 to this page address G (G
+1) is output and set in address register 1,
The lookup table will be searched for the frequency level reference signal P,. If no usable page is detected in this way, the frequency level reference signal will increase sequentially to P, P21, and so on. Then, the same process as in (6) above is performed. [8] Also, in {5] above, after the newly available page address G is detected, the search signal SEARCH is not transmitted, and during that time, the main memory is accessed a specified number of times. When the shift clock generation circuit 4 performs the shift signal SHIFT, the shift clock generation circuit 4 outputs the shift signal SHIFT.

これによりデータ保持回路２の参照テーブルに記載され
た使用回数は、上記の如く、１ビットシフトされる。そ
してこのシフト信号ＳＨＩＦＴがレベル選択回路５のレ
ベル優先回路１３にも印加される。このとき上記の如く
ページアドレスＧが検出されたあとサーチが行なわれて
いないので頻度レベル基準信号Ｐ，が出力されている。
したがってこのときシフト信号ＳＨＩＦＴの印加により
、第５図イにおけるアンド回路３０が「１」を出力（こ
のとき頻度レベル基準信号Ｐ２は「０」でありィンバー
タ２６は「１」を出力している）し、オア回路２８を経
由してリセット信号がラツチ２５のリセット端子Ｒに印
加される。かくして頻度レベル基準信号Ｐ，はオフにな
る。またこの頻度レベル基準信号Ｐ，がオフになるに先
立ち、上記シフト信号ＳＨＩＦＴはアンド回路１ ６に
印加される。このとき頻度レベル基準信号Ｐ，はいまだ
オン状態にあるので、アンド回路１６は「１」を出力し
、これがオア回路１７を経由してフリップフロッブ１８
のセット端子に印加され、頻度レベル基準信号Ｐｏがオ
ンになる。かくして主メモ川こ対するアクセス回数があ
る一定値Ｎになる度にシフト信号ＳＨＩＦＴが出力され
、頻度レベル基準信号は１つ下のレベルに下がるが、頻
度レベル基準信号がＰｏの場合には、シフト信号ＳＨＩ
ＦＴが出力され、参照テーブルの使用回数が１ビットシ
フトされてもそのままである。なお、上託しベル優先回
路１３として第５図イに示す回路に代り、第５図′、に
示す回路を使用しても、同様な制御を行なうことができ
る。次にデータ保持回路の構成例を第７図および第８図
について説明する。As a result, the number of uses recorded in the reference table of the data holding circuit 2 is shifted by one bit as described above. This shift signal SHIFT is also applied to the level priority circuit 13 of the level selection circuit 5. At this time, since no search is performed after the page address G is detected as described above, the frequency level reference signal P is output.
Therefore, at this time, by applying the shift signal SHIFT, the AND circuit 30 in FIG. 5A outputs "1" (at this time, the frequency level reference signal P2 is "0" and the inverter 26 outputs "1"). Then, a reset signal is applied to the reset terminal R of the latch 25 via the OR circuit 28. The frequency level reference signal P, is thus turned off. Further, before the frequency level reference signal P is turned off, the shift signal SHIFT is applied to the AND circuit 16. At this time, the frequency level reference signal P, is still in the on state, so the AND circuit 16 outputs "1", which is passed through the OR circuit 17 to the flip-flop 18.
is applied to the set terminal of , and the frequency level reference signal Po is turned on. In this way, the shift signal SHIFT is output every time the number of accesses to the main memo reaches a certain value N, and the frequency level reference signal is lowered by one level. However, if the frequency level reference signal is Po, the shift signal SHIFT is output. Signal SHI
FT is output and the number of uses of the reference table remains unchanged even if it is shifted by one bit. It should be noted that similar control can be achieved by using the circuit shown in FIG. 5' instead of the circuit shown in FIG. Next, a configuration example of the data holding circuit will be explained with reference to FIGS. 7 and 8.

第７図はデータ保持回路２の構成を示し、第８図はその
参照テーブルの説明図である。データ保持回路２には複
数段のレジスタＲ３，Ｒ２，Ｒ，，Ｒｏが設けられ、そ
れぞれ参照テーフルが記入されるものである。FIG. 7 shows the configuration of the data holding circuit 2, and FIG. 8 is an explanatory diagram of its reference table. The data holding circuit 2 is provided with a plurality of stages of registers R3, R2, R, . . . Ro, each of which is filled with a reference table.

そしてそのページに対するアクセスの有無がレジスタＲ
３における参照テーブルに記入され、また主メモリへの
アクセス回数が一定の値Ｎに達する毎にシフトクロツク
作成回路４から発生されるシフト信号ＳＨＩＦＴにより
レジスタＲ３の内容は順次次段のレジスタに転送される
ように構成されている。初期状態では各ページともアク
セスされてし、なし、ので、参照テーブルにはアクセス
の行なわれたことを示す「１」は記入されていない。Register R indicates whether or not there is an access to that page.
The contents of register R3 are sequentially transferred to the next stage register by the shift signal SHIFT which is entered in the reference table in step 3 and is generated from the shift clock generation circuit 4 every time the number of accesses to the main memory reaches a certain value N. It is configured as follows. In the initial state, each page is not accessed, so "1" indicating that an access has been made is not written in the reference table.

そしてこのページ０〜ｎに対してアクセスが行なわれた
とき、第８図イに示すように、レジスタＲ３においてそ
のアクセスされたページに「１」が記入される。そして
主メモリに対するアクセス回数がＮに達するまでに同じ
ページに複数回アクセスが行なわれても「１」のままで
ある。そしてこの主メモリーこ対するアクセス回数がＮ
に達するまでに０ページ〜ｎページがすべて少くとも１
回アクセススされたとき、第８図イのようにレジスタＲ
３の参照テーブルは表示される。そして主メモリに対す
るアクセス回数がＮに達すると、上記の場合と同様に、
シフトクロック作成回路４はシフト信号ＳＨＩＦＴを出
力し、これによりレジスタＲ３の内容はしジス夕Ｒ２に
転記される。そして主メモリに対するアクセス回数が次
のＮ回に達するまでに１ページ〜ｎページがアクセスさ
れたとき、レジスタＲ３，Ｒ２の内容は第８図口に示す
如き状態となる。そして次のＮ回の間に２ページ〜ｎペ
ージがアクセスされたときにはしジスタＲ３，Ｒ２，Ｒ
，の内容は第８図ハに示す如き状態になり、さらに次の
Ｎ回の間に３ページ〜ｎページがアクセスされたとき、
各レジスタＲｏ〜Ｒ３の状態は第８図二に示すようにな
る。この状態で新しく利用できるページをサーチする場
合、まず頻度レベル基準信号ＰｏでレジスタＲ。When pages 0 to n are accessed, "1" is written in the accessed page in register R3, as shown in FIG. 8A. Even if the same page is accessed multiple times until the number of accesses to the main memory reaches N, it remains at "1". And the number of accesses to this main memory is N
All pages 0 to n must be at least 1 before reaching .
When accessed twice, register R is accessed as shown in Figure 8A.
3 reference tables are displayed. Then, when the number of accesses to the main memory reaches N, as in the above case,
The shift clock generating circuit 4 outputs a shift signal SHIFT, whereby the contents of the register R3 are transferred to the register R2. When pages 1 to n have been accessed before the number of accesses to the main memory reaches the next N times, the contents of registers R3 and R2 become as shown in FIG. Then, when pages 2 to n are accessed during the next N times, registers R3, R2, R
, becomes as shown in Figure 8C, and when pages 3 to n are accessed during the next N times,
The states of each register Ro to R3 are as shown in FIG. 8-2. When searching for a newly available page in this state, first register R is set using the frequency level reference signal Po.

の参照テーブルを議出し、アクセスされなかったページ
のサーチを行なうが、上記の如くこの場合には全ページ
が少くとも１回サーチされているので、更新すべきペー
ジは検出できない。そこでカウンタ１２はオーバーフロ
ー信号ＯＶＦを送出し、頻度レベル基準信号Ｐ，により
今度はしジスタＲ，を論出す。そして更新すべきページ
として０ページを検出することができる。第９図はアド
レスサーチ回路３あるいはレベル選択回路５のカゥンタ
部分の他の実施例を示す。A reference table is created to search for pages that have not been accessed, but as described above, in this case all pages have been searched at least once, so no page to be updated can be detected. The counter 12 then sends out an overflow signal OVF and in turn registers R, by means of the frequency level reference signal P,. Then, page 0 can be detected as a page to be updated. FIG. 9 shows another embodiment of the counter portion of the address search circuit 3 or level selection circuit 5.

現在の実装された主メモリ空間が４ＭＢとしたとき将来
は聡ＭＢ程度のものの使用が予想される。したがって将
来のことまで考慮したとき、データ保持回路の参照テー
ブルはハード的に実装可能なたとえば１８ＹＢ分に対す
るページ数だけ用意し、これを現在の主メモリ空間が４
Ｍ旧の場合には小伯のところまで使用することが望まし
い。ところがこのような場合、参照テーブルをサーチす
るような場合４ＭＢのところまででよいので、それから
先は現在はカウントする必要はない。それ故このような
カウンタとしては１８ＭＢ分のページ数まで計数できる
ものの、必要に応じて実際に使用される４ＭＢ分のペー
ジ数までの計数を行なうものが希望される。このため、
第９図に示すようにリミット・レジス夕５０と比較回路
５１、インバータ５２、アンド回路５３等により構成さ
れた回路を有効アドレス・レジスタ９′および更新回路
（十１カウンタ）１０′に設ける。Assuming that the currently implemented main memory space is 4 MB, it is expected that approximately 4 MB will be used in the future. Therefore, when considering the future, the reference table of the data holding circuit should be prepared as many pages as possible for 18 YB, which can be implemented in hardware, and the current main memory space should be 4.
In the case of M-old, it is desirable to use it up to Kouhaku. However, in such a case, when searching a reference table, up to 4 MB is sufficient, so there is currently no need to count beyond that. Therefore, although such a counter can count up to the number of pages corresponding to 18 MB, it is desirable to have a counter that can also count up to the number of pages corresponding to 4 MB that are actually used, if necessary. For this reason,
As shown in FIG. 9, a circuit consisting of a limit register 50, a comparison circuit 51, an inverter 52, an AND circuit 53, etc. is provided in the effective address register 9' and the update circuit (counter 11) 10'.

いま主メモリが４ＭＢの場合には、それに相当するペー
ジ数（例えば狐）をこのリミット・レジスタ５川こセッ
トする。この状態で更新回路１０′を動作羊せ有効アド
レス・レジスタ９′にセットされた値、（例えば０をこ
の更新回路１０′で十１したのち、比較回路５１にてリ
ミット・レジスタ５０にセットされた上記ページ数と比
較する。そしてこれが一致しなければ比較回路５１は０
を出力し、ィンバータ５２は「１」を出力するので、ア
ンド回路５３はオン状態となり、更新回路１０′の出力
はこのアンド回路５３を経由して有効アドレス・レジス
タ９′にセットする。このようにして更新回路１０′の
出力がリミット・レジスタ６０のセットされた値と一致
するまで比較回路５１は「０」を出力するのでアンド回
路５３はオン状態にある。そして更新回路１０′の出力
がリミット・レジスタ５０の値と一致すれば比較回路５
１は「１」を出力し、インバータ５２は「０」を出力し
、アンド回路５３は「０」を出力し、有効アドレス・レ
ジスタ９′は「０」がセットされる、つまり初期状態に
リセットされることになる。そしてこのとき比較回路５
１の出力「１」をオーバーフロー信号ＯＶＦとして使用
することができる。このように構成することにより、あ
らかじめハードを将来のことを予測してこれに対応でき
るものを使用しつつ現在のものに適用することもできる
。勿論リミット・レジスタ５川ま外部よりその内容を自
由に書替えできるように構成すればその効果は更に大き
くなる。また、第７図および第８図の方式では第１０図
に示すような問題がおきることがある。すなわち、第１
０図イに示すように、レベルＰｏで参照テーブルをサー
チした後に、主メモリへのアクセスが行なわれてシフト
が生ずる場合の問題である。If the main memory is currently 4 MB, the corresponding number of pages (for example, FOX) is set in this limit register. In this state, the update circuit 10' is operated and the value set in the effective address register 9' (for example, 0 is multiplied by 11 by this update circuit 10', and then set in the limit register 50 by the comparator circuit 51). The comparison circuit 51 returns 0 if they do not match.
Since the inverter 52 outputs "1", the AND circuit 53 is turned on, and the output of the update circuit 10' is set in the effective address register 9' via the AND circuit 53. In this way, the comparator circuit 51 outputs "0" until the output of the update circuit 10' matches the value set in the limit register 60, so the AND circuit 53 remains on. If the output of the update circuit 10' matches the value of the limit register 50, the comparison circuit 5
1 outputs "1", inverter 52 outputs "0", AND circuit 53 outputs "0", and effective address register 9' is set to "0", that is, reset to the initial state. will be done. At this time, the comparison circuit 5
The output "1" of 1 can be used as an overflow signal OVF. By configuring in this manner, it is possible to predict the future of hardware in advance and use hardware that can cope with the future while also applying it to the current hardware. Of course, the effect will be even greater if the limit register 5 is constructed so that its contents can be freely rewritten from outside. Further, in the systems shown in FIGS. 7 and 8, a problem as shown in FIG. 10 may occur. That is, the first
As shown in Figure 0A, this problem occurs when the main memory is accessed and a shift occurs after searching the reference table at level Po.

前回のサーチにより有効アドレスレジスタ（ＡＶＲ）６
０がｎ−１ページを指示しているときならば、通常はそ
の位置よりサーチが開始され、次のページをアクセスし
、これによるも利用可能なべージが得られなかったとき
、更新回路は初めの０ページにもどる。そして更新信号
がシーケンス回路から出力されこの更新回路の表示の０
が有効アドレスレジスタ（ＡＶＲ）にセットされるとき
、オーバーフロー信号ＯＶＦ２が出力される。しかしな
がら、このサーチが行なわれる前にシフトが生ずると、
その最後参照テーブルは第１０図口に示すように、０ペ
ージあるいは２ページのところで更新ページが存在して
いるにもかかわらず、これを検出しないことになる。Effective address register (AVR) 6 due to previous search
If 0 indicates page n-1, the search will normally start from that position and the next page will be accessed, and if no available page is obtained, the update circuit will Return to the first page 0. Then, an update signal is output from the sequence circuit and the display of this update circuit is 0.
is set in the effective address register (AVR), an overflow signal OVF2 is output. However, if a shift occurs before this search is performed,
As shown at the beginning of FIG. 10, the last reference table does not detect an updated page even though there is an updated page at page 0 or page 2.

したがってこのような問題を改善するために、第１１図
に示すようにレベル優先回路１３へのオーバーフロー信
号ＯＶＦをアドレスサーチ回路に設けた更新回路６１か
ら生ずるオーバーフロー信号ＯＶＦ２にもとづき作成す
るとともに例えばＳＲフリップフロツプで構成されるフ
ラグ６４を設け、最後段のレジスタＲｏをサーチしてい
るときにシフトが生じたときこのフラグ６４の出力信号
によりアンド回路６６をオフにし、更新回路６１から出
力されたオーバーフロー信号ＯＶＦ２の伝達を抑制する
ものである。Therefore, in order to improve this problem, as shown in FIG. 11, the overflow signal OVF to the level priority circuit 13 is generated based on the overflow signal OVF2 generated from the update circuit 61 provided in the address search circuit, and an SR flip-flop, for example, is generated. When a shift occurs while searching the register Ro at the last stage, an output signal of this flag 64 turns off the AND circuit 66, and an overflow signal OVF2 output from the update circuit 61 is provided. It suppresses the transmission of

すなわち、最後段のレジスタＲｏへのサーチが頻度レベ
ル基準信号Ｐｏでサーチされているとき、主メモリへの
アクセス回数が所定値に達し、シフトクロック作成回路
４からシフト信号ＳＨｍＴが伝達されたとき、アンド回
路６２は「１」を出力し、フラグ６４に「１」を記入す
る。That is, when the last stage register Ro is searched using the frequency level reference signal Po, when the number of accesses to the main memory reaches a predetermined value and the shift signal SHmT is transmitted from the shift clock generation circuit 4, The AND circuit 62 outputs "1" and writes "1" into the flag 64.

これによりインバー夕６５は「０」を出力し、アンド回
路６６はオフ状態になる。したがってその後に更新回路
６１からオーバーフロー信号ＯＶＦ２が出力され、これ
がアンド回路６３を経由してオーバーフロー信号ＯＶＦ
Ｉとなってアンド回路６６に伝達されても、アンド回路
６６からオーバーフロー信号ＯＶＦは出力されない。し
たがってレベル優先回路１３は、更新回路６１がオーバ
ーフロー信号ＯＶＦ２を出力しても優先レベルが変化す
ることなくＰｏのレベルをそのまま出力する。シーケン
ス回路１１は更新情報を送出し、有効リミットレジスタ
６０には更新回路６１が出力したチェックアドレス０が
セットされ、これによりレジスタＲｏをサーチし、更新
すべきページを検出することができる。以上説明の如く
、本発明によれば新しく利用できる区分の存在をハード
で実行することができ、しかも優先レベルを付与してこ
れを効率的に検出することができるので、データ処理効
率を非常に高めることができる。As a result, the inverter 65 outputs "0" and the AND circuit 66 is turned off. Therefore, after that, the overflow signal OVF2 is output from the update circuit 61, and this is sent via the AND circuit 63 to the overflow signal OVF2.
Even if the signal becomes I and is transmitted to the AND circuit 66, the AND circuit 66 does not output the overflow signal OVF. Therefore, even if the update circuit 61 outputs the overflow signal OVF2, the level priority circuit 13 outputs the level of Po as it is without changing the priority level. The sequence circuit 11 sends out update information, and the check address 0 output by the update circuit 61 is set in the effective limit register 60, thereby making it possible to search the register Ro and detect the page to be updated. As explained above, according to the present invention, it is possible to detect the existence of a newly available partition using hardware, and it is also possible to efficiently detect this by assigning a priority level, thereby greatly improving data processing efficiency. can be increased.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図〜第５図イ，口、第６図は本発明の１実施例構成
、第７図、第８図は本発明の他の実施例構成、第９図は
本発明のアドレスサ−チ回路あるいはレベル選択回路に
使用されるカウンタ部分の他の構成、第１０図、第１１
図は本発明の他の実施例構成である。 図中、１はアドレス・レジスタ、２はデータ保持回路、
３はアドレスサーチ回路、４はシフトクロック作成回路
、５はしベル選択回路、６はデータチェック回路、７，
８はオア回路、９は有効アドレス・レジスタ、１０は更
新回路、１１はシーケンス回路、１２はカウンタ、１３
はしベル優先回路、１４一０〜１４一ｎはインバータ、
１５，１６はアンド回路、１７はオア回路、１８はフリ
ツプフロツプ、１９はイン／ゞータ、２０はアンド回路
、２１はオア回路、２２，２３はアンド回路、２４はオ
ア回路、２５はフリツプフロツプ、２６はインバー夕、
２７はアンド回路、２８はオア回路、２９はィンバータ
、３０，３１はアンド回路、３２はフリツプフロップ、
３３はインバー夕、３４はアンド回路、３５はオア回路
、３６はアンド回路、３７は読出データ保持部、３８−
０〜３８−３はインバ−夕、３９〜４５はアンド回路、
４６はオア回路、５０はリミット・レジスタ、５１は比
較回路、６０‘ま有効アドレス・レジスタ、６１は更新
回路、６４はフラグをそれぞれ示す。 オー図 ナ２図 才３図 才４図 矛Ｓ図 キＳ図 寸６図 矛７図 了８図 了ｑ図 汁‘０図 オー１図1 to 5, FIG. 6 shows the configuration of one embodiment of the present invention, FIGS. 7 and 8 show the configuration of another embodiment of the present invention, and FIG. 9 shows the address service of the present invention. Other configurations of the counter portion used in the switch circuit or level selection circuit, FIGS. 10 and 11
The figure shows the configuration of another embodiment of the present invention. In the figure, 1 is an address register, 2 is a data holding circuit,
3 is an address search circuit, 4 is a shift clock generation circuit, 5 is a bell selection circuit, 6 is a data check circuit, 7,
8 is an OR circuit, 9 is an effective address register, 10 is an update circuit, 11 is a sequence circuit, 12 is a counter, 13
Hiromi bell priority circuit, 14-10 to 14-1n are inverters,
15 and 16 are AND circuits, 17 is an OR circuit, 18 is a flip-flop, 19 is an in/output circuit, 20 is an AND circuit, 21 is an OR circuit, 22 and 23 are AND circuits, 24 is an OR circuit, 25 is a flip-flop, 26 is Inbar Yu,
27 is an AND circuit, 28 is an OR circuit, 29 is an inverter, 30 and 31 are AND circuits, 32 is a flip-flop,
33 is an inverter, 34 is an AND circuit, 35 is an OR circuit, 36 is an AND circuit, 37 is a read data holding section, 38-
0 to 38-3 are inverters, 39 to 45 are AND circuits,
46 is an OR circuit, 50 is a limit register, 51 is a comparison circuit, 60' is an effective address register, 61 is an update circuit, and 64 is a flag. 2 figures 3 figures 4 figures S figure

Claims (1)

【特許請求の範囲】 １ 主メモリを複数の区分に設定し、各区分毎にそれが
使用されたことを示す参照データを付与しこの参照デー
タにもとづき上記設定区分の内容を更新するようにした
主メモリ管理方式において、上記複数の区分の使用回数
が記入され主メモリに対する一定アクセス回数毎に上位
から下位に少なくとも１ビツトシフトされる参照テーブ
ルを有する使用データ保持手段と、主メモリに対するア
クセス回数を計数するアクセス計数手段と、上記使用デ
ータ保持手段からデータをレベル付けしてこれより参照
データを読出すようにしたレベル選択読出手段と、上記
使用データ保持手段を読出すためのアドレスを発生する
アドレス発生手段を設け、主メモリにおける新しく利用
できる区分をサーチする場合には上記アドレス発生手段
によるアドレス情報にもとづき上記使用データ保持手段
を読出し、この読出しデータをレベル選択することによ
り新しく利用できる区分を決定するようにしたことを特
徴とするアクセスサーチ方式。 ２ 上記使用データ保持回路内容を読み出すレベル選択
読出手段において新しく利用できる区分をサーチする回
数の増大につれレベル選択の頻度レベルが変化すること
を特徴とする特許請求の範囲第１項記載のアクセスサー
チ方式。 ３ 上記アドレス発生手段に、リミツトレジスタと比較
回路と計数手段を設け、リミツトレジスタにセツトされ
た数値と上記計数手段の計数した値を比較することによ
りアドレス発生範囲が定められるようにしたことを特徴
とする特許請求の範囲第１項記載のアクセスサーチ方式
。 ４ データシフトの信号をレベル選択読出手段の頻度レ
ベルを変化させることを特徴とした特許請求の範囲第１
項記載のアクセスサーチ方式。 ５ 新しく利用できる区分が決定した時に対応する区分
のデータ保持回路にその区分を使用したことを示すデー
タを書き込むことを特徴とした特許請求の範囲第１項記
載のアクセスサーチ方式。[Claims] 1. The main memory is set into a plurality of sections, reference data indicating that the section is used is assigned to each section, and the contents of the setting sections are updated based on this reference data. In the main memory management method, the usage data holding means has a reference table in which the number of times the plurality of sections are used is written and is shifted by at least one bit from higher to lower every time the main memory is accessed a certain number of times, and the usage data storage means counts the number of accesses to the main memory. access counting means for reading data from the used data holding means, level selection reading means for leveling data from the used data holding means and reading reference data therefrom, and address generation for generating an address for reading the used data holding means. When searching for a newly usable section in the main memory, the method reads the used data holding means based on the address information from the address generating means, and selects the level of this read data to determine the newly usable section. An access search method characterized by: 2. The access search method according to claim 1, wherein the frequency level of level selection changes as the number of times the level selection reading means for reading out the contents of the used data holding circuit increases the number of searches for a newly usable section. . 3. The address generation means is provided with a limit register, a comparison circuit, and a counting means, and the address generation range is determined by comparing the value set in the limit register with the value counted by the counting means. An access search method according to claim 1, characterized in that: 4. Claim 1, characterized in that the data shift signal is used to change the frequency level of the level selective reading means.
Access search method described in section. 5. The access search method according to claim 1, characterized in that when a newly usable division is determined, data indicating that the division has been used is written into the data holding circuit of the corresponding division.