JPS6032198B2 - Alignable electronic background grid generation system - Google Patents

Description

【発明の詳細な説明】 この発明はコンピュータグラフィック表示装置とともに
用いるための整列可能な電子背景格子発生システムに関
するものである。DETAILED DESCRIPTION OF THE INVENTION This invention relates to an alignable electronic background grid generation system for use with computer graphics display devices.

グラフィック表示端末装置がコンピュータで発生された
絵情報を表示するために幅広く用いられるようになって
きている。Graphic display terminals are becoming widely used for displaying computer-generated pictorial information.

このような情報をビデオ陰極線管（ＣＲＴ）表示スクリ
ーン上に表示することによって、絵材料がホストコンピ
ュータよって発生されると実質的にすぐに、使用者はそ
の絵材料を見ることができる。これは、設計変更が行わ
れるとすぐにその設計変更が絵画的に表示されることが
できるので、コンピュータによる設計作業を行うときに
特に有利であるが、表示される像の一部における表示の
拡大やシフトまたは位置的変更をそれぞれ許容するズー
ムおよびパン特徴と与えることによって更に適応性が高
められる。多くの応用について、ビデオ表示の部分に背
景格子を備えているのが特に有益である。このような格
子はグラフ用紙に似ており、かつ絵情報を載せる背景と
しての役割をする。格子は絵の表示のための可視的な大
きさの基準を与えるがｎ番目ごとの格子ライン（たとえ
ば、５番目ごとまたは１０番目ごと）をより強い強度に
することによって、その表示の全体的な位置についての
観察者の感覚が実質的に高められる。２重強度の格子は
、より大きい距離を測定するためにこの格子を用いると
きに特に役に立つ。By displaying such information on a video cathode ray tube (CRT) display screen, a user can view the pictorial material substantially as soon as it is generated by the host computer. This is particularly advantageous when doing computerized design work, as design changes can be displayed pictorially as soon as they are made, but the display in the part of the displayed image is particularly advantageous. Adaptability is further enhanced by providing zoom and pan features that allow for magnification, shifting, or positional changes, respectively. For many applications, it is particularly advantageous to have a background grid in the portion of the video display. Such a grid is similar to graph paper and serves as a background for pictorial information. The grid provides a visual scale reference for the pictorial display, but by making every nth grid line (e.g. every 5th or 10th) more intense, the overall intensity of the display increases. The observer's sense of position is substantially enhanced. Dual intensity gratings are particularly useful when using the gratings to measure larger distances.

多くの応用に対して、ライン間が等間隔の格子が好まし
く、また他の応用に対しては、対数のような関数に関連
する間隔が好ましい。ある背景格子技術は過去に用いら
れている。For many applications, a grid with equal spacing between lines is preferred, and for other applications, spacing related to a logarithmic function is preferred. Certain background grid techniques have been used in the past.

もっとも簡単なのは物理的な重なりであり、典型的には
、規則正しい格子パターンを有する透明なプラスチック
シートの態様のものであり、このシートはＣＲＴの面を
横切って物理的に装着されている。このアプローチは基
準スケールを与えるが、特にいくつかの理由のため望ま
しくはない。第１にこのスケールは下にある絵と決して
整列しない。したがって、たとえば、表示されるグラフ
または像の原点を特定の格子交差点と整列させるために
は、重なりの物理的な運動やまたは全体のビデオ表示の
位置をシフトすることが必要であり、これは用いるビデ
オ発生方法の形式の採択如何により可能であるかもしれ
ずまたは可能でないかもしれない。第２に格子を用いる
測定の精度は視差（パララックス）によって制限され、
さらに、格子間隔、およびビデオ像の緑に対する関係の
両方が固定される。それゆれに、異なる表示スケールま
たは拡大が用いられれば、または像の位置が移動されま
たはパンされれば完全に異る透明な重なり格子が要求さ
れ、または重なりの位置をそのような像のバンを補償す
るために移動させなければならない。ある電子背景格子
発生方法もまた先行技術として知られている。The simplest is a physical overlap, typically in the form of a transparent plastic sheet with a regular grid pattern, which is physically mounted across the face of the CRT. Although this approach provides a reference scale, it is undesirable for several reasons, among others. First, the scale never lines up with the underlying picture. Thus, for example, in order to align the origin of a displayed graph or image with a particular grid intersection point, it is necessary to physically move the overlap or to shift the position of the entire video display, which can be used This may or may not be possible depending on the format of the video generation method adopted. Second, the accuracy of measurements using grids is limited by parallax.
Furthermore, both the grid spacing and the relationship to the green of the video image are fixed. Therefore, if a different display scale or magnification is used, or if the position of the image is moved or panned, a completely different transparent overlap grid is required, or if the position of the overlap is moved or panned, a completely different transparent overlap grid is required, or if the position of the overlap is Must be moved to compensate. Certain electronic background grid generation methods are also known in the prior art.

たとえば、格子自体は表示される画像の一体的部分とし
て発生されかつストアされる。このことは、コンピュー
タが、それが所望の画像を発生しているので全体の格子
情報を直接発生し、これらを互に統合し、かつ表示メモ
川こおいて単一パターンとして合成され組合わせられた
画像および格子背景をストアする必要がある。これらは
パララックスの問題や格子と絵との誤整列の問題を除去
するけれども、それは他のやつかし、な問題を招く。た
とえば、格子は画像と同じ強度で与えられるため、像の
理解を助けるよりもむしろ、等強度の背景格子は絵デー
タをうまく覆い隠す（理解を困難にする）。この問題は
表示メモ川こ格子のための強度情報をストアすることに
よって克服され得るけれども、そのアプローチは全体の
表示メモリが各個別の画素（ピクセル）ごとに多ビット
強度情報をストアすることができる必要がある。したが
ってコンピュータは各格子および画像ピクセルごとに別
々の強度情報を発生しなければならない。明らかに、よ
り大きなコンピュータ速度および複雑さが要求され、か
つ表示メモリ自体はより複雑となり、またより高価なも
のとなる。さらに、この先行技術のアプローチは格子ス
ケ−ルフアクタの変化または表示の縁からずれた格子に
対して容易に補正することができない。For example, the grid itself is generated and stored as an integral part of the displayed image. This means that the computer directly generates the entire grid information as it generates the desired image, integrates these with each other, and displays the memo stream which is then synthesized and combined as a single pattern. You need to store the image and grid background. Although these eliminate problems with parallax and misalignment of the grid with the picture, they introduce other tricky problems. For example, the grid is presented with the same intensity as the image, so rather than aiding understanding of the image, an isointense background grid effectively obscures the pictorial data (making it difficult to understand). Although this problem can be overcome by storing intensity information for the display memo grid, that approach allows the entire display memory to store multi-bit intensity information for each individual picture element (pixel). There is a need. The computer must therefore generate separate intensity information for each grid and image pixel. Obviously, greater computer speed and complexity are required, and the display memory itself becomes more complex and expensive. Furthermore, this prior art approach cannot easily compensate for changes in the grid scale factor or for grids that are offset from the edges of the display.

異なるスケールフアクタまたはオフセットを望む場合は
、格子および絵データの両方を含む全体の画像が全体的
に再度計算されなればならない。この発明の目的はつぎ
のような特徴を有する電子背景格子発生システムを提供
することである。If a different scale factor or offset is desired, the entire image, including both grid and pictorial data, must be completely recalculated. An object of the present invention is to provide an electronic background grid generation system having the following features.

特に、１ 背景格子は表示された画像とは全体的に関係
なく発生される。In particular, 1 the background grid is generated totally independent of the displayed image.

しかしながら、２ 格子は下にある絵と正確に整列され
る。However, the 2 grid is precisely aligned with the underlying picture.

３ 個々の格子ラインは、たとえば、整図用紙のように
異なる強度で表示され得る。3. Individual grid lines can be displayed with different intensities, for example on a drafting sheet.

４ 格子は完全に選択可能なスケールフアクタを有して
おり、隣接格子ライン間の選択可能な間隔を含み、かつ
より大きさな強度のライン間にあるより小さな強度の格
子ラインの数の制御が選択自在である。4. The grating has a fully selectable scale factor, including selectable spacing between adjacent grating lines, and control of the number of grating lines of lesser intensity between lines of greater intensity. is freely selectable.

５ 格子のスケールフアクタは自動的に制御されてズー
ムシステムにおける画像拡大フアクタに適応し、そのた
め、拡大された表示が選択されると、背景格子は自動的
にズーム化された像の変化した大きさに適合する。5 The scale factor of the grating is automatically controlled to adapt to the image magnification factor in the zoom system, so that when magnified display is selected, the background grating automatically adjusts to the changed size of the zoomed image. It is suitable for

６ 表示スクリーンの側部および頂部または底部からず
れた格子（格子のオフセット）は別々に制御されること
ができる。6. Grids offset from the sides and top or bottom of the display screen (grid offset) can be controlled separately.

これによって像の縁ならびに第１のマィナ（すなわち、
より小さな強度）おび第１のメィジャ（すなわち、より
大きな強度）格子ライン間の間隔についてのオペレータ
またはコンピュータ選択が可能となる。この機能によっ
て、背景格子は像が表示スクリーンを横切ってパンされ
るとき像と正確に整列維持されることができる。７ 等
間隔または対数のような関数的な間隔の背景格子を発生
するように、任意の格子ライン間隔に実現することがで
きる。This allows the edges of the statue as well as the first maina (i.e.
(lower intensity) and first measure (ie, larger intensity) spacing between grating lines. This feature allows the background grid to remain accurately aligned with the image as it is panned across the display screen. 7. Any grid line spacing can be implemented to generate a background grid with equal spacing or functional spacing such as logarithm.

８ 格子発生は実時間または非実時間のいづれかで実現
されてもよく、後者のアプローチは表示の適応性の犠牲
にすることなく必要な高速論理条件を実質的に減少させ
る。8 Lattice generation may be realized either in real time or non-real time, the latter approach substantially reducing the required fast logic requirements without sacrificing display flexibility.

９ 背景格子は、たとえば、英数字を表示するのに利用
できる表示領域において障害になるであろう背景格子を
有することなく、数値を表示するめに利用できる表示領
域を残すため、表示された全体像の一部のみに制限され
ることがきる。9 The background grid is designed to reduce the overall image displayed in order to leave display area available for displaying numerical values without having the background grid obstruct the display area available for displaying alphanumeric characters, for example. can be limited to only a portion of the

１０ 異なる背景格子パターはスクーンの異なるゾーン
において同時に発生される。10 Different background grid patterns are generated simultaneously in different zones of the screen.

１１ 背景格子強度および混合機能は画像が格子を通じ
て見られることができるように選ばれることができる。11 The background grid strength and blending function can be chosen such that the image can be viewed through the grid.

これらおよび他の目的は、表示される絵データとは関係
なく背景格子を発生する、ビデオグラフィック表示装置
とともに用いるための整列可能な電子格子発生システム
を提供することによって達成される。このシステムはビ
デオラスタタィミングパルと同期され、所望の格子パタ
ーンに対応して強度制御信号を発生するが、これらの制
御信号は絵データを表わすビデオ信号と混合されて複合
表示を発生し、その表示においては画像がより小さな強
度の背景格子と共に表示される。格子発生回路はつぎの
格子パラメータを生じるように制御可能である。These and other objects are achieved by providing an alignable electronic grid generation system for use with videographic display devices that generates a background grid independent of the pictorial data being displayed. The system is synchronized with video raster timing pulses and generates intensity control signals corresponding to the desired grid pattern; these control signals are mixed with the video signal representing the pictorial data to generate a composite display, and the display In , the image is displayed with a background grid of lower intensity. The grid generation circuit is controllable to produce the following grid parameters:

すななわち、これらのパラメータは、ａ Ｘ−マィナ格
子大きさ、すなわち、各垂直格子ライン間のピクセルの
数ｂ Ｘ−マィナ格子オフセット、すなわち、表示の垂
直の縁と第１の垂直格子ラインとの間のピクセルの数、
ｃ より大きな強度からなる各垂直ラインごとのより小
さな強度からなる垂直格子ラインの数、ｄ Ｘ−メィジ
ャ格子オフセット、すなわち、表示の垂直の緑とより大
きな強度の第１の垂直格子ラインとの間のより小さな強
度の格子ラインの数、ｅ Ｙ−マィナ格子大きさ、すな
わち、隣接する水平格子ライン間のビデオラスタ走査ラ
インの数、ｆ Ｙーマィナ格子オフセット、すなわち、
ビデオ表示の頂部（または底部）と第１の水平格子ライ
ンとの間のラスタ線の数。That is, these parameters are: a X-minor grid size, i.e. the number of pixels between each vertical grid line; b X-minor grid offset, i.e. the distance between the vertical edge of the display and the first vertical grid line. the number of pixels between,
c number of vertical grating lines of lesser intensity for each vertical line of greater intensity; d X-major grating offset, i.e. between the vertical green of the display and the first vertical grating line of greater intensity; The number of grating lines of smaller intensity, e Y - minor grating size, i.e. the number of video raster scan lines between adjacent horizontal grating lines, f Y - minor grating offset, i.e.
The number of raster lines between the top (or bottom) of the video display and the first horizontal grid line.

ｇ より大きな強度の各水平ラインごとのより小さな強
度の水平格子ラインの数、およびｈ Ｙーメィジャ格子
オフセット、すなわち、表示の頂部（または底部）と、
より大きな強度からなる第１の水平ラインとの間のより
４・ごな強度の水平格子ラインの数。g the number of horizontal grid lines of lesser intensity for each horizontal line of greater intensity, and h the Y-major grid offset, i.e. the top (or bottom) of the display;
The number of horizontal grid lines of greater intensity between the first horizontal line of greater intensity.

これらの格子パラメータの任意のものまたはすべてはコ
ンピュータ制御によって変更されることができる。Any or all of these lattice parameters can be changed by computer control.

このことは、表示された画像の大きさまたは位置の変化
に適合するように背景格子の自動的な補正を容易にする
。かくして、格子表示はズームおよびパン操作の両方を
行なっている間に表示された絵と同期されかつ整列され
ることができる。実時間の実施例において、適当な論理
回路はビデオラスタ走査クロックと同期して各格子ライ
ンの場所および強度を計算する。This facilitates automatic correction of the background grid to accommodate changes in size or position of the displayed image. Thus, the grid display can be synchronized and aligned with the displayed picture while both zooming and panning. In a real-time embodiment, appropriate logic circuitry calculates the location and intensity of each grid line in synchronization with the video raster scan clock.

これらの計算は、上に掲げた格子パラメータを規定する
適当なあらかじめ選択された格子データおよびオフセッ
トを入力として用いて行なわれる。この回路はマイナ格
子およびメイジャ格子強度制御信号を発生し、これらの
信号は、絵データを規定するビデオ信号と混合されると
き、正確に整列された背景格子を有する複合表示を発生
する。代替の非実時間発生システムにおいては、必要な
格子パラメータの１個の水平格子ラインを規定するデー
タがメモリにストアされる。These calculations are performed using as input appropriate preselected grid data and offsets that define the grid parameters listed above. This circuit generates minor grid and major grid intensity control signals that, when mixed with a video signal defining pictorial data, produce a composite display with a precisely aligned background grid. In an alternative non-real time generation system, data defining one horizontal grid line of the required grid parameters is stored in memory.

ついでそのメモリは、水平格子ラインが発生されるべき
各走査ラインのラスタ発生の間繰り返しアクセスされる
。アクセスされたデータは必要なマィナ格子およびメィ
ジヤ格子強度制御信号を発生するために用いられる。ビ
デオラインクロックと同期する別のメモリまたは他の適
当な制御回路は第１のメモリと協働して、何の水平格子
ラインも望まれないラスタ線走査の間に水平格子ライン
発生を禁止し、かつその水平格子ラインを必要な場所で
強める。この発明の詳細な説明は添付図面を参照して行
なう。That memory is then accessed repeatedly during raster generation of each scan line for which a horizontal grid line is to be generated. The accessed data is used to generate the necessary minor grid and major grid intensity control signals. another memory synchronized with the video line clock or other suitable control circuitry cooperates with the first memory to inhibit horizontal grid line generation during raster line scanning where no horizontal grid lines are desired; and strengthen the horizontal grid lines where necessary. A detailed description of the invention will be made with reference to the accompanying drawings.

次の詳細な説明はこの発明を実現する現在意図されてい
るベストモードである。The following detailed description is of the best mode presently contemplated for carrying out the invention.

この発明の範囲は最もよく前掲の特許請求の範囲によっ
て規定されているので、この説明は限定の意味で行なわ
れるのではなく、この発明の一般的な原理を説明する目
的でのみ行なわれるものである。第ＩＡ図において、ビ
デオグラフィック表示１０の一部が示されており、これ
はこの発明の電子格子発生システムを用いるグラフィッ
ク表示装置によってＣＲＴ表示スクリーンの面１１上に
発生される。Since the scope of the invention is best defined by the following claims, this description is not made in a limiting sense, but only for the purpose of illustrating the general principles of the invention. be. In FIG. IA, a portion of a videographic display 10 is shown, which is generated on the surface 11 of a CRT display screen by a graphics display device using the electronic grid generation system of the present invention.

この表示は背景格子１３の上に重畳される任意の絵デー
タ１２を含んでいる。この典型的な表示においては、格
子１３は水平ライン１４および垂直ライン１５からなる
配列を含んでいる。より小さな強度の４個の水平ライン
１４ａごとに、比較的大きな強度の水平ライン１４ｂが
ある。同様に、比較的小さな強度の４個の垂直ライン１
５ａごとに比較的大きな強度の垂直格子ライン１５ｂが
ある。絵（表示）は格子ライン１４および１５と画像１
２のビデオ複合物であり、絵のマィナ格子およびメィジ
ャ格子強度は、画像が格子を通じて見ることができるよ
うに調整自在である。背景格子１３は第３図の回路１６
または第４図の回路１７のいずれかを用いて発生される
。This display includes arbitrary picture data 12 superimposed on a background grid 13. In this exemplary representation, grid 13 includes an array of horizontal lines 14 and vertical lines 15. For every four horizontal lines 14a of lesser intensity, there is a horizontal line 14b of relatively greater intensity. Similarly, four vertical lines 1 of relatively small intensity
For every 5a there is a vertical grating line 15b of relatively high intensity. The picture (display) is grid lines 14 and 15 and image 1
The minor grid and major grid intensities of the picture are adjustable so that the image can be seen through the grid. The background grid 13 is the circuit 16 of FIG.
or generated using either circuit 17 of FIG.

総データ１５は、従来のラスタ形ビデオ回路を用いてＣ
ＲＴ像を発生する任意のグラフィック表示装置によって
発生される。例によれば、絵１２はＳ似ｏｎｉｃｋほか
に与えられたアメリカ合衆国特許番号第４０７０７１び
号に説明されているラスタ走査表示装置によって発生さ
れてもよい。ラスタ形ビデオ表示装置において、ＣＲＴ
電子ビームは、典型的には頂部１１Ｔで始まり表示の底
部へ下に向って続くように逐次、行またはラインごとに
スクリーン１１を横切って偏向される。The total data 15 is converted to C using conventional raster video circuitry.
Generated by any graphics display device that generates RT images. By way of example, picture 12 may be generated by a raster scan display as described in US Pat. No. 4,070,71 to Snick et al. In raster video display devices, CRT
The electron beam is deflected across the screen 11 in successive rows or lines, typically starting at the top 11T and continuing down to the bottom of the display.

典型的な非飛越システムにおいては３１２本のビデオ走
査線がある。そのような各ラスタ送査線は典型的にはス
クリーン１の左側１１Ｌから始まり、右側へ横切って走
査する。In a typical non-interlaced system there are 312 video scan lines. Each such raster scan line typically begins at the left side 11L of screen 1 and scans across to the right.

おのおののこのような水平走査ラインは複数個の位置、
典型的には４１６に区分化され、そのおのおのは発生さ
れる像の１個のピクセルを構成する。各ピクセルの場所
でＣＲＴビームは対応する強度のスポットを発生するよ
うに強度変調される。そのようなすべての強くされたス
ポットの軌跡が表示される像を構成する。この発明はこ
のようなラスタ形ビデオタイミング信号を用いて背景格
子１３の発生を同期させるものである。Each such horizontal scan line has multiple positions,
It is typically segmented into 416 sections, each of which constitutes one pixel of the generated image. At each pixel location the CRT beam is intensity modulated to produce a spot of corresponding intensity. The trajectories of all such intensified spots constitute the displayed image. The present invention uses such a raster video timing signal to synchronize the generation of background grating 13.

したがって、回路１６（第３図）はビデオラスタ走査ク
ロック２０から、各ビデオフレームが始まるときに生じ
るフレームクロツクパルス（ライン２１上にある）と、
各水平走査が始まるときに生じるラインクロツクパルス
（ライン２２の上にある）と、ＣＲＴビームが各水平走
査ライン内で連続したピクセル場所を通じて走査すると
きに規則正しい間隔で生じる一連のビデオビツトクロツ
クパルス（ライン２３の上にある）とを受ける。格子発
生器１６はライン２４および２５の上にそれぞれマイナ
格子およびメィジャ格子強度制御信号を発生する。Accordingly, circuit 16 (FIG. 3) extracts from video raster scan clock 20 the frame clock pulse (on line 21) that occurs when each video frame begins;
A line clock pulse (on line 22) that occurs at the beginning of each horizontal scan and a series of video bit clock pulses that occur at regular intervals as the CRT beam scans through successive pixel locations within each horizontal scan line. pulse (on line 23). Grating generator 16 generates minor and major grating intensity control signals on lines 24 and 25, respectively.

ＣＲＴビームが各ピクセル場所を通じて走査するとき、
格子１３のスポットがその場所に発生されるべきであれ
ばライン２４および２５の一方または他方の上に信号が
発生される。なんの格子（スポット）もそのピクセルに
現われるできでなければ、ライン２４または２５のいず
れにも何の信号も発生されない。第ＩＡ図に示される背
景格子を発生するために、第１の水平格子ライン１４ａ
′が発生されるべきラインにそってＣＲＴビームが走査
するとき、ライン２４および２５上にパルスが発生され
る。As the CRT beam scans through each pixel location,
A signal is generated on one or the other of lines 24 and 25 if a spot of grating 13 is to be generated at that location. If no grating (spot) appears at that pixel, no signal will be generated on either line 24 or 25. To generate the background grid shown in FIG.
Pulses are generated on lines 24 and 25 as the CRT beam scans along the line where ' is to be generated.

そのような第１のパルスはライン２４上に生じ、かつ関
連のグラフィック表示装置のビデオミキサ（図示しない
が、それ自体公知である）へ供給され、その関連のグラ
フィックディスプレイ装置では、比較的低強度のスポッ
ト２６（第ＩＡ図）を発生するようにＣＲＴビームを変
調するために用いられる。わずかに遅い時間に、１個の
パルスがライン２５の上に発生されかつ同じビデオミキ
サへ供給される。このパルスによって、ＣＰＴビームは
幾分大きな強度のスポット２７を発生する。つぎに、４
個のパルスが、ライン２４の上に生じ、これによって、
一連のスポット２８が発生される。この手順は頂部格子
ライン１４ａ′を発生するようにビデオラインの走査を
通じて操り返される。同様な手順が、水平格子ライン１
４ａまたは１４ｂが発生されるべきラインに沿ってＣＲ
Ｔビームが走査するごとに繰り返される。Such a first pulse occurs on line 24 and is fed to a video mixer (not shown, but known per se) of the associated graphics display device, in which a relatively low intensity is used to modulate the CRT beam to produce a spot 26 (FIG. IA) of . At a slightly later time, one pulse is generated on line 25 and fed to the same video mixer. This pulse causes the CPT beam to produce a spot 27 of somewhat greater intensity. Next, 4
pulses occur on line 24, thereby causing
A series of spots 28 are generated. This procedure is repeated through the scanning of the video lines to generate the top grid line 14a'. A similar procedure applies to horizontal grid line 1
CR along the line where 4a or 14b should be generated
This is repeated each time the T-beam scans.

その結果第１図に示すような背景格子１３が発生される
。ビデオミキサにおいては、ライン２４及び２５上に生
じるパルス信号は、画像１２を発生させるために生じる
強度変調制御信号（これはグラフィック表示装置によっ
て発生される）と適当に組合わせられその結果ＣＲＴ画
面上には、第１図のようなビデオグラフィック表示１０
が発生する。このように、特定のピクセルに対して、ビ
デオミキサは、スクリーン１１の領域が階いま）である
場合には何の信号も受けず、低強度のスポットが格子１
３の一部として発生される場合にはライン２４上のマィ
ナ格子強度制御信号を受け、比較的大きな強度の格子ス
ポットが発生される場合にはライン２５上にメィジャ格
子強度制御パルスを受け、または、画像１２の一部を形
成するスクリーン１ １上にたとえばさらに強い強度の
スポットの発生を指令するグラフィック表示装置からの
信号を受ける。【１ーマィナ格子を有する絵、【２’メ
イジャ格子を有する絵、および【３｝絵のデータ自体の
ピクセルの組合わせは一般にすべてデータが格子を通じ
て輝くことができるように異なった強度を有している。
第３図の実施例１６を用いて、各ビデオフレレームが始
まるとき、または代替的に背景格子１３が替えられるべ
きごとに、制御装置３０は上に掲げた格子データおよび
オフセットのパラメータを表わす適当な信号をバス３１
の上に与える。As a result, a background grid 13 as shown in FIG. 1 is generated. In a video mixer, the pulse signals produced on lines 24 and 25 are suitably combined with intensity modulated control signals (which are produced by a graphics display device) to produce an image 12 on a CRT screen. includes a video graphic display 10 as shown in FIG.
occurs. Thus, for a particular pixel, the video mixer will receive no signal if the area of the screen 11 is in the grid 11, and if the low intensity spot is
3, receives a minor grating intensity control signal on line 24 if a relatively large intensity grating spot is generated, receives a major grating intensity control pulse on line 25 if a relatively large intensity grating spot is generated, or , receives a signal from a graphics display device commanding the generation of, for example, a spot of greater intensity on the screen 11 forming part of the image 12. The combinations of pixels in the picture with [1-minor grid, [2] picture with major grid, and [3] the picture data itself generally all have different intensities so that the data can shine through the grid. There is.
Using the embodiment 16 of FIG. 3, at the beginning of each video frame, or alternatively each time the background grid 13 is to be changed, the controller 30 sends an appropriate message representing the grid data and offset parameters listed above. bus 31 signal
Give on top.

制御装置３川ま絵のデータ１２を発生するコンピュータ
の一部であってもよく、または、｛ａ｝格子パラメータ
を規定する入力信号を手動操作で受けとり、または‘ｂ
｝表示される画像１２の場所または拡大スケールの変化
を特定する信号（これは関連のグラフィック表示装置ま
たはそのコンピュータソースによって与えられる）から
そのような格子パラメータを受け入れる別の論理回路を
含んでもよい。第３図の実施例において、このｙマィナ
格子大きさ、すなわち各垂直格子ライン間のピクセルの
数は、制御装置３０からしジスタ３２へ供Ｖ給される２
進小数によって確立される。ＣＲＴビームが各水平ピク
セル場所を通じて走査するとき、ライン２３上の対応す
るビデオビットクロックパルスはゲート３３がストアさ
れた小数をレジスタ３２からアキュームレータ３４へ供
ｖ給するのを可能にし、ァキュームレ−夕３４では、そ
れはその前の内容に加えられる。アキュームレータ３４
は有利なことにモジヨロ「１」であり、そのためその内
容が値「１」に達するごとにオーバーフローパルスが出
出力ライン３５の上に発生される。このパルスはＯＲゲ
ート３６および能動化されたＡＮＤゲート３７を介して
マィナ格子強度制御ライン２４へ供給される。この動作
を説明するために、垂直格子ラインは８個のラスタュニ
ツトまたはピクセルカミ易Ｕ々にあると想定する。The controller may be part of a computer that generates the data 12 of Mae 3, or {a} manually receives input signals defining grid parameters, or 'b
} Additional logic may be included to accept such grid parameters from a signal (which may be provided by the associated graphics display device or its computer source) specifying changes in location or magnification scale of the displayed image 12. In the embodiment of FIG. 3, this y-minor grid size, ie, the number of pixels between each vertical grid line, is determined by
Established by base decimal. As the CRT beam scans through each horizontal pixel location, the corresponding video bit clock pulse on line 23 enables gate 33 to supply the stored fraction from register 32 to accumulator 34. Then it is added to the previous content. Accumulator 34
is advantageously modulus "1", so that an overflow pulse is generated on the output line 35 each time its content reaches the value "1". This pulse is applied to the minor grating intensity control line 24 via an OR gate 36 and an activated AND gate 37. To explain this operation, assume that the vertical grid lines are in eight raster units or pixels.

この場合、レジスタ３２へ供ｖ給されるｙマイナ格子大
きさの小数は「き」である。これは値、００１００００
０００００を有する１２ビットの２進小数部として表わ
される。ビデオビットクロツクパルス時間ごとに、この
値はアキュームレータ３４の前の内容に加えられ、アキ
ュームレータ３４はしたがつて、ＣＲＴビームが８個の
ピクセル場所を介して走査されたあと値「１」に達する
。その結果、ｙマイナ格子パルスが、正確の所要通り各
８個のピクセル場所に従ってライン３５の上に生じる。
ｙマィナ格子オフセット値は、有利なことに２進小数の
形式で、バス３１を介して、レジスタ３８へ供ｇ貧され
る。In this case, the decimal fraction of the y minor grid size supplied to the register 32 is "ki". This is the value, 0010000
Represented as a 12-bit binary fraction with 00000. At every video bit clock pulse time, this value is added to the previous contents of accumulator 34, which thus reaches the value "1" after the CRT beam has been scanned through 8 pixel locations. . As a result, y-minor grating pulses occur on line 35 according to each eight pixel locations exactly as required.
The y minor grid offset value is provided via bus 31 to register 38, advantageously in binary fractional form.

各水平ラインの走査が始まるとき、ライン２２上のライ
ンクロツクパルスはゲート３９がこのオフセット値をア
キュームレータ３４の「プリセットＪ入力へ与えるのを
可能にし、それによってアキュームレータをオフセット
値にプリセットする。この動作の結果、最初の垂直格子
ライン２６（第ＩＡ図）は表示縁１１Ｌから所望の距離
のところに発生される。例として、８個のピクセルが各
垂直格子ラインを分離すべきであれば、かつ第１の垂直
格子ラインがスクリーンの緑１１Ｌから３個のピクセル
ュニットを表わすべきであれば、格子の大きさは「き」
であり、かつレジスタ３８へ供給されるオフセットは「
ミヂ＝善一であり、これま１２ビット２進小数．１０１
０００００００００によって表わされる。When each horizontal line scan begins, the line clock pulse on line 22 enables gate 39 to apply this offset value to the "Preset J" input of accumulator 34, thereby presetting the accumulator to the offset value. As a result of the operation, the first vertical grid line 26 (FIG. IA) is generated at the desired distance from the display edge 11L.As an example, if eight pixels are to separate each vertical grid line; And if the first vertical grid line should represent 3 pixel units from the green 11L of the screen, then the grid size is "ki".
, and the offset supplied to register 38 is "
Midi = Zenichi, and until now it was a 12-bit binary decimal number. 101
Represented by 000000000.

このように各ビデオラインの始まるときに、アキューム
レータ３４は２進値「暑」にプリセットされ、かつ後続
するビデオビットクロック時間毎に、２進値「き」がア
キュームレ−夕３４へ加えられる。しがつて、アキユー
ムレータ３４は、３個のビデオビットクロックパルスが
生じた後まず値「１」に到達する。その結果、第１のｙ
マィナ格子パルスは、ＣＲＴビームが第３番目のピクセ
ル位置にあるときライン３５の上に生じる。その結果、
第１の垂直格子ライン２６は所望のオフセット位置で発
生される。その後、アキュームレータ３４は値「１」に
達し、かつ各８個のビデオビットクロック時間毎にオー
バーフローする。その結果、ピクセルの位置３，１１，
１９，２７およびその後の８番目毎のピクセルに対応し
てＹ−マィナ格子パルスがライン３５の上に生じ、かく
して所望の格子間隔おびオフセット値を有した格子を発
生する。格子ライン間隔の大きさは整数値である必要は
ない。Thus, at the beginning of each video line, the accumulator 34 is preset to the binary value ``hot,'' and at each subsequent video bit clock period, the binary value ``ki'' is added to the accumulator 34. Thus, accumulator 34 reaches the value "1" first after three video bit clock pulses have occurred. As a result, the first y
A minor grating pulse occurs above line 35 when the CRT beam is at the third pixel location. the result,
A first vertical grating line 26 is generated at a desired offset location. Accumulator 34 then reaches the value "1" and overflows every eight video bit clock times. As a result, pixel positions 3, 11,
Y-minor grating pulses occur on line 35 corresponding to 19, 27 and every eighth pixel thereafter, thus producing a grating with the desired grating spacing and offset values. The size of the grid line spacing does not have to be an integer value.

一般に、格子ラインがｎ個のピクセルュニット間隔をも
って置かれるできであれば、レジスタ３２へ供織れる格
子大きさ小拠「三」２進等価値である。In general, if the grid lines can be spaced with a spacing of n pixel units, then the grid size that can be fed into the register 32 is a binary equivalent.

この構成はｎ＞１の任意の値に対して満足しうる。ｎが
整数でなければ（たとえば８．２４ピクセルュニツト間
隔であれば）、各垂直格子ラインは最も近い全体の垂直
ピクセル列の上′１こ現われ、その真の位剛）ら参上の
ピク肌を離れることはない。小数点部分の距離はアキュ
−ムレータ３４によって正確に累積される。なぜならば
この値「１」に達しかつオーバフローの出力パルスが発
生されたあと、フキュームレータ３４はオーバフローの
小数の値を含むからである（すなわち、先の加算から生
じる「１」より多い量を含む）。第１の垂直格子ライン
２６は左のスクリーンの縁１１Ｌからｎよりも小さな任
意の整数のピクセル列に現われてもよい。This configuration is satisfactory for any value of n>1. If n is not an integer (e.g., 8.24 pixel unit spacing), each vertical grid line appears at the top of the nearest whole vertical pixel column, leaving the top pixel from its true position. Never. The decimal distances are accurately accumulated by the accumulator 34. This is because after this value "1" has been reached and an overflow output pulse has been generated, the fucumulator 34 will contain a fractional value of the overflow (i.e. an amount greater than the "1" resulting from the previous addition). include). The first vertical grid line 26 may appear at any integer number of pixel columns less than n from the left screen edge 11L.

第１の格子ラインをピクセル位置ｒ＜ｎへずらせるため
、小数部分「こ言２」の２進等価値がレジスタ３８へ供
給される格子オフセット値として用いられる。To shift the first grid line to the pixel location r<n, the binary equivalent value of the fractional part "2" is used as the grid offset value supplied to register 38.

より大きな強度の垂直格子ライン１５ｂを発生するため
に、より大きな強度の各垂直ラインに対する小さな強度
の垂直格子ラインの数に対応する値が制御装置３０から
しジスタ４１（第３図）へ供給される。To generate vertical grid lines 15b of greater intensity, a value corresponding to the number of vertical grid lines of lesser intensity for each vertical line of greater intensity is supplied from controller 30 to resistor 41 (FIG. 3). Ru.

同様に、垂直表示線１１Ｌと第１のメィジャ強度垂直格
子ラインとの間のマィナ格子ラインの数を表わすオフセ
ット値はバス３１を介してレジスタ４２へ供孫台される
。都合よく、しかし必ずしも必要ではないが、レジスタ
４１および４２は４ビットレジスタでありかつ２の補数
態様でそれぞれの値をストアする。たとえば、第ＩＡ図
に示されるように、各メィジヤ格子ライン１５ｂ間に４
つの（２進０１００）マィナ格子ライン１５ａがあれば
、かつ第１のメィジャ格子ライン２７が１つの（２進０
００１）マィナ格子ライン２６だけ左の縁１１Ｌからす
らされていれば、レジスタ４１および４２はそれぞれ２
（２進数）の補数値１０１１および１１１０をそれぞれ
ストアする。各水平走査ラインの始まるとき、ライン２
２の上のラインクロツクパルスはゲート４３がアキュー
ムレータ４４をレジスタ４２にストアされたオフセット
値にプリセットするのを可能にする。有利なことに、ア
キユームレータ４４はモジユロ２進１１１１の４ビット
装置であり、それはアキュームレートされた和がその最
大値を越えるときライン４５の上にオーバーフローパル
スを発生する。ライン３５の上に生じる各Ｙーマィナ格
子パルスによってアキュームレータ４４の内容が２進値
０００１毎歩進する。したがって、もしもアキュームレ
ータ４４が最初に値１１１０（これは１個のマィナ格子
ラインのオフセットに対応する）へプリセットされれば
、ライン３５上の第１のパルスの発生（これは第１のマ
ィナ垂直格子ライン２６のスポットを発生する）によっ
て、アキュームレータ４４の内容が１１１１に達する。
次のｙマィナ格子パルスがライン３５の上に生じるとき
、アキュームレータ４４はその最大値を越えかつｙメィ
ジャ格子ライン４５の上にオーバフローパルスを発生す
る。このパルスはＯＲゲート４７を介してメイジャ格子
強度制御ライン２５へ与えられ。その結果、より大きな
強度のスポットが第１のメィジャ垂直格子ライン２７（
第１図）に対応する場所に発生される。ライン２５の上
のパルスはまたインバータ４８によって反転され、その
結果生じたロー出力がＡＮＤゲート３７を不可能化する
。その結果、ライン３５の上に同時に発生したパルスは
ライン２４に到達せず、そのため関連のグラフィック表
示装置のビデオミキサはライン２５から必要なメィジャ
格子強度制御パルスを受けるだけである。ライン４５上
のパルスはまたゲート４９がレジスタ４１からアキユー
ムレータ４４のリセツト入力へ値を与えるのを可能にす
る。Similarly, an offset value representing the number of minor grid lines between vertical display line 11L and the first major intensity vertical grid line is provided to register 42 via bus 31. Conveniently, but not necessarily, registers 41 and 42 are 4-bit registers and store their respective values in two's complement fashion. For example, as shown in FIG.
If there are two (binary 0100) minor grid lines 15a, and the first major grid line 27 is one (binary 0100),
001) If only the minor grid line 26 is removed from the left edge 11L, then the registers 41 and 42 will each be 2
(binary) complement values 1011 and 1110 are stored, respectively. At the beginning of each horizontal scan line, line 2
The line clock pulse above 2 enables gate 43 to preset accumulator 44 to the offset value stored in register 42. Advantageously, accumulator 44 is a modulo binary 1111 4-bit device that generates an overflow pulse on line 45 when the accumulated sum exceeds its maximum value. Each Y-minor grid pulse occurring on line 35 advances the contents of accumulator 44 by a binary value of 0001. Therefore, if accumulator 44 is initially preset to the value 1110 (which corresponds to an offset of one minor grating line), then the generation of the first pulse on line 35 (which corresponds to the offset of one minor grating line) 26) causes the contents of accumulator 44 to reach 1111.
When the next y-minor grating pulse occurs on line 35, accumulator 44 exceeds its maximum value and generates an overflow pulse on y-major grating line 45. This pulse is applied to Major grating intensity control line 25 via OR gate 47. As a result, a spot of greater intensity is located on the first major vertical grating line 27 (
1). The pulse on line 25 is also inverted by inverter 48 and the resulting low output disables AND gate 37. As a result, the pulses generated simultaneously on line 35 do not reach line 24, so that the video mixer of the associated graphics display device only receives the necessary Major grating intensity control pulses from line 25. The pulse on line 45 also enables gate 49 to apply a value from register 41 to the reset input of accumulator 44.

したがって、各メィジヤ格子ライン１５ｂ毎に４個のマ
ィナ格子ライン１５ａがある例においては、アキューム
レータ４４は２（２進数）の補正値１０１１にリセット
される。その後で、ライン３５上のＹ−マイナ格子パル
スが発生する毎に、アキュームレータ４４が０００１だ
け歩進される。Therefore, in an example where there are four minor grid lines 15a for each major grid line 15b, the accumulator 44 is reset to a correction value of 2 (binary) 1011. Thereafter, each time a Y-minor grid pulse on line 35 occurs, accumulator 44 is stepped by 0001.

そのような４個のパルスの後、アキュムレータ４４の内
容は１１１１に達する。この時間の間、前述したように
垂直ライン２８（第ＩＡ図）のためのマィナ強度スポッ
トが発生される。ライン３５上にそのような５番目のパ
ルスが発生するとき、アキュームレータ４４が再びオー
バフローしかつライン４５の上にもう１つのパルスを発
生する。これにより、メィジャ格子強度制御信号をライ
ン２５の上に発生して垂直格子ライン１５ｂに次のより
高い強度のスポットを発生する。また、このパルスはゲ
ート４９を開いてアキュームレータ４４をレジスタ４１
に前にストアされていた値にリセットする。この動作は
、必要なｙメィジャ格子パルスを発生するように完全な
水平走査を通じて繰り返される。アキュームレータ４４
への「プリセット」および「リセット一入力が第３図で
別々の入力として示されているけれども、これらは実際
には同じリセツト入力であっても可能である。レジスタ
４１，４２およびびアキユームレータ４４のための４ビ
ット２進回路の使用は例示に過ぎない。After four such pulses, the contents of accumulator 44 reach 1111. During this time, a minor intensity spot is generated for the vertical line 28 (FIG. IA) as previously described. When a fifth such pulse occurs on line 35, accumulator 44 again overflows and generates another pulse on line 45. This generates a Major grating intensity control signal on line 25 to generate the next higher intensity spot on vertical grating line 15b. This pulse also opens the gate 49 and transfers the accumulator 44 to the register 41.
Reset to the value previously stored. This operation is repeated through a complete horizontal scan to generate the necessary y-major grating pulses. Accumulator 44
Although the "preset" and "reset" inputs to the registers 41, 42 and the accumulator are shown as separate inputs in FIG. 3, they could actually be the same reset input. The use of a 4-bit binary circuit for 44 is exemplary only.

４ビットが、２個のマィナ強度格子ライン毎に、５個の
マィナ強度格子ライン毎にまたは１川固マィナ強度格子
ライン毎にメィジャ垂直格子ラインの実現を許容し、そ
れによって普通に用いられる格子用紙スケールと一致す
る。4 bits allow the realization of a major vertical grid line every 2 minor intensity grid lines, every 5 minor intensity grid lines or every 1 minor intensity grid line, thereby allowing the realization of a major vertical grid line for every 2 minor intensity grid lines, thereby increasing the commonly used grid. Match paper scale.

しかしながら、より大きなまたはより小さな大きさのレ
ジスタおよびアキユームレ−夕が用いられることもでき
る。上で説明したように、Ｙーマイナ格子論理回路５３
（コンポーネント３２−３４，３８および、３９からな
る。However, larger or smaller sized registers and storage registers may also be used. As explained above, the Y-minor lattice logic circuit 53
(Composed of components 32-34, 38 and 39.

）およびＹーメィジヤ格子論理回賂５４（コンポーネン
ト４１一４４および４９からなる。）は協働して水平格
子ラインと一致しないＣＲＴビームの１回の水平走査（
たとえば、第２Ｂ図の行５６に沿って）の間垂直格子ラ
インコンポーネントを発生するために必要な強度制御信
号を発生する。もう１つのＸ−マイナ格子論理回路（第
３図）および×−メィジャ格子論理回路５６はさらに協
働してマィナ水平格子ライン１４ａおよび強くされたメ
ィジャ水平格子ライン１４ｂを発生する。これは第２Ｂ
図に示されており、小さなｒｘ」記号は何の背景格子ス
ポットも現れないピクセルの場所を表わす。この例にお
いては、頂部水平ＣＲＴ走査ライン５６は垂直格子ライ
ンのみに関連する背景格子スポットを含む。第１の水平
格子ライン「１傘″」は第２のＣＲＴ走査ラインに沿っ
て生じ、これは１個のＸ−マィナ格子オフセットに対応
する。この値は制御装置３０１こよってＸ−マィナ格子
論理回路５５のレジスタ３８′へ供給される。第２Ｂ図
にまた示されるように、隣接する水平格子ライン１４ａ
″および１４ａの間には２個のビデオラス夕走査ライン
５８がある。ｘマィナ格子大きさ‘こ対応する値は制御
装置３０によってレジスタ３２′へ供Ｖ給される。有利
なことに、格子論理回路５５の他のコンポーネント３３
′，３４′および３９′のみならず、レジスタ３２′お
よび３８′は形式および動作において格子論理回路５３
のダッシュのない、しかし同様な番号の付けるれたコン
ポーネントに相当する。したがって、レジスタ３２′は
有利なことに小数点「三一に対応する２進数を受け、こ
こにおいてｍは隣接する水平格子ラインを分離するビデ
オラスタ走査ラインの数に対応する。同様に、レジスタ
３８′は小数点「（ｍ示ｐ）」に対応する２進数を受け
、ここに、Ｐは第１の水平格子ラインのオフセットであ
る。ゲート３３′および３９′はそれぞれ、ライン２２
上のラインクロツクパルスとライン２．１上のフレーム
クロツクパルスとによって能動化される。この構成では
、アキュームレータ３４′（これは有利なことにモジュ
ロ「１」である）が、マィナ強度水平格子ライン１４ａ
（第２Ｂ図）が発生されるべき各ＣＲＴ水平走査の全期
間の間、Ｙ−マィナ格子ライン５９の上にオーバフロー
パルスを発生する。) and the Y-magger grid logic circuit 54 (consisting of components 41-44 and 49) cooperate to generate a single horizontal scan of the CRT beam that does not coincide with the horizontal grid lines (
For example, along row 56 of FIG. 2B), the intensity control signals necessary to generate the vertical grating line components are generated. Another X-minor lattice logic (FIG. 3) and X-major lattice logic 56 further cooperate to generate minor horizontal lattice lines 14a and strengthened major horizontal lattice lines 14b. This is the 2nd B
As shown in the figure, the small rx" symbols represent pixel locations where no background grid spots appear. In this example, the top horizontal CRT scan line 56 includes background grating spots that are associated only with vertical grating lines. A first horizontal grating line "one umbrella" occurs along the second CRT scan line, which corresponds to one X-minor grating offset. This value is provided by controller 301 to register 38' of X-minor lattice logic circuit 55. As also shown in FIG. 2B, adjacent horizontal grid lines 14a
There are two video scan lines 58 between ``and 14a. Other components 33 of logic circuit 55
', 34' and 39' as well as registers 32' and 38' are similar in form and operation to lattice logic circuit 53.
Corresponds to the component without the dash, but with a similar number. Register 32' therefore advantageously receives a binary number corresponding to the decimal point '31', where m corresponds to the number of video raster scan lines separating adjacent horizontal grid lines. Similarly, register 38' receives a binary number corresponding to the decimal point "(mindicatep)", where P is the offset of the first horizontal grid line. Gates 33' and 39' are connected to line 22, respectively.
Activated by the line clock pulse on line 2.1 and the frame clock pulse on line 2.1. In this configuration, the accumulator 34' (which is advantageously modulo "1")
(FIG. 2B) generates an overflow pulse on the Y-minor grating line 59 for the entire duration of each CRT horizontal scan to be generated.

ライン５９上の信号はＯＲゲート３６および能動化され
たＡＮＤゲート３７を介してマィナ格子強度制御ライン
２４へ供ｇ貧され、その結果水平格子ライン１４ａを発
生する。水平格子ラインと一致しない行５６または５８
をＣＲＴビーム走査している間、ライン５９上の信号は
ローである。その結果、ライン２４および２５に達する
パルスのみが、ＹーマイナおよびＹーメイジヤ格子論理
回路５３および５４によって発生されかつ垂直格子ライ
ンを構成する（ａｓｓｏｃｉａｔｅｄ机ｔｈ）。Ｘーメ
ィジャ格子論理回路５６は各メィジャ強度水平格子ライ
ン１４ｂと発生するために用いられる。The signal on line 59 is applied via OR gate 36 and activated AND gate 37 to minor grating intensity control line 24, resulting in horizontal grating line 14a. Rows 56 or 58 that do not coincide with horizontal grid lines
While scanning the CRT beam, the signal on line 59 is low. As a result, only the pulses reaching lines 24 and 25 are generated by Y-minor and Y-major grid logic circuits 53 and 54 and are associated with vertical grid lines. An X-major grid logic circuit 56 is used to generate each major intensity horizontal grid line 14b.

この目的のため、×−メィジャ格子論理回路５６はしジ
スタ４１′を利用しており、このレジスタ４１′は制御
装置３０から、各メィジャ強度水平格子ライン１４ｂ間
の水平なより小さな強度の格子ライン１４ａの数を表わ
す信号を受ける。同様に、レジスタ４２′は表示装置１
１の頂部１１Ｔと最も上にあるメィジャ水平格子ライン
１４ｂとの間により小さな強度の水平格子ラインの数を
示すオフセット値を受ける。格子論理回路５６のレジス
タ４１′および４２′、ならびに他のコンポーネント４
３′，４４′および４９′は有利なことに、格子論理回
路５４の対応するダッシュのついていないが同様な数字
のコンポーネントと同じように構成されている。したが
って、レジスタ４１′および４２′は２の補数態様で対
応するデータをストアする。ゲート４３′はライン２１
上のビデオフレームクロックパルスによって能動化され
、かつアキユームレータ４４′はＸ−マイナ格子ライン
５９からのパルスによって歩進される。この構成では、
アキュームレータ４４′は、メィジャ強度の格子ライン
１４ｂが発生されるべき各ＣＲＴ水平走査ラインの期間
を通じてオーバフローし、かつライン６０の上にＸ−メ
ィジヤ格子パルスを発生する。For this purpose, the x-major grid logic circuit 56 utilizes a resistor 41' which is connected to the horizontal smaller intensity grid lines between each major intensity horizontal grid line 14b by the controller 30. 14a is received. Similarly, register 42' is connected to display device 1.
1 and the uppermost major horizontal grid line 14b receives an offset value indicating the number of horizontal grid lines of lower intensity. Registers 41' and 42' of lattice logic circuit 56 and other components 4
3', 44' and 49' are advantageously constructed similarly to the corresponding unprimed but similarly numbered components of lattice logic circuit 54. Therefore, registers 41' and 42' store corresponding data in two's complement fashion. Gate 43' is line 21
is activated by the upper video frame clock pulse and the accumulator 44' is stepped by a pulse from the X-minor grid line 59. In this configuration,
Accumulator 44' overflows during each CRT horizontal scan line for which major intensity grating line 14b is to be generated and generates an X-major grating pulse on line 60.

ライン６０の上の／・ィ信号がＯＲゲート４７を介して
メィジャ格子強度制御ライン２５へ与えられる。その結
果、比較的大きな強度の水平格子ライン１４ｂはスクリ
ーン１１の上に発生される。ライン２５の上の信号はィ
ンバータ４８によって反転されかつＡＮＤゲート３７を
不能化する。したがって、メィジャ水平格子ラインの発
生の間何のマィナ格子強度制御信号もライン２４の上に
は発生されない。第３図の回路１６はこのように背景格
子１３を発生することができる。The /.i signal on line 60 is applied to Major grating intensity control line 25 via OR gate 47. As a result, horizontal grating lines 14b of relatively high intensity are generated on the screen 11. The signal on line 25 is inverted by inverter 48 and disables AND gate 37. Therefore, no minor grating intensity control signal is generated on line 24 during generation of the major horizontal grating line. The circuit 16 of FIG. 3 is thus able to generate the background grid 13.

この格子１３において種々の格子パラメータ（先に掲げ
ている）が任意の選ばれた値へ変更されることができる
。これによって、回路１６は容易に背景格子１３を調節
してパン（第ＩＢ図）またはズーム（第ＩＣ図）動作の
間表示される画像１２と整列を維持することができる。
たとえば、画像１２（第ＩＡ図）は第ＩＢ図の位置１２
′へパンされれば、背景格子は、レジスタ３２，３２′
，４１および４１′へ供給される格子大きさおよびマィ
ナノメイジャ格子比を変化させることなく、レジスタ３
８，３８′，４２および４２′へ供聯合される格子オフ
セット値を適当に変化させることによって、画像と整列
して維持されることができる。格子オフセット値のこの
ような適当な変化は第ＩＢ図に示す背景格子１３′を発
生し、これは第ＩＡ図の元の表示にあったのと同じ画像
１２′と整列を保っている。ズーム動作の間に、レジス
タ３２および３２′へ供給させるＹ−マィナおよびＸ−
マィナ格子大きさの値は適当に画像１２″のズームフア
クタ（すなわち、拡大）に適合するように変えられる。In this grid 13, the various grid parameters (listed above) can be changed to any chosen value. This allows circuit 16 to easily adjust background grid 13 to maintain alignment with displayed image 12 during panning (FIG. IB) or zooming (FIG. IC) operations.
For example, image 12 (Figure IA) is located at position 12 in Figure IB.
', the background grid is panned to registers 32, 32'
, 41 and 41' without changing the grating size and the mininanometer grating ratio.
By appropriately varying the grating offset values associated with 8, 38', 42 and 42', alignment with the image can be maintained. This appropriate variation of the grid offset value produces the background grid 13' shown in FIG. IB, which remains aligned with the same image 12' that was in the original display of FIG. IA. During zoom operation, Y-minor and X-
The value of the minor grid size is varied to suit the zoom factor (ie, magnification) of the image 12'' as appropriate.

レジスタ４１および４１′へ供給されたマイナ／メィジ
ヤ格子比は変更されないままでもよく、かつ格子オフセ
ット値が同じままかまたはその絵を整列されて保つよう
に変更されてもよい。レジスタ３２および３２′へ供給
されるマィナ格子大きさはより小さな小数となり、これ
はマィナ格子ライン当たりより多いピクセルを意味して
いる。たとえば、第１０図は第ＩＢ図の２倍の拡大（２
×ｍａ飢ｉｆｉｃａｔｊｏｎ）で、レジスタ３２および
３２′は、第ＩＢ図のパターンを発生することと比較し
て第ＩＣ図のパターンを発生するために正確にそれらの
値の２分の１の値を含む。このような変化では、「拡大
された」背景１３″が発生されてこれは拡大され画像１
２″（第ＩＣ図）と同じズームフアクタと有している。
全ての背景格子パラメータの選択可能な制御はさらに第
２Ａ図および第２Ｂ図に図解される。The minor/major grid ratio supplied to registers 41 and 41' may remain unchanged and the grid offset value may remain the same or be changed to keep the picture aligned. The minor grid size supplied to registers 32 and 32' will be a smaller fraction, meaning more pixels per minor grid line. For example, Figure 10 is twice as enlarged as Figure IB (2
x ma fificatjon), registers 32 and 32' have exactly one-half their value to generate the pattern of Figure IC compared to generating the pattern of Figure IB. include. In such a change, an "enlarged" background 13'' is generated which is enlarged to resemble image 1.
2'' (Fig. IC) and the same zoom factor.
Selectable control of all background grid parameters is further illustrated in FIGS. 2A and 2B.

たとえば、第２Ａ図において、第１の水平格子ライン１
４ａ″は最も上のＣＲＴ水平走査ラインに沿って発生さ
れる。これは０のＸーマィナ格子オフセットに対応する
。比較すれば、第２Ｂ図（前述した）においては、×−
マイナオフセツトは１である。他の格子パラメータの変
更は第２Ａ図および第２Ｂ図の比較によって明らかであ
る。第３図の格子発生回路は実時間で作動する。For example, in FIG. 2A, the first horizontal grid line 1
4a'' is generated along the topmost CRT horizontal scan line. This corresponds to an X-minor grid offset of 0. By comparison, in FIG. 2B (described above),
The minor offset is 1. Other lattice parameter changes are apparent by comparing FIGS. 2A and 2B. The grid generator circuit of FIG. 3 operates in real time.

このように、典型的なシステムにおいては、ビデオビッ
トクロツクは１皿ＭＨｚであってもよく２皿日ｚであっ
てもよい。これらの高周波パルスは回路Ｉ６が比例した
速さで作動可能であることを必要とする。たとえば、ア
キユームレータ３４は１仙川ｚで作動しなければならな
い。Thus, in a typical system, the video bit clock may be 1 MHz or 2 MHz. These high frequency pulses require circuit I6 to be able to operate at a proportional rate. For example, the accumulator 34 must operate at 1 Sengawa z.

このような動作は現存する集積回路では可能であるけれ
ども、第４図の代替の格子発生システム１７はビデオビ
ットクロック速さで計算が要求されないという利点を提
供する。より低価格が可能である。回路１７において、
アドレス可能なメモリ６６は全体の垂直格子パターンを
ストアし、かつ表示ＣＲＴの各水平掃引の間に謙出され
る。たとえば、各ビデオラスタラインに４１針固のビク
セルがあれば、メモ．ＩＪ６６は４１６個の記憶場所を
有し、その各々が２ビット２進信号をストアすることが
できる。この信号が「００」であれば、何の垂直格子ス
ポットも対応する水平ピクセル場所に発生されない。「
０１」のコードがマィナ強度（「Ｙーマィナ」）の垂直
格子スポットを特定し、他方、「１０」のコードはメィ
ジャ強度（「Ｙ−メィジャ」）垂直格子スポットを特定
する。選択的に、「１１」のコードは水平またはＸ禁止
として機能し、これは、水平格子ラインのために同時に
特定されるマィナまたはメィジャ強度格子スポットのい
ずれかの発生をブランクすなわち禁止する。格子の発生
の間に、制御装置３０′（これは第３図の制御装置３０
‘こ対応する）はライン６７の上に信号を発生し、これ
はフリツプフロツプ６８をセットしてライン６９の上に
ハイの「ラン」信号を発生する。Although such operation is possible with existing integrated circuits, the alternative grid generation system 17 of FIG. 4 offers the advantage that computations are not required at video bit clock speeds. Lower prices are possible. In the circuit 17,
Addressable memory 66 stores the entire vertical grid pattern and is refreshed during each horizontal sweep of the display CRT. For example, if each video raster line has 41 pixels, the memo. The IJ66 has 416 memory locations, each capable of storing a 2-bit binary signal. If this signal is ``00'', no vertical grid spot will be generated at the corresponding horizontal pixel location. "
A code of "01" identifies a vertical grid spot of minor intensity ("Y-minor"), while a code of "10" identifies a vertical grid spot of major intensity ("Y-major"). Optionally, the "11" code functions as a horizontal or X-inhibit, which blanks or inhibits the occurrence of any minor or major intensity grid spots that are simultaneously identified for horizontal grid lines. During the generation of the grid, the control device 30' (this is the control device 30 of FIG.
'corresponding) generates a signal on line 67 which sets flip-flop 68 to generate a high ``run'' signal on line 69.

この信号は適当なアドレス制御論理回路７０を能動化し
て、信号ビデオ走査ラインの上に連続した水平ピクセル
場所に対応する連続するアドレスをバス７１の上に発生
する。与えられた例において、これらのアドレスは数「
１」ないし「４１６」からなり、これらはメモリ６６の
同様な識別された記憶場所に対応する。都合よく、アド
レス論理回路７川まカウンタを含み、このカウンタはラ
イン２２の上の各ラインクロックパルスによって０にセ
ットされ、かつライン２３の上の各ビデオビットクロッ
クパルスの発生するとき「１」だけ歩進される。バス７
１の上のアドレスはメモリ６６のアドレスバス７２へ供
給され、他方、同時にビデオビットクロツクが「論出し
ストローブ」パルスとしてライン７３を介してメモリ６
６へ供給される。This signal activates the appropriate address control logic 70 to generate successive addresses on bus 71 corresponding to successive horizontal pixel locations on the signal video scan line. In the example given, these addresses are the number '
1" through "416", which correspond to similarly identified locations in memory 66. Advantageously, the address logic circuit 7 includes a counter which is set to 0 by each line clock pulse on line 22 and is set to ``1'' by each video bit clock pulse on line 23. be advanced. bus 7
The address above 1 is applied to address bus 72 of memory 66, while at the same time the video bit clock is applied to memory 66 via line 73 as a "high strobe" pulse.
6.

その結果、メモリ６６のアドレス指定された場所にスト
アされた２ビット信号はライン７４および７５（これら
はストアされた信号のより低いオーダおよびより高いオ
ーダのビット位置にそれぞれ対応する）へ与えられる。
もしもマィナ強度の垂直格子ライン（「Ｙーマィナ」）
が発生されるべきであれば、適当な組合わせ論理回路７
６が能動化されるので、ライン７４上のハイ信号によっ
てハイ信号がマイナ格子強度制御ライン２４へ供給され
る。同様に、ライン７５上の／・ィでＹ−メィジヤ」）
信号はメイジヤ格子強度制御ライン２５上のハイ信号の
出力を生じる。これらの条件はＣＲＴ走査の間水平格子
ラインと一致しない行の効を奏し、そのため何の垂直ま
たはＹ禁止が事実上存在しない。適当な論理回路８０は
有利に所望の水平格子パターンをストアまたは発生する
。As a result, the two-bit signal stored in the addressed location of memory 66 is provided to lines 74 and 75 (which correspond to the lower order and higher order bit positions of the stored signal, respectively).
Vertical lattice line of Moshi Minora intensity (“Y-Mina”)
is to be generated, a suitable combinational logic circuit 7
6 is enabled, the high signal on line 74 provides a high signal to the minor grating strength control line 24. Similarly, on line 75,
The signal results in a high signal output on Magier grating intensity control line 25. These conditions effect the rows not coinciding with the horizontal grid lines during CRT scanning, so there is virtually no vertical or Y inhibition. Appropriate logic circuitry 80 advantageously stores or generates the desired horizontal grid pattern.

上で用いられる例においては、表示装置１１には３１２
個の水平ＣＲＴ走査ラインがあり、論理回路８０‘ま３
１２個の記憶場所を含み、各々は２ビット信号を含んで
おり、この２ビット信号は、水平格子ラインない（信号
＝００）か、マィナ水平ぐ×−マィナ」）格子ライン（
０１）またはメィジャ水平ぐ×ーメィジャ」）格子ライ
ン（１０）が対応するビデオ走査ラインに沿って発生さ
れるべきかどうかを示す。選択的に、信号「１１」は垂
直またはＹ−禁止として機能し、これは垂直格子ライン
のために同時に特定されるマィナまたはメィジャ強度格
子スポットのいずれかの発生をブランクすなわち禁止す
る。論理回路８０は、ライン２２の上にラインクロツク
パルスを発生するたびごとにシフトされる２ビット幅の
循環シフトレジスタを用いることによって実現される。In the example used above, display device 11 has 312
There are 3 horizontal CRT scanning lines and a logic circuit 80' or 3
Contains 12 memory locations, each containing a 2-bit signal, which indicates whether there is a horizontal grid line (signal = 00) or a horizontal grid line (signal = 00) or a horizontal grid line (
01) or major horizontal line (10) indicates whether a grid line (10) is to be generated along the corresponding video scan line. Optionally, signal "11" functions as a vertical or Y-inhibit, which blanks or inhibits the occurrence of either minor or major intensity grating spots that are simultaneously identified for vertical grating lines. Logic circuit 80 is implemented using a two-bit wide circular shift register that is shifted each time a line clock pulse is generated on line 22.

代替的に、論理回路８０はアドレス可能なメモリと適当
なアドレス論理回路を含み、この論理回路はライン２２
からのラインクロックパルスによって歩進されかつライ
ン２１からのフレームクロツク信号によってリセットさ
れる。この実施例は垂直格子パターン発生のために用い
られるメモリ６６およびアドレス論理回路７０に類似す
る。さらに他の代替例においては、論理回路８０は何の
メモリも用いず、実時間で所望の水平パターンを計算す
るため近似的アルゴリズムを行なうマイクロプロセッサ
または専用計算論理回路を含む。論理回路８０は、マィ
ナ水平格子ラインが発生されるべきである（かつ何の水
平禁止も実際になされない）ということを表示する場合
には、／・ィ信号がライン８１の上に生じ、それによっ
て組合わせ論理回路７６はマィナ格子強度制御ライン２
４上に適当な出力を発生する。Alternatively, logic circuit 80 includes an addressable memory and appropriate addressing logic that is connected to line 22.
is stepped by the line clock pulse from line 21 and reset by the frame clock signal from line 21. This embodiment is similar to the memory 66 and address logic 70 used for vertical grid pattern generation. In yet another alternative, logic 80 does not utilize any memory and includes a microprocessor or dedicated computational logic that performs approximate algorithms to calculate the desired horizontal pattern in real time. If the logic circuit 80 indicates that a minor horizontal grid line is to be generated (and no horizontal inhibition is actually done), then the /. signal is generated on line 81 and the , the combinational logic circuit 76 outputs the minor lattice strength control line 2.
4 to generate the appropriate output.

メィジャ強度の水平格子ライン１４ｂが発生されるべき
であれば、ライン８１はローでありかつハイ信号がライ
ン８２の上に発生される。その結果、組合わせ論理回路
７６はＣＲＴの全水平婦引期間中ライン２５の上にメイ
ジャ格子強度制御信号を発生する。有利に、組合わせ論
理回路７６は以下の表１で説明される真理値表を実現す
る。この構成は丁度説明した動作を行なう。たとえば、
×マィナ格子ライン１４ａ″（第２Ｂ図）の発生に対応
するＣＲＴ水平婦引の間に、Ｘ−マイナおよびＸ−メィ
ジヤラィン８１および８２はそれぞれ信号「１」および
「０」を有する。それゆえに、マィナ格子強度制御信号
は、Ｙ−メィジヤライン７５がハイ（すなわち、「１」
）に進むときを除き、ライン２４の上に発生される。そ
して、メィジヤ格子強度制御信号がライン２５の上に生
じ、その結果Ｙ−メィジャ格子ライン８４に関連したメ
ィジャ強度ピクセル８３（第２Ｂ図）を発生する。表
Ｉマイナ＝ライン２４ハイメイジヤ：ライン２５ハイ オフ＝ライン２４および２５ともにロー ＣＲＴ表示スクリーン１１の選択された領域における背
景格子をブランクにしすなわち除去するために禁止機能
を用いることが第５図に示されている。If a horizontal grid line 14b of major strength is to be generated, line 81 is low and a high signal is generated on line 82. As a result, combinational logic circuit 76 generates a Major grid intensity control signal on line 25 during the entire horizontal shift of the CRT. Advantageously, combinational logic circuit 76 implements the truth table set forth in Table 1 below. This configuration performs the operation just described. for example,
During the CRT horizontal displacement corresponding to the occurrence of xminor grid line 14a'' (FIG. 2B), X-minor and X-major lines 81 and 82 have signals "1" and "0", respectively. Therefore, the minor grating intensity control signal indicates that the Y-major line 75 is high (i.e., "1").
) is generated above line 24. A Meijer grating intensity control signal is then generated on line 25, resulting in a Meijer intensity pixel 83 (FIG. 2B) associated with Y-Meijer grating line 84. table
I Minor = Line 24 High Major: Line 25 High Off = Both Lines 24 and 25 Low The use of the inhibit function to blank or remove the background grid in selected areas of the CRT display screen 11 is shown in FIG. There is.

ここでは、表示装置はスクリーンの一部のみをカバーす
る背景格子１３Ｐを含む。背景格子は垂直領域９３に表
われず、又任意の格子の水平領域９４には表われない。
この効果は表１に従って組合わせ論理回路７６を用いて
達成される。垂直ストリップ９３がスクリーン１１の左
側に表われるべきであり、かつＩｏｎ固のピクセルの幅
を有すべきであれば、垂直格子パターンメモリ６６の最
初のＩＯＮ固の記憶位置は各々コード「１１」を含む。
表１によって示されるように、ＣＲＴは最初の１０の固
のピクセルの場所を通過して水平に走査するとき、コー
ド「１１」はメモリ６６から読み出される。格子強度制
御ライン２４および２５はともにロー出力を発生する。
その結果、何の背景格子もこの領域９３には表われない
。（領域９４の上の）各水平ＣＲＴ走査の残りのものに
対して、規則的な格子パターン情報がメモリ６６から読
み出され、その結果背景格子１３Ｐを発生する。ＣＲＴ
が領域９４の水平な行を横切って走査するとき水平格子
パターン論理回路８０はライン８１および８２の両方に
ハィ信号を発生する。Here, the display device includes a background grid 13P that covers only part of the screen. The background grid does not appear in the vertical areas 93, nor does it appear in the horizontal areas 94 of any grid.
This effect is achieved using a combinational logic circuit 76 according to Table 1. If the vertical strip 93 is to appear on the left side of the screen 11 and is to have a width of Ion-specific pixels, then the first ION-specific storage locations of the vertical grid pattern memory 66 will each carry the code "11". include.
As shown by Table 1, the code "11" is read from memory 66 as the CRT is scanned horizontally past the first ten fixed pixel locations. Both grating strength control lines 24 and 25 produce a low output.
As a result, no background grid appears in this area 93. For the remainder of each horizontal CRT scan (above area 94), regular grid pattern information is read from memory 66, resulting in background grid 13P. CRT
horizontal grid pattern logic circuit 80 generates a high signal on both lines 81 and 82 as it scans across the horizontal rows of area 94.

その結果（表１）、組合わせ論理回路７６は格子強度制
御ライン２４および２５がともにローであるということ
を確実にする。したがって、何の背景格子も領域９４に
は発生されない。表示装置１１の格子のない背景預城を
用いることは、何の背景格子もない領域９３および９４
にグラフィック表示制御コンピュータによって英数字「
マイナス」が発生されるような種々の応用に対して有益
である。スクリーン１１の異なる領域には異なる格子大
きさの背景格子がある表示もまた、第４図に示す回路と
同機な回路を用いて、この発明に従って発生されること
ができる。As a result (Table 1), combinational logic circuit 76 ensures that grating strength control lines 24 and 25 are both low. Therefore, no background grid is generated in region 94. The use of a grid-free background feature in the display device 11 allows regions 93 and 94 without any background grid.
Graphic display controlled by computer with alphanumeric characters
This is useful for a variety of applications where "minus" is generated. Displays in which different areas of the screen 11 have background grids of different grid sizes can also be generated in accordance with the invention using circuitry similar to that shown in FIG.

たとえば、第６図の２重大きざの格子表示は３ビット幅
のメモリ６６（ビットＹｏ，Ｙ．およびＹ２を含む）お
よび３ビット幅の論理回路８０（ビットＸｏ，Ｘ，およ
び×２を含む）を用いて第４図の回路によって発生され
ることができる。第６図の表示において、上部左側の部
分は比較的密度の濃い背景格子１３Ｄを有し、かつスク
リーンの残りの部分はより幅広い垂直および水平間隔を
備えた比較的希薄な背景格子１３Ｓを有する。この例示
的表示において、格子ラインの全てが等しい強度のもの
である。第６図の表示を実現するために、ふおよびＹｏ
ビットは異なる表示領域を特定するために用いられる。For example, the double-bit grid representation of FIG. can be generated by the circuit of FIG. In the display of FIG. 6, the top left portion has a relatively dense background grid 13D, and the remainder of the screen has a relatively sparse background grid 13S with wider vertical and horizontal spacing. In this exemplary representation, all of the grid lines are of equal intensity. In order to realize the display shown in Fig. 6, Fu and Yo
Bits are used to specify different display areas.

たとえば、密度の濃い格子領域１３Ｄは、論理回路８０
の最初の１５の固の記憶位層に対して、１５の蚤目の水
平走査ラインを介して頂部水平走査ラインから下へ延び
ていれば、〜の値は「１」である。残りの記憶場所１５
１ないし３１２に対して、Ｘｏの値は「０」である。同
様に、垂直格子パターンメモリ６６にストアされたＹｏ
ビットは最初の２０Ｎ固の場所（これらは密度の濃い領
域１３Ｄの幅に対応する）に対して値「１」を有してお
り、他方、メモリ６６の残りのＹｏ記憶場所２０１ない
し４１６は値Ｙｏ＝０を含む。メモリ６６にストアされ
たＹ，およＹ２ビットは第６図の表示の上部および下部
部分に対してそれぞれ垂直格子パターンを含んでいる。
このように、最初の２０の固のＹ，ビットは濃い領域１
３Ｄの垂直格子パターンに対応し、他方、Ｙ，のための
残りの２１句固のストアされた値は薄い領域１３Ｓの垂
直格子パターンに対応する。メモリ６６の全ての４１針
固のストアされたＹ２ビットの値は薄い格子パターン１
３Ｓに対応する。同様に、論理回路８０において、ビッ
トＸ，に対するストアされた値は最初の１５０図の場所
に対して濃い格子１ ３Ｄの水平格子間隔に対応し、か
つ残りの場所１５１ないし３１２に対して薄い格子１３
Ｓの水平間隔に対応する。Ｘ２のための全ての３１２個
のストアされた値は後者の薄い格子１３Ｓに対応する。
この構成で、組合わせ論理回路７６は次の条件を満たす
とき「格子オン」信号（たとえば、ライン２５上のメィ
ジャ格子強度制御信号に対応する）を発生する。格子オ
ン＝（ふおよびＹ，）または（ＸｏおよびＹ２）または
（Ｙ。For example, the dense lattice region 13D is located in the logic circuit 80.
For the first 15 hard storage layers of , extending down from the top horizontal scan line through 15 ocular horizontal scan lines, the value of ~ is "1". 15 remaining memory locations
1 to 312, the value of Xo is "0". Similarly, Yo stored in the vertical grid pattern memory 66
The bit has the value "1" for the first 20N specific locations (these correspond to the width of the dense region 13D), while the remaining Yo storage locations 201 to 416 of the memory 66 have the value "1". Including Yo=0. The Y and Y2 bits stored in memory 66 contain vertical grid patterns for the top and bottom portions of the display of FIG. 6, respectively.
In this way, the first 20 hard Y, bits are in the dark region 1
Corresponds to a vertical grid pattern in 3D, while the remaining 21 stored values for Y, correspond to a vertical grid pattern in thin region 13S. The stored Y2 bit values of all 41 needles in memory 66 are in a thin grid pattern 1.
Corresponds to 3S. Similarly, in logic circuit 80, the stored value for bit 13
Corresponds to the horizontal spacing of S. All 312 stored values for X2 correspond to the latter thin grid 13S.
In this configuration, combinational logic circuit 76 generates a "grid on" signal (e.g., corresponding to the Major grating intensity control signal on line 25) when the following conditions are met: Lattice on = (F and Y,) or (Xo and Y2) or (Y.

および×，）または（Ｙ。およびＸ２）ここで、Ｘｏは
〜＝１と意味し、かつＸｏはふ＝０を意味しており、Ｙ
ｏおよびＹｏに対しても同じ解釈である。and x, ) or (Y. and X2) where Xo means ~=1, and Xo means f=0, and Y
The same interpretation applies to o and Yo.

Ｘ，，Ｘ２，Ｙ，およびＹ２はおのおの、対応の格子オ
ン信号が発生されるべきであることを示す値「１いまた
は何の格子スポットも発生されるべきでないことを示す
値「０」を有することができる。この構成は第６図の２
−密度格子表示を発生する。同じ概念が、垂直および水
平格子パターンメモリ６６および論理回路８川こおいて
十分に対加的なビットを与えることによって全て、異な
る格子領域を多重化し、または格子ライン強度を多重化
するために、または第５図に示された禁止特徴と併合す
るように拡大されることができる。X, , X2, Y, and Y2 each have a value of ``1'' indicating that the corresponding grating-on signal should be generated or a value of ``0'' indicating that no grating spot should be generated. can have This configuration is 2 in Figure 6.
- Generate a density grid display. The same concept is applied by providing sufficient additive bits in the vertical and horizontal grating pattern memory 66 and logic circuitry 8 to multiplex different grating regions, or to multiplex grating line intensities. Or it can be expanded to merge with the prohibition feature shown in FIG.

これに関して上述の説明は２個の格子強度（メイジヤお
よびマイナ）によって説明されたけれども、この発明は
そのように限定されるものではない。Although the above discussion in this regard has been described in terms of two grating strengths (major and minor), the invention is not so limited.

たとえば、多重データビットがグリッドスポツトごとに
種々のグレィスケール濃度を規定するために用いること
ができ、または異なる水平および垂直ラインまたは異な
るグリッドスポットのため異なる色を表示するために用
いられることができる。さらに、個々の格子ラインまた
は格子スポットのオンーオフ衝撃係数は変化する強度ま
たは色の背景格子を発生するよる変調される。メモリ６
６および論理回路８０の内容は背景格子パターンが変化
されるときのみ変えられる必要がある。For example, multiple data bits can be used to define different grayscale densities for each grid spot, or can be used to display different horizontal and vertical lines or different colors for different grid spots. Additionally, the on-off impact coefficients of individual grating lines or grating spots are modulated to produce a background grating of varying intensity or color. memory 6
6 and the contents of logic circuit 80 need only be changed when the background grid pattern is changed.

これが生じると、制御装置３０′はライン６７の上の信
号を変形し、その目的で、ライン６９上の「ラン」信号
が終りかつ「ロード」信号がライン６９′の上に発生さ
れる状態へフリップフロップ６８をリセットする。この
信号は格子−データ発生器８５を能動化してバス３１′
（これは第３図のバス３１に対応する）からプリセット
・格子データおよびオフセットパラメータ値を受け入れ
る。回路８５は供給されたパラメータ値を適当な対応す
る絹の垂直および水平格子パターン情報に変換し、かつ
これらを一対のバス８６，８７を介してメモリ６６およ
び論理回路８０へ入れる。このようなデータェソトリの
間に、回路８５は適当なメモリアドレスをバス８８を介
してメモリ６６へ与え、かつライン８９を介して対応す
る「書き込みストロープ」信号を与える。対応するアド
レスおよび信号もまた論理回路８０へ与えられる。この
よう限定されないけれども、格子データ発生器８５自体
は第３図の回路に類似する回路を含む。When this occurs, the controller 30' transforms the signal on line 67 to a state where the "RUN" signal on line 69 is terminated and the "LOAD" signal is generated on line 69' for that purpose. Reset flip-flop 68. This signal activates grid-data generator 85 and bus 31'.
(which corresponds to bus 31 in FIG. 3) accepts preset grid data and offset parameter values. Circuit 85 converts the supplied parameter values into appropriate corresponding silk vertical and horizontal grid pattern information and passes these onto memory 66 and logic circuitry 80 via a pair of buses 86,87. During such data retrieval, circuit 85 provides the appropriate memory address via bus 88 to memory 66 and provides a corresponding "write strobe" signal via line 89. Corresponding addresses and signals are also provided to logic circuit 80. Although not so limited, grid data generator 85 itself includes circuitry similar to that of FIG.

この場合、ライン３５および４５の上に発生された信号
は垂直格子パターンメモリ６６へ入力として（バス８６
を介して）供Ｖ給され、他方、ライン５９および６０の
上の信号はバス８７を介して水平格子パターン論理回路
８０へ入力を与える。グラフィック表示装置を駆動する
ために直接用いられるとき第３図の回路は実時間で作動
されたのに対し、それはメモリ６６および論理回路８０
入力を与えるようにより遅い速さで作動することができ
る。なぜならば、背景格子パラメータが変更されかつ新
らしいデータが回路６６および８０へロードされるとき
に、計算が一回行なわれるだけでよいからである。この
目的で用いられるとき、回路１６はビデオラスタ走査ク
ロック信号によって駆動される必要はないが、内部でま
たは制御装置３０′から供給される別のクロツク信号に
よって駆動されることができる。代替例として、格子デ
ータ発生器８５は全くなくてもよく、かつ画像表示情報
１２自体を発生する制御装置３０′またはソースコンピ
ュータを用いて、背景格子垂直および水平パターンを発
生してもよく、それらのパターンは次いで、メモリ６６
および論理回路８０へ直接ロードされる。In this case, the signals generated on lines 35 and 45 are input to vertical grid pattern memory 66 (bus 86
(via bus 87), while the signals on lines 59 and 60 provide input to horizontal grid pattern logic 80 via bus 87. Whereas the circuit of FIG. 3 was operated in real time when used directly to drive a graphics display, it relies on memory 66 and logic circuitry 80.
Can operate at slower speeds to provide input. This is because the calculation only needs to be done once when the background grid parameters are changed and new data is loaded into circuits 66 and 80. When used for this purpose, circuit 16 need not be driven by a video raster scan clock signal, but can be driven by another clock signal provided internally or by controller 30'. Alternatively, the grid data generator 85 may be omitted altogether, and the background grid vertical and horizontal patterns may be generated using the controller 30' or the source computer that generates the image display information 12 itself. The pattern is then stored in the memory 66
and is loaded directly into logic circuit 80.

後者の構成もまた、水平およびまたは垂直ライン間隔が
任意の関数である背景格子の発生のために有益である。
たとえば、コンピュータは対数または他の関数のライン
間隔を発生するため従来の数学的技術を用いてもよい。
垂直格子ラインはたとえば対数的に離隔されるできであ
りかつ水平ラインが等間隔に離隔されるべきであれば、
制御装置３０′は対数的に離隔されたスポットの垂直格
子パターンのメモリ６６へ直接入れる。水平格子パター
ン論理回路８川こは、規則正しい垂直間隔でデータ指令
水平格子ライン発生が行なわれる。パン動作の間に、画
像１２（第ＩＡ図）が、各継続するビデオフレームの間
にわずかに異なる位直をとるようにスクリーン１１を横
切って徐々に移動されることが可能である。上述の回路
１７を用いて、背景格子の同時的な整列運動が、新らし
いフレームごとに垂直および水平格子パターンメモリ６
６および論理回路８０の全体の内容を全体的に再発生す
ることによって得られることができる。しかしながら、
これは非常に高速動作を必要としかつ実際必要ではない
。むしろ、メモリ６６および論理回路８０のアドレス指
定がこのようなパンに適合するのにわずかに疹正されて
もよい。このように、水平軸に沿ってパンは最終アドレ
スを達したあとメモリ６６の「ラップアラウンド（Ｍａ
ｐａｒｏｕＭ）Ｊ読み出しで、垂直格子パターンメモリ
６６が各ビデオ走査ラインの間にアクセスされる初期ア
ドレスを変更することによってのみ調節されることがで
きる。この目的で、制御装置３０′は継続するビデオフ
レームの間に異なる初期アドレスをライン９１を介して
論理回路７０へ与える。このように、たとえば、像１２
が各フレームごとに１個のピクセルュニツトによって左
（第ＩＡ図）へ移動されれば、制御装置３０′はアドレ
ス論理回路７０に指令して、継続するビデオフレームが
発生するとき連続する初期アドレス２，３，４，・・・
…で〆モリ６６のアクセスを開始する。各場合において
、各水平ＣＲＴライン走査の間に、メモリ６６の端部（
アドレス４１６）に達すると、論理回路７０は必要な格
子パターンの完全な発生に必要な範囲へメモリ（位置１
，２・・・・・・）の開始をアドレス指定する。これら
の初期記億場所にストアされた格子パターンデータがメ
モリ６６の高い順序（場所４１６）の端部にストアされ
た格子パターンデータと一致しなければ、または規則正
しい順序で従わなければ、制御装置３０′または格子デ
ータ発生器８５が適当に用いられて各フレーム時間にメ
モリ６６の位置の低い順序で格子データの１ワードを変
更する。たとえば５１２個の記憶場所を有するようにメ
モリ６６を拡大することによって、各フレームのために
疹正されるべきデータビットは常に４１針固のアドレス
領域外にあり、この領域は現に観察される格子を発生す
るために用いられ、したがってメモリ衝突を減少する。
たとえば水平パン動作の連続するフレームの間に、論理
回路７０はメモリ６６の記憶場所１０なし、しは４２５
，１１なし、し４２６，１２なし、し４２７，・・・・
・・９７なし、し５１２をアドレス指定する。一方、制
御装置３０′または格子データ発生器８５は初期の低順
位１なし、し９６を変更しているので、メモリ６６の高
順位の端部に達しかつラップアラゥンド動作が開始する
とき、より低い順位の記憶場所は垂直格子パターン情報
を補正して割り込みなく所望の背景格子を連続的に発生
する。垂直パンは、連続するビデオフレームが始まると
きの連続する初期記憶場所で始まり、水平格子パターン
論理回路８０の段階的読み出し‘こよって同じ態様で達
成される。The latter configuration is also beneficial for the generation of background grids in which the horizontal and/or vertical line spacing is an arbitrary function.
For example, a computer may use conventional mathematical techniques to generate line spacings that are logarithmic or other functions.
If the vertical grid lines can, for example, be logarithmically spaced and the horizontal lines should be equally spaced, then
The controller 30' directly enters into memory 66 a vertical grid pattern of logarithmically spaced spots. The horizontal grid pattern logic circuit 8 generates data command horizontal grid lines at regular vertical intervals. During a panning operation, image 12 (FIG. IA) can be gradually moved across screen 11 so as to assume slightly different orientations during each successive video frame. Using the circuit 17 described above, the simultaneous alignment movement of the background grating is performed in the vertical and horizontal grating pattern memory 6 for each new frame.
6 and the entire contents of logic circuit 80. however,
This requires very high speed operation and is not really necessary. Rather, the addressing of memory 66 and logic circuitry 80 may be modified slightly to accommodate such a pan. Thus, panning along the horizontal axis "wraps around" in memory 66 after reaching the final address.
With parouM)J readout, the vertical grid pattern memory 66 can only be adjusted by changing the initial address accessed during each video scan line. For this purpose, controller 30' provides different initial addresses to logic circuit 70 via line 91 during successive video frames. Thus, for example, image 12
is moved to the left (FIG. IA) by one pixel unit each frame, controller 30' instructs address logic 70 to set successive initial addresses 2, 2, and 2 as subsequent video frames occur. 3, 4,...
... starts accessing the closing memory 66. In each case, during each horizontal CRT line scan, the edge of memory 66 (
Once address 416) is reached, logic circuit 70 moves the memory (location 416) to the extent necessary for complete generation of the required grid pattern.
, 2...). If the grid pattern data stored in these initial storage locations does not match the grid pattern data stored at the higher end (locations 416) of memory 66 or does not follow in an orderly order, controller 30 ' or a grid data generator 85 is suitably used to change one word of grid data in the lowest order of memory 66 locations each frame time. By expanding memory 66 to have, for example, 512 memory locations, the data bits to be corrected for each frame are always outside the 41-pin address area, which is the area of the currently observed grid. , thus reducing memory conflicts.
For example, during successive frames of a horizontal panning operation, the logic circuit 70 may be configured to skip memory locations 10, 425, or 425 of memory 66.
, 11 None, 426, 12 None, 427,...
...No 97, address 512. On the other hand, the controller 30' or grid data generator 85 has changed the initial low order 1 to 96 so that when the high order end of the memory 66 is reached and the wrap-around operation begins, the lower order The memory location corrects the vertical grid pattern information to continuously generate the desired background grid without interruption. Vertical panning is accomplished in the same manner by starting at successive initial storage locations when successive video frames begin, and by progressive readout of the horizontal grid pattern logic circuit 80.

メモリ６６に関して説明したように、論理回路８０の読
み出し‘ま「ラップアラウンド」の性質を有し、または
この論理回路８０の大きさは、メモ川こよって実現され
れば、そのようなパンに適合されるように拡大されても
よい。論理回路８０が計算回路によって実現されればパ
ンが生じるときに計算されるパターン値を修正するよう
にアルゴリズムにおいて近似が行なわれてもよい。上述
したように、メモリ６６の読み出しはＣＲＴビームの水
平走査と同期される。As explained with respect to the memory 66, the readout of the logic circuit 80 has a "wrap-around" nature, or the size of the logic circuit 80 is compatible with such a pan, if realized by the memory. It may be expanded so that If logic circuit 80 is implemented by a calculation circuit, approximations may be made in the algorithm to modify the pattern values that are calculated when panning occurs. As mentioned above, reading of memory 66 is synchronized with the horizontal scanning of the CRT beam.

しかしながら、メモリ６５の読み出しは２ビット幅より
も大きい幅のランダムアクセスメモリをより遅い速度で
用いている。たとえば、メモリ６６は８または１６ビッ
ト幅であってもよく、そのため各誌億場所は４または８
個の連続するピクセル場所のため格子パターンデータを
含む。その場合、各メモリ６６の場所に対するアクセス
時間は、連続する記億場所が水平ビデオ走査と正解に同
期して読み出されるインプリメンテーションのために必
要とされる読み出し時間のそれぞれ４分の１または８分
の１であり得る。並直列変換器が用いられてメモリ６６
から並列に読み出された格子パターンデータを水平ビデ
オ走査と同期して直列態様に変換することができる。こ
の技術によって、メモリ６６として用いられるべきより
低速度の、より安価なメモリ装置が得られる。メモリ６
６はランダムアクセス形式である必要はない。However, reading memory 65 uses random access memory with a width greater than 2 bits at a slower speed. For example, memory 66 may be 8 or 16 bits wide, such that each memory location is 4 or 8 bits wide.
Contains grid pattern data for consecutive pixel locations. In that case, the access time for each memory 66 location is one-fourth or one-eighth, respectively, of the readout time required for an implementation in which successive storage locations are read out synchronously with the horizontal video scan and the ground truth. It can be 1/1. A parallel-to-serial converter is used to connect the memory 66
The grid pattern data read out in parallel from can be converted into serial form in synchronization with horizontal video scanning. This technique provides a slower, less expensive memory device to be used as memory 66. memory 6
6 need not be in random access format.

代替的、直列シフトレジスタメモリまたはシフトレジス
タを形成するようにラップアラウンドされるＦ『０メモ
リが用いられてもよい。同時に、論理回路８０はこれら
の機械のいずれかを用いて実現されてもよい。上で示し
たよう、このシステムは２個の背景格子強度に限定され
ない。多重強度が用いられることができる。たとえば、
２ビット幅のメモリ６６および論理回路８０では、３個
の格子強度（コード０１、１０および１１によって表わ
される）が、禁止特徴を有することなく、格子−オフコ
ード００とともに発生され得る。２以上のビット幅にメ
モリ６６および論理回路８０を作ることによって、付加
的な格子強度指令がストアされることができる。Alternatively, a serial shift register memory or an F'0 memory wrapped around to form a shift register may be used. At the same time, logic circuit 80 may be implemented using any of these machines. As indicated above, this system is not limited to two background grid intensities. Multiple intensities can be used. for example,
With a 2-bit wide memory 66 and logic circuit 80, three lattice strengths (represented by codes 01, 10 and 11) can be generated with a lattice-off code of 00 without any inhibiting features. By making memory 66 and logic 80 two or more bits wide, additional grid strength commands can be stored.

たとえば、３ビット幅のメモリが７個の強度、または７
個の色および格子ーオフ条件を、禁止することなく指令
することができた。垂直格子パターンメモリ６６のため
のアドレス発生のためソースとしてビドオビットクロッ
クを用いる必要はない。For example, a 3-bit wide memory has a strength of 7, or 7
Individual colors and grid-off conditions could be commanded without inhibition. There is no need to use the video bit clock as a source for address generation for vertical grid pattern memory 66.

ビデオビットクロックはライン２３へ供孫合されるより
遅いまたはより速い水平格子クロック信号によって置き
換えられてもよい。しかしながら、この水平格子クロッ
クは各ビデオラインの始まるときに始動される（すなわ
ち、ライン２２上のラインクロックと同期して始動され
る）ことができる必要があり、かつそれは１個のビデオ
ラインの走査の間に１サイクルを終わる必要がある。シ
ーケンシヤル論理（すなわち、フリツプフロツプまたは
プログラマプル論理アレイフィードバックライン）が組
合わせ論理回路７６において用いられてもよい。The video bit clock may be replaced by a slower or faster horizontal grid clock signal provided on line 23. However, this horizontal grid clock needs to be able to be started at the beginning of each video line (i.e., started synchronously with the line clock on line 22), and it is It is necessary to complete one cycle during this time. Sequential logic (ie, flip-flops or programmable logic array feedback lines) may be used in combinational logic circuit 76.

そのような使用は、例えば、んおよびＹｏビットに代わ
ってさもなくば用いられないコード組合わせを認識する
ことによって〆モリ６６または論理回路８０の記憶また
は論理条件を減少させる。第３図の回路１６のための代
替の実施例において、論理システム５３および５５は論
理回路５４および５６の構成と類似する構成を用いるこ
とができ、その場合、格子大きさおよび格子オフセット
レジス外ま所望のパラメータ値の２の補数をストアしか
つアキユームレータ３４および３４′はビデオビットク
ロツクおよびラインクロツクパルスを発生するときにそ
れぞれ歩進される。Such use reduces the memory or logic requirements of memory 66 or logic circuitry 80, for example, by recognizing otherwise unused code combinations in place of the N and Yo bits. In an alternative embodiment for circuit 16 of FIG. 3, logic systems 53 and 55 may use a configuration similar to that of logic circuits 54 and 56, in which case the grid size and grid offset registers or The two's complement of the desired parameter value is stored and accumulators 34 and 34' are stepped in generating the video bit clock and line clock pulses, respectively.

これは論理システム５３および５５よりも複雑さが少な
い利点を有するが、マィナ格子大きさが小数点ピクセル
であることができないという欠点を有している。This has the advantage of being less complex than logic systems 53 and 55, but has the disadvantage that the minor grid size cannot be a fractional pixel.

【図面の簡単な説明】[Brief explanation of the drawing]

第ＩＡ図、第ＩＢ図および第ＩＣ図は画像がこの発明の
システムによって発生された背景格子の上にあるビデオ
グラフィック表示の部分を示す。 第ＩＡ図および第ＩＢ図はパンしている間に背景格子の
自動再配置を示しかつ第ＩＣ図はズーム動作の間の背景
格子のスケールの自動的変化を示す。第２Ａ図および第
２８図は２個の異なる粗の格子パラメータのためのこの
発明のシステムによって発生された背景格子の拡大され
た部分図である。第３図はこの発明の整列可能な電子格
子発生システムの実時間（実行ィンブリメンテーション
）の電気的なブロック図である。第４図は格子パターン
の予計算を用いた、この発明の電子格子発生システムの
代替の実施例である。第５図および第６図はこの発明の
システムを用いて実施させ得る代替の格子表示を示す。
第５図において背景格子の一部がブランクにされており
、他方、第６図において、異なる大きさの２個のグリッ
ドが１個の表示に表われている。図において、１６は格
子発生器、２０‘まビデオラスタ走査クロック、３川ま
制御装置、３２，３８，４１，４２，３２′，３８′，
４１′，４２′はしジスタ、３４，３４′，４４および
４４′はアキュームレータ、６６は垂直格子パターンメ
モリ、７川まビデオビットアドレス論理回路、７６は組
合わせ論理回路、８川ま水平格子パターン論理回路、８
５は格子データ発生器を示す。 ＦＺ ‐ＺＡ Ｆェ ．Ｚｅ Ｆ工］．ＺＣ Ｆェ。 ‐三ＡＦェｑ．己８、 Ｆ‐− −４ ｆヱロ．白 ぷヱロ，白 ‘ェ〇．３Figures IA, IB and IC show portions of a videographic display in which the image is over a background grid generated by the system of the present invention. Figures IA and IB illustrate the automatic repositioning of the background grid while panning, and Figure IC shows the automatic change in scale of the background grid during a zoom operation. FIGS. 2A and 28 are enlarged partial views of the background grid generated by the system of the present invention for two different coarse grid parameters. FIG. 3 is a real-time electrical block diagram of the alignable electron lattice generation system of the present invention. FIG. 4 is an alternative embodiment of the electronic grid generation system of the present invention using grid pattern pre-calculation. 5 and 6 illustrate alternative grid displays that may be implemented using the system of the present invention.
In FIG. 5 part of the background grid is blanked out, while in FIG. 6 two grids of different sizes appear in one display. In the figure, 16 is a grid generator, 20' is a video raster scanning clock, and three controllers are shown, 32, 38, 41, 42, 32', 38',
41', 42' are registers, 34, 34', 44 and 44' are accumulators, 66 is a vertical grid pattern memory, 7-way video bit address logic circuit, 76 is a combinational logic circuit, 8-way horizontal grid pattern logic circuit, 8
5 indicates a grid data generator. FZ-ZA F. ZeF Engineering]. ZC Fe. -Three AF eq. Self 8, F---4 fero. White puero, white 'e〇. 3

Claims (1)

【特許請求の範囲】 １ グラフイツクデータが表示されるズームまたはパン
機能を有したラスタ形ビデオグラフイツク表示装置とと
もに用いるための整列可能な電子背景格子発生システム
であつて、ズーム又はパンされた画像データに応じて表
示されるべき垂直、水平背景格子パターンに応じた必要
な格子間隔、格子オフセツト、及び格子強度を、格子パ
ラメータとして演算処理するための制御手段と、前記制
御手段により、前記格子パラメータを受取つて前記表示
装置の水平ビデオ走査に同期して、前記受け取つた格子
パラメータに基づいた格子間隔と格子オフセツトの規定
された必要な背景格子スポツトを、垂直背景格子ライン
に対応する水平画素の位置において表わす垂直格子パタ
ーン規定信号を与えるための垂直格子パターン発生手段
と、前記制御手段により、前記格子パラメータを受け取
つて前記表示装置の垂直走査に同期して、受け取つた前
記パラメータに基づいて格子間隔と格子オフセツトの規
定された必要な背景格子スポツトを水平背景格子ライン
に対応して表わす水平格子パターン規定信号を与えるた
めの水平格子パターン発生手段と、垂直および水平の両
格子パターン発生手段と協働して、前記与えられた垂直
および水平格子パターン規定信号を組合わせかつ前記組
合わせの結果として上記制御手段の供給する格子強度に
応じた一組の格子強度または色制御信号を発生する組合
わせ論理手段とを備え、前記格子強度制御信号は前記ビ
デオグララフイツク表示装置へ供給されて、表示されて
いる前記グラフイツクデータを規定する他のビデオ信号
と混合され、前記表示装置はそれによつて前記グラフイ
ツクデータおよび前記背景格子の両方を含む複合表示を
発生する、整列可能な電子背景格子発生システム。 ２ 前記グラフイツク表示装置はパン能力を有し、かつ
前記制御手段は、前記背景格子において第１の垂直およ
び水平格子ラインをそれぞれ発生する前にスキツプされ
るように水平画素の場所の数および完全なビデオ走査ラ
インの数を表すそれぞれの垂直および水平格子オフセツ
トデータを前記垂直および水平格子パターン発生手段へ
与えるための格子オフセツト回路と、発生された背景格
子が前記表示されるグラフイツクデータに同期して移動
するように、前記グラフイツク表示装置のパンの程度に
従つて前記垂直および水平格子パターン発生手段の動作
を変更するためのオフセツト変更手段とを含む、特許請
求の範囲第１項記載の整列可能な電子背景格子発生シス
テム。 ３ 前記表示されたグラフイツクデータはそのようなデ
ータをストアするメモリから発生され、前記パンは前記
グラフイツクデータがアクセスされるメモリ初期記憶ア
ドレスを変化させることによつて達成され、かつ前記オ
フセツト変更手段は前記グラフイツクデータメモリ初期
記憶アドレスの変化に応答して前記与えられた格子オフ
セツトデータを変更する、特許請求の範囲第２項記載の
整列可能な電子背景格子発生システム。 ４ 前記グラフイツク表示装置はズーム能力を有し、か
つ前記制御手段は、隣接する垂直格子ライン間の画素の
場所の数を特定しかつ隣接する水平格子ライン間の水平
ビデオ走査ラインの数を特定する水平および垂直格子大
きさのデータを与えるための格子大きさ回路と、前記格
子大きさ回路と協働し、発生された格子が表示されるズ
ーム化されたグラフイツクデータと調和してスケールに
おいて有効に拡大されるように前記グラフイツク表示装
置のズーム拡大フアクタの変化に応答して前記与えられ
た格子大きさデータを変更するためのズーム回路手段と
を含む、特許請求の範囲第１項記載の整列可能な電子背
景格子発生システム。 ５ 前記垂直格子パターン発生手段は、 第１のレジスタを含み、マイナ格子大きさを表わす小数
点を記憶するマイナ格子論理回路と、各水平ビデオビツ
トクロツクパルス時間に前記第１のレジスタからの小数
点を表示するマイナ格子大きさを繰り返し累積するため
のアキユムレータとを備え、前記アキユムレータのオー
バーフローは前記格子強度制御信号を与える、特許請求
の範囲第１項記載の整列可能な電子背景格子発生システ
ム。 ６ 前記マイナ格子論理回路はまた、マイナ格子オフセ
ツト値をストアするための他のレジスタと、前記グラフ
イツク表示装置の各水平ビデオ走査の始まるとき前記他
のレジスタにストアされたオフセツト値に前記アキユム
レータをプリセツトするための手段とを含む、特許請求
の範囲第５項記載の整列可能な電子背景格子発生システ
ム。 ７ 前記背景格子は少なくとも２個の異なる強度の格子
ラインを含み、かつ前記垂直格子パターン発生手段はさ
らに、第２のレジスタを含み、異なる強度の各垂直格子
ラインごとに１個の強度の垂直格子ラインの数を表わす
値をストアするためのメイジヤ格子論理回路、前記マイ
ナ格子論理回路と、 前記マイナ格子論理回路によつて発生される格子強度制
御信号の数を効果的にカウントしかつ前記カウントが前
記第２のレジスタにストアされた値に対応するとき異な
る格子強度制御信号を発生する第２のアキユムレータと
を含む、前記マイナおよびメイジヤ格子論理回路からの
前記格子強度制御信号によつてそれぞれ前記グラフイツ
ク表示装置が相互に異なる強度の背景格子スポツトを発
生する、特許請求の範囲第５項記載の整列可能な電子背
景格子発生システム。 ８ 前記メイジヤ格子論理回路はさらに、前記メイジヤ
格子論理回路によつて確立される強度の第１の垂直格子
ラインを発生する前に前記マイナ格子論理回路によつて
確立される強度の垂直格子ラインが何本発生されるべき
であるかを表わす格子オフセツト値を与えるためのオフ
セツトレジスタ手段と、各水平ビデオ走査の始まるとき
前記オフセツトレジスタ手段からのオフセツト値に前記
第２のアキユムレータをプリセツトするための手段とを
含む、特許請求の範囲第７項記載の整列可能な電子背景
格子発生システム。 ９ 各水平格子パターン発生手段は、 第３のレジスタを含み、隣接する水平格子ライン間の水
平ビデオ走査ラインの数を表わす小数点をストアする別
のマイナ格子論理回路と、各水平ビデオ走査が完了する
とき前記第３のレジスタから小数点を繰り返し累積する
ための第３のアキユムレータとを備え、前記第３のアキ
ユムレータのオーバフローは、格子強度制御信号を能動
化して全体の次の水平ビデオ走査を通じて前記ビデオグ
ラフイツク表示装置へ供給される信号をあたえる、特許
請求の範囲第７項記載の整列可能な電子背景格子発生シ
ステム。 １０ 前記別の格子論理回路はまた、 各ビデオフレームごとに第１の水平格子ラインを発生す
る前に生じるべき水平ビデオ走査ラインの数を表わすマ
イナ格子オフセツト値をストアするための第４のレジス
タと、前記グラフイツク表示装置の各ビデオフレームが
始まるとき前記第４のレジスタからのオフセツト値に前
記第３のアキユムレータをプリセツトするための手段と
を含む、特許請求の範囲第９項記載の整列可能な電子背
景格子発生システム。 １１ 前記背景格子は少なくとも２個の異なる強度の格
子ラインを含み、かつ前記水平格子パターン発生手段は
さらに、第５のレジスタを含み、異なる強度の各水平格
子ラインごとに１個の強度の水平格子ラインの数を表わ
す値をストアするための別の格子論理回路と、前記別の
マイナ格子論理回路によつて発生された格子強度制御信
号の数を効果的にカウントし、かつ前記カウントが前記
第５のレジスタにストアされた値に対応するときメイジ
ヤ水平格子強度制御信号を発生する第４のアキユムレー
タとを備え、前記メイジヤ水平格子強度制御信号は、前
記相互に異なる強度の内の１個だけの強度を有する背景
格子スポツトを発生するように全体の水平ビデオ走査の
ため前記グラフイツク表示装置へ供給される、特許請求
の範囲第９項記載の整列可能な電子背景格子発生システ
ム。 １２ 前記別のメイジヤ格子論理回路はさらに、前記別
のメイジヤ格子論理回路によつて確立される強度の第１
の水平格子ラインの前に発生されるべき前記別のマイナ
格子論理回路によつて確立される強度の水平格子ライン
の数を表わす格子オフセツト値を与えるための第６レジ
スタと、各ビデオフレームが始まるとき前記第６のレジ
スタからのオフセツト値へ前記第４のアキユムレータを
プリセツトするための手段とを含む、特許請求の範囲第
１１項記載の整列可能な電子背景格子発生システム。 １３ 前記垂直格子パターン発生手段は、前記ビデオグ
ラフイツク表示装置の水平走査ラインにおける各画素の
場所に対応する記憶領域を有する垂直格子パターンメモ
リと、前記垂直格子パターンメモリへ、水平ビデオ走査
ラインの必要な背景垂直格子スポツトの位置を表わす信
号を入れるための格子データ発生手段と、前記表示装置
からの水平ビデオ走査クロツクパルスと調和して前記垂
直格子パターンメモリをアクセスするためのビデオビツ
トアドレス論理回路とを備え、前記垂直格子パターンメ
モリの出力は前記格子パターン規定信号を与える、特許
請求の範囲第１項記載の整列可能な電子背景格子発生シ
ステム。 １４ 前記水平パターン発生手段は、 水平格子パターン論理回路を備え、前記格子データ発生
手段は前記水平格子パターン論理回路へ、発生されるで
き水平格子ラインパターンを表わす信号を入れ、前記ビ
デオグラフイツク表示装置の継続する水平ライン走査に
同期して前記水平格子パターン論理回路をアクセスする
ための手段をさらに備え、前記論理回路はそれによつて
前記水平格子パターン規定信号を与える、特許請求の範
囲第１３項記載の整列可能な電子格子発生システム。 １５ 前記背景格子は少なくとも２個の異なる強度の水
平格子ラインを有し、そのような異なる強度の水平格子
ラインの垂直場所は前記水平格子パターン論理回路へ入
れられた信号によつて表示されており、かつ前記垂直格
子パターンメモリは少なくとも第１および第２の異なる
強度の垂直格子背景ラインに関連した背景格子スポツト
の水平位置を表わす信号をストアし、前記組合わせ論理
手段は、何の水平格子ラインも発生されるべきでない各
水平ビデオ走査の間に、前記垂直格子パターンメモリの
アクセスされた内容に従つて格子強度を指定する格子パ
ターン規定信号を与え、かつ水平格子ラインが発生され
るべき各水平ビデオ走査の間に、前記水平格子パターン
論理回路の出力に従つて格子強度を指定する格子パター
ン規定信号を与える論理回路を含む、特許請求の範囲第
１４項記載の整列可能な電子背景格子発生システム。 １６ 前記格子データ発生手段は前記垂直格子パターン
メモリおよび前記水平格子パターン論理回路の少なくと
もひとつに、非線形的に離隔された格子ラインを有する
格子パターンを表わす信号を入れるための回路を含む、
特特許請求の範囲第１４記載の整列可能な電子背景格子
発生システム。 １７ 前記垂直格子パターン発生手段は何の垂直背景格
子スポツトも発生されるべきでないということを表示す
る第１の値と、垂直背景格子が発生されるべきであると
いうことを表わす第２の値と、または水平格子パターン
が禁止されるべきであるということを表わす第３の値と
を有する垂直格子パターン規定信号を発生し、かつ前記
組合わせ論理手段は、水平格子パターン規定信号が前記
水平格子パターン発生によつて同時に与えられるかどう
かにかかわらず前記垂直格子パターン規定信号が前記第
３の値を有するときはいつでも背景格子を生じない格子
強度制御信号を発生する、特許請求の範囲第１項記載の
整列可能な電子背景格子発生システム。 １８ 前記水平格子パターン発生手段は、何の水平背景
格子スポツトも発生されるべきでないということを表わ
す第１の値、水平背景格子が発生されるべきであるとい
うことを表わす第２の値と、または垂直格子パターンの
発生が禁止されるべきであるということを表わす第３の
値とを有する水平格子パターン規定信号を発生し、かつ
前記組合わせた論理手段は、垂直格子パターン規定信号
が前記垂直格子パターン発生手段によつて同時に発生さ
れたかとうかにかかわらず、前記水平格子パターン規定
信号が前記第３の値を有するときはいつでも背景格子を
生じない格子強度制御信号を発生する、特許請求の範囲
第１項記載の整列可能な電子背景格子発生システム。 １９ 前記水平格子パターン発生手段は前記水平格子パ
ターン規定信号をアルゴリズム的に計算するための計算
論理回路を含む、特許請求の範囲第１項記載の整列可能
な電子背景格子発生システム。 ２０ 前記垂直および水平格子パターン発生手段は各々
は多重格子パターン規定信号を発生し、前記組合わせ論
理手段は、各々そのような信号のあるビツトを用いて、
他の信号とのどのサプセツトのビツトが前記格子強度制
御信号の前記論理手段による発生を制御するために用い
られるかを確立するように構成されている、特許請求の
範囲第１項記載の整列可能な電子背景格子発生システム
。 ２１ グラフイツクデータが表示されるビデオグラフイ
ツク表示装置とともに用いられるための整列可能な電子
背景格子発生システムであつて、前記ビデオグラフイツ
ク表示装置の１個の水平走査ラインにおける各画素の場
所に対応する記憶領域を有する垂直格子パターンメモリ
を備え、前記メモリは前記表示装置の水平走査ラインに
沿つて発生されるべき個々の画素のスポツト強度の所望
のパターンを表わすデータを含み、かつ前記垂直格子パ
ターンメモリの内容を読み出しかつ前記読み出した内容
をその水平ビデオ走査と同期して前記ビデオグラフイツ
ク表示装置のため格子強度制御信号へ変換するための第
１の手段をさらに備えた、整列可能な電子背景格子発生
システム。 ２２ 前記垂直格子パターンメモリの内容が前記グラフ
イツクデータの表示される場所の変化に応答して前記水
平ビデオ走査の間に読み出されるアドレスを変更し、そ
のため発生される背景格子はその表示再配置にかかわら
ず前記表示されるグラフイツクデータと整列されたまま
である、そのような変更手段をさらに備えた、特許請求
の範囲第２１項記載の整例可能な電子背景格子発生シス
テム。 ２３ 所望の垂直場所および水平格子ラインの相対的強
度を表わすデータを与えるための水平格子パターン論理
回路と、前記ビデオグラフイツク表示装置の各水平走査
ラインの走査に同期して前記水平格子パターン論理回路
によつて与えられるデータをアクセスしかつ前記アクセ
スされたデータに応答して前記格子強度制御信号を変更
するための第２の手段とをさらに備えた、特許請求の範
囲第２１項記載の整列可能な電子背景格子発生システム
。 ２４ 前記表示されるグラフイツクデータの表示場所ま
たは大きさの変化に応答して水平格子パターン論理回路
によつて与えられたデータと前記垂直格子パターンメモ
リの用いられた内容とを変更するための手段をさらに備
えた、特許請求の範囲第２３項記載の整列可能な電子背
景格子発生システム。 ２５ 前記第２の手段は、前記第１の手段と協働して、
前記垂直格子パターンメモリの読み出された内容と、前
記格子強度制御信号を発生するように前記水平格子パタ
ーン論理回路が与えられたアクセスされたデータとの両
方を組合わせるための組合わせ論理回路を含む、特許請
求の範囲第２３項記載の整列可能な電子背景格子発生シ
ステム。 ２６ 前記読み出された内容と前記アクセスされたデー
タの少なくとも一方は禁止コードを含み、前記組合わせ
論理回路は禁止コードが発生したときは何の背景格子も
生じない格子強度制御信号を発生するように構成されて
いる、特許請求の範囲第２３項記載の整列可能な電子背
景格子発生システム。 ２７ 前記読み出された内容と前記アクセスされたデー
タの各々は異なる強度または色の格子スポツトを特定し
、前記組合わせ論理回路は選択可能な真理値表に従つて
格子強度または色制御信号を発生するように構成され、
特許請求の範囲第２５項記載の整列可能な電子背景格子
発生システム。 ２８ 前記水平格子パターン論理回路はアルゴリズム計
算によつて前記データを与えるための計算回路を含む、
特許請求の範囲第２３項記載の整列可能な電子背景格子
発生システム。 ２９ グラフイツクデータが表示されるラスタ形グラフ
イツク表示装置とともに用いるためにの整列可能な電子
背景格子発生システムであつて、垂直格子パターン発生
器と、水平格子パターン制御装置と、 前記発生器および前記制御装置へ接続されて、そこへ背
景格子パラメータデータを与えるための制御手段とを備
え、前記発生器は、そのような与えられたデータに応答
しかつ表示装置の水平ビデオ走査に同期して、合成表示
における対応する画素に背景格子スポツトの必要な強度
を表わす格子強度制御信号を発生し、前記制御装置は、
そのように与えられたデータに応答しかつ前記表示装置
の垂直ビデオ走査と同期して、前記発生器からの前記格
子強度制御信号を変更するための出力信号を発生し、そ
の結果変更された強度制御信号はそれによつて利用する
ため前記グラフイツク表示装置へ供給され、かつ前記制
御手段と協働して、結果的に生じた背景格子が前記表示
されるグラフイツクデータと整列されたままであるよう
に、表示されるグラフイツクデータの場所または大きさ
が変更されるとき前記供給された格子パラメータを変更
するための変更手段をさらに備えた、整列可能な電子背
景格子発生システム。 ３０ 前記発生器および前記制御装置と協働し、予め定
められた組合わせ状態の真理値表に従つて前記制御装置
の出力信号に応答して前記発生器からの前記格子強度制
御信号を変更するための組合わせ論理手段をさらに備え
た、特許請求の範囲第２９項記載の整列可能な電子背景
格子発生システム。Claims: 1. An alignable electronic background grid generation system for use with a raster videographic display device having a zoom or pan capability on which graphic data is displayed, the system comprising: a zoomed or panned image; a control means for calculating necessary grid spacing, grid offset, and grid strength according to the vertical and horizontal background grid patterns to be displayed according to the data as grid parameters; and, in synchronization with horizontal video scanning of the display device, determine required background grid spots, defined with grid spacing and grid offset based on the received grid parameters, at horizontal pixel positions corresponding to vertical background grid lines. vertical grating pattern generating means for providing a vertical grating pattern defining signal represented by , and the control means receiving the grating parameters and determining the grating spacing based on the received parameters in synchronization with the vertical scanning of the display device. horizontal grid pattern generating means for providing a horizontal grid pattern defining signal representing the required background grid spots with defined grid offsets corresponding to the horizontal background grid lines, and cooperating with both the vertical and horizontal grid pattern generating means. combinatorial logic means for combining said applied vertical and horizontal grating pattern defining signals and producing as a result of said combination a set of grating intensity or color control signals responsive to the grating intensities provided by said control means; and wherein the grid intensity control signal is provided to the video graphic display and mixed with another video signal defining the graphic data being displayed, the display thereby causing the graphic data to be displayed. An alignable electronic background grid generation system that generates a composite display that includes both electronic data and the background grid. 2. said graphical display device having panning capability, and said control means controlling the number and complete number of horizontal pixel locations to be skipped before generating first vertical and horizontal grid lines, respectively, in said background grid; a grating offset circuit for providing respective vertical and horizontal grating offset data representative of the number of video scan lines to said vertical and horizontal grating pattern generating means and for synchronizing the generated background grating with said displayed graphical data; and offset changing means for changing the operation of said vertical and horizontal grid pattern generating means according to the degree of panning of said graphic display so as to move the vertical and horizontal grid pattern generating means according to the degree of panning of said graphic display device. electronic background grid generation system. 3. said displayed graphical data is generated from a memory storing such data, said panning is accomplished by varying the memory initial storage address from which said graphical data is accessed, and said offset change 3. The alignable electronic background grid generation system of claim 2, wherein means changes said applied grid offset data in response to a change in said graphic data memory initial storage address. 4. The graphical display device has zoom capability, and the control means specifies the number of pixel locations between adjacent vertical grid lines and the number of horizontal video scan lines between adjacent horizontal grid lines. a grid size circuit for providing horizontal and vertical grid size data, and in cooperation with said grid size circuit, the generated grid is effective in scale in coordination with the zoomed graphical data on which it is displayed; and zoom circuit means for modifying the given grid size data in response to changes in the zoom magnification factor of the graphical display so that the grid size data is magnified to Possible electronic background grid generation system. 5. The vertical grid pattern generating means includes a first register, a minor grid logic circuit for storing a decimal point representing a minor grid size, and a minor grid logic circuit for storing a decimal point from the first register at each horizontal video bit clock pulse time. 2. The alignable electronic background grid generation system of claim 1, further comprising an accumulator for repeatedly accumulating minor grid sizes for display, the overflow of said accumulator providing said grid strength control signal. 6. The minor grid logic circuit also includes another register for storing a minor grid offset value and presets the accumulator to the offset value stored in the other register at the beginning of each horizontal video scan of the graphic display. 6. An alignable electronic background grid generation system as claimed in claim 5, comprising means for generating an electronic background grid. 7. said background grating includes at least two different intensity grating lines, and said vertical grating pattern generating means further includes a second register, one intensity vertical grating for each different intensity vertical grating line; Meijer lattice logic for storing a value representative of the number of lines, said minor lattice logic and effectively counting the number of lattice strength control signals generated by said minor lattice logic and said count; a second accumulator for generating different lattice strength control signals when corresponding to values stored in the second register; 6. The alignable electronic background grid generation system of claim 5, wherein the display device generates background grid spots of mutually different intensities. 8. The Magier lattice logic circuit further comprises generating vertical grid lines of intensity established by the minor lattice logic circuit before generating the first vertical grid line of intensity established by the Magier lattice logic circuit. offset register means for providing a grid offset value representing how many lines are to be generated; and for presetting said second accumulator to an offset value from said offset register means at the beginning of each horizontal video scan. 8. An alignable electronic background grid generation system as claimed in claim 7, comprising means for:. 9. Each horizontal grid pattern generation means includes a third register, another minor grid logic circuit for storing a decimal point representing the number of horizontal video scan lines between adjacent horizontal grid lines, and another minor grid logic circuit for storing a decimal point representing the number of horizontal video scan lines between adjacent horizontal grid lines and a third register for each horizontal video scan to be completed. a third accumulator for repeatedly accumulating decimal points from said third register; when an overflow of said third accumulator activates a grating strength control signal to repeat said video graph throughout the next horizontal video scan; 8. An alignable electronic background grid generation system as claimed in claim 7, which provides a signal to be supplied to an electronic display device. 10 The further grid logic circuit also includes a fourth register for storing a minor grid offset value representing the number of horizontal video scan lines to occur before generating the first horizontal grid line for each video frame. , means for presetting said third accumulator to an offset value from said fourth register at the beginning of each video frame of said graphical display device. Background grid generation system. 11 said background grating includes at least two different intensity grating lines, and said horizontal grating pattern generating means further includes a fifth register, one intensity horizontal grating for each different intensity horizontal grating line; another lattice logic circuit for storing a value representative of the number of lines, and effectively counting the number of lattice strength control signals generated by said further minor lattice logic circuit, and said count is said a fourth accumulator for generating a Meijer horizontal grating intensity control signal when corresponding to a value stored in a register of 5; 10. An alignable electronic background grid generation system as claimed in claim 9, wherein said electronic background grid generation system is applied to said graphic display for an entire horizontal video scan to produce background grid spots with intensity. 12 said another Magier lattice logic circuit further comprises a first magnitude of the strength established by said another Magier lattice logic circuit;
a sixth register for providing a grid offset value representing the number of horizontal grid lines of intensity established by said another minor grid logic circuit to be generated before the horizontal grid line at which each video frame begins; 12. An alignable electronic background grid generation system as claimed in claim 11, including means for presetting said fourth accumulator to an offset value from said sixth register when: 13. The vertical grid pattern generating means includes a vertical grid pattern memory having a storage area corresponding to the location of each pixel in a horizontal scan line of the videographic display; grid data generation means for inputting signals representing the positions of vertical background grid spots; and video bit addressing logic for accessing said vertical grid pattern memory in coordination with horizontal video scan clock pulses from said display device. 2. The alignable electronic background grid generation system of claim 1, comprising: an output of said vertical grid pattern memory providing said grid pattern defining signal. 14. said horizontal pattern generating means comprises a horizontal grid pattern logic circuit; said grid data generating means inputs to said horizontal grid pattern logic circuit a signal representative of the generated horizontal grid line pattern; 14. The method of claim 13, further comprising means for accessing said horizontal grid pattern logic circuitry in synchronization with continued horizontal line scanning of said horizontal grid pattern logic circuitry thereby providing said horizontal grid pattern definition signal. alignable electron lattice generation system. 15. said background grating has at least two horizontal grating lines of different intensities, and the vertical locations of such horizontal grating lines of different intensities are indicated by signals applied to said horizontal grating pattern logic; , and the vertical grid pattern memory stores a signal representing the horizontal position of a background grid spot in relation to at least first and second vertical grid background lines of different intensities, and the combinatorial logic means determines which horizontal grid lines during each horizontal video scan in which no horizontal grid lines are to be generated, providing a grid pattern defining signal specifying the grating strength according to the accessed contents of said vertical grid pattern memory, and during each horizontal video scan in which horizontal grid lines are to be generated; 15. The alignable electronic background grating generation system of claim 14, comprising logic circuitry for providing a grating pattern definition signal specifying a grating intensity according to the output of said horizontal grating pattern logic circuit during video scanning. . 16. The grid data generating means includes circuitry for inputting into at least one of the vertical grid pattern memory and the horizontal grid pattern logic circuit a signal representing a grid pattern having nonlinearly spaced grid lines;
An alignable electronic background grid generation system according to claim 14. 17. The vertical grid pattern generating means has a first value indicating that no vertical background grid spots should be generated, and a second value indicating that a vertical background grid should be generated. , or a third value representing that the horizontal grid pattern is to be inhibited; 2. Generating a grating intensity control signal that does not produce a background grating whenever said vertical grating pattern defining signal has said third value, whether or not simultaneously provided by an occurrence. An alignable electronic background lattice generation system. 18. The horizontal grid pattern generating means has a first value representing that no horizontal background grid spots should be generated, a second value representing that a horizontal background grid should be generated; or a third value representing that generation of the vertical grid pattern is to be inhibited; Generating a grating intensity control signal that does not produce a background grating whenever said horizontal grating pattern defining signal has said third value, whether or not simultaneously generated by the grating pattern generating means. The alignable electronic background grid generation system according to scope 1. 19. The alignable electronic background grid generation system of claim 1, wherein said horizontal grid pattern generation means includes a calculation logic circuit for algorithmically calculating said horizontal grid pattern defining signal. 20. said vertical and horizontal grid pattern generating means each generate a multiple grid pattern defining signal, and said combinatorial logic means each use certain bits of such signals to
The alignable circuit of claim 1 is arranged to establish which subset of bits of other signals are used to control the generation by the logic means of the grating strength control signal. electronic background grid generation system. 21 An alignable electronic background grid generation system for use with a videographic display device on which graphical data is displayed, the system having an arrayable electronic background grid generating system corresponding to the location of each pixel in one horizontal scan line of the videographic display device. a vertical grid pattern memory having a storage area for a vertical grid pattern, said memory containing data representing a desired pattern of individual pixel spot intensities to be generated along a horizontal scan line of said display; an alignable electronic background further comprising first means for reading the contents of a memory and converting said read contents into a grating intensity control signal for said videographic display device in synchronization with horizontal video scanning thereof; Lattice generation system. 22. The contents of the vertical grid pattern memory change the addresses read during the horizontal video scan in response to changes in the displayed location of the graphic data, so that the background grid generated is responsive to the display repositioning. 22. The alignable electronic background grid generation system of claim 21, further comprising such a modification means that remains aligned with the displayed graphical data regardless of the change in size. 23 horizontal grid pattern logic for providing data representative of the desired vertical locations and relative intensities of horizontal grid lines; and said horizontal grid pattern logic in synchronization with the scanning of each horizontal scan line of said videographic display. and second means for accessing data provided by a user and modifying the grating strength control signal in response to the accessed data. electronic background grid generation system. 24 means for changing the data provided by the horizontal grid pattern logic circuit and the used contents of the vertical grid pattern memory in response to changes in the display location or size of the displayed graphical data; 24. The alignable electronic background grid generation system of claim 23, further comprising: 25. The second means cooperates with the first means,
combinational logic for combining both the read contents of the vertical grid pattern memory and the accessed data provided by the horizontal grid pattern logic to generate the grid strength control signal; 24. An alignable electronic background grid generation system as claimed in claim 23. 26. At least one of the read content and the accessed data includes an inhibit code, and the combinational logic circuit is configured to generate a grid strength control signal that does not produce any background grid when the inhibit code occurs. 24. The alignable electronic background grid generation system of claim 23, wherein the system is configured to: 27. Each of the read contents and the accessed data identifies grid spots of different intensities or colors, and the combinatorial logic circuit generates grid intensity or color control signals according to a selectable truth table. configured to
An alignable electronic background grid generation system according to claim 25. 28. said horizontal grid pattern logic circuit includes calculation circuitry for providing said data by algorithmic calculation;
An alignable electronic background grid generation system according to claim 23. 29. An alignable electronic background grid generation system for use with a raster-type graphical display on which graphical data is displayed, comprising: a vertical grid pattern generator; a horizontal grid pattern controller; said generator and said control. control means connected to the device for providing background grid parameter data thereto, said generator responsive to such provided data and in synchronization with horizontal video scanning of the display device; generating a grid intensity control signal representative of the desired intensity of the background grid spot at the corresponding pixel in the display;
Responsive to the data so provided and in synchronization with vertical video scanning of the display device, generate an output signal for modifying the grating intensity control signal from the generator, such that the resulting modified intensity is A control signal is thereby provided to said graphical display device for use and in cooperation with said control means such that the resulting background grid remains aligned with said displayed graphical data. . an alignable electronic background grid generation system further comprising modification means for modifying the supplied grid parameters when the location or size of the displayed graphical data is changed. 30 cooperatively with the generator and the controller and modifying the grating strength control signal from the generator in response to the output signal of the controller according to a truth table of predetermined combination states; 30. The alignable electronic background grid generation system of claim 29, further comprising combinatorial logic means for.