JPS6029843A - Microprogram controller - Google Patents
Microprogram controllerInfo
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- JPS6029843A JPS6029843A JP58138286A JP13828683A JPS6029843A JP S6029843 A JPS6029843 A JP S6029843A JP 58138286 A JP58138286 A JP 58138286A JP 13828683 A JP13828683 A JP 13828683A JP S6029843 A JPS6029843 A JP S6029843A
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- Japan
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- control
- error
- control word
- read
- register
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
fal 発明の技術分野
マイクロプログラム制御のデータ処理装置における制御
語の診断方式に関す。DETAILED DESCRIPTION OF THE INVENTION fal Technical Field of the Invention The present invention relates to a method for diagnosing control words in a microprogram-controlled data processing device.
(bl 技術の背景
マイクロプログラム制御のデータ処理装置において、制
御語に関して誤り訂正符号論理機構を有する場合、上記
誤り訂正符号論理機構で修正した制御語を使用するのが
一般的であるが、マイクロ命令自身で次のマイクロアド
レスを決めているようなケースでは、誤り訂正に必要な
論理遅延により、制御記憶部に関連する/iii算サイ
クサイクル化できない問題があった。(bl Background of the Technology) When a microprogram-controlled data processing device has an error correction code logic mechanism for control words, it is common to use a control word modified by the error correction code logic mechanism described above. In the case where the next microaddress is determined by itself, there is a problem in that it is not possible to convert the /iii arithmetic cycle related to the control storage unit due to the logical delay required for error correction.
その一つの解決策として、予防保全の意味から、一定時
間間隔で保守命令を実行し、誤りが有ると、その時点で
該制御語を修正しておくごとにより、実際の命令実行中
に誤りが検出される確率を低下できることから、その具
体化が望まれていた。One solution to this problem is to execute maintenance commands at fixed time intervals in the sense of preventive maintenance, and if an error occurs, the control word is corrected at that point, so that the error can be avoided during the actual execution of the command. Since it can reduce the probability of detection, its implementation has been desired.
(C1従来技術と問題点
誤り訂正符号論理(以下ECCという)により修正され
た制御語を制御記憶部に書き込んでいる□ データ処理
装置においては、通常ECCにより制御語のチェックは
行っているが、演算部に対してはECCにより修正され
ていない制御語を使用しており、1ビツトエラーが発生
した場合、その命令を中断して該エラーの発生した制御
語を書き直した後、再度該命令をリトライする方法を採
っていた。(C1 Prior Art and Problems A control word corrected by error correction code logic (hereinafter referred to as ECC) is written into the control storage unit. In data processing devices, control words are normally checked by ECC, but A control word that has not been corrected by ECC is used for the arithmetic unit, and if a 1-bit error occurs, the instruction is interrupted, the control word where the error occurred is rewritten, and the instruction is retried again. I had adopted a method of doing so.
然し、この方法では、総ての命令でリトライできるとは
限らない為、システムに重大な影響を及ぼす問題があっ
た。However, with this method, not all commands can be retried, which poses a problem that seriously affects the system.
(d) 発明の目的
本発明は上記従来の欠点に鑑み、予防保全の意味で、一
定時間毎に制御記憶部から制御語を読み出し、誤りが有
れば修正して書き直しておき、実際の命令の実行中に発
生する誤りを減少させる方式を提供することを目的とす
るものである。(d) Purpose of the Invention In view of the above-mentioned drawbacks of the conventional art, the present invention, in the sense of preventive maintenance, reads the control word from the control storage unit at regular intervals, corrects any errors and rewrites them, and then performs the actual command. The purpose of the present invention is to provide a method for reducing errors that occur during execution.
te+ 発明の構成
そしてこの目的は、本発明によれば、マイクロプログラ
ムを格納する制御記憶部と、該制御記憶部をアドレスす
るアドレスレジスタと、該制御記憶部から読み出された
制御語を保持するデータレジスタと、該データレジスタ
の内容を入力し誤りを検出、訂正する誤り訂正符号論理
機構と、該誤り訂正符号論理機構により修正されたデー
タを保持する書き込みレジスタを有するマくクロプログ
ラム制御装置において、少なくとも+1づつ歩進できる
カウンタと、該カウンタの出力を上記アドレスレジスタ
へ転送する為の接続バスと、特定の制御語が上記データ
レジスタに読み出されたことを検出する手段を設け、該
特定の制御語が読み出されたことが検出された時、上記
カウンタを保身した値で示されるアドレスの制御語を読
み出して、その読み出した制御語に誤りが検出された時
には、該誤りを上記誤り訂正符号論理機構で修正して、
上記制御記憶部に再書き込みを行うように制御する方法
を提供することによって達成され、一定時間間隔毎に、
特定の制御語を読み出し、チェックを行って誤りが発生
すると、その時点で修正しておくことができるので、実
際の命令の実行中に発生ずるエラーを減少させることが
できる効果がある。te+ Structure and object of the invention According to the present invention, there is provided a control storage section for storing a microprogram, an address register for addressing the control storage section, and a control word read out from the control storage section. In a macro program control device having a data register, an error correction code logic mechanism that inputs the contents of the data register, detects and corrects errors, and a write register that holds data corrected by the error correction code logic mechanism. , a counter that can be incremented by at least +1, a connection bus for transferring the output of the counter to the address register, and a means for detecting that a specific control word has been read to the data register. When it is detected that the control word has been read out, the control word at the address indicated by the value maintained by the counter is read out, and if an error is detected in the read control word, the error is recognized as the above error. Corrected by correction code logic,
This is achieved by providing a method for controlling the above-mentioned control storage to be rewritten, at regular time intervals.
If a specific control word is read and checked and an error occurs, it can be corrected at that point, which has the effect of reducing errors that occur during actual execution of instructions.
<r+ 発明の実施例 以下本発明の実施例を図面によって詳述する。<r+ Embodiments of the invention Embodiments of the present invention will be described in detail below with reference to the drawings.
図は本発明の一実施例をブロック図で示した図である。The figure is a block diagram showing an embodiment of the present invention.
図面において、1はランダムアクセスメモリで構成され
ている制御イモリ(CS) 、 2はアドレスレジスタ
(AR) 、 3は読み出しレジスタ(RR) 。In the drawing, 1 is a control newt (CS) consisting of random access memory, 2 is an address register (AR), and 3 is a read register (RR).
31は特定の制御語であることを指定するフラグビット
、4は書き込みレジスタ(WR) 、 5は誤り訂正符
号による誤り訂正符号論理機構(ECC) 、 6はマ
イクロ演算サイクルでカウントアツプし、特定の手段で
初期値のセント、或いは出力の閉塞ができるカウンタ(
CONT) 、 7は制御回路である。31 is a flag bit that specifies a specific control word, 4 is a write register (WR), 5 is an error correction code logic (ECC) using an error correction code, and 6 is counted up in a micro operation cycle and is used to specify a specific control word. A counter whose initial value is cents or whose output can be blocked by means (
CONT), 7 is a control circuit.
先ず、一定時間間隔(例えば、インターバルタイマーの
時間間隔)ごとに特別な診断命令が発生され、その命令
の操作部がアドレスレジスタ<AR)2にセントされ、
制御メモリ (C3) 1がアクセスされて、特定の制
御語が読み出しレジスタ(RR)3に読み出され、特定
の制御語であることを示すフラグ31が検出されると、
制御回路7に診断の起動力慢・けられる。この時、制御
回路7が停止中であるとこの起動を受け付け、診断動作
を開始するが、既に動作中であると、該起動は無効化さ
れるように動作する。First, a special diagnostic command is generated at regular time intervals (for example, the time interval of an interval timer), and the operating part of the command is written to the address register <AR) 2.
When the control memory (C3) 1 is accessed, a specific control word is read into the read register (RR) 3, and a flag 31 indicating that it is a specific control word is detected,
The control circuit 7 has insufficient starting power for diagnosis. At this time, if the control circuit 7 is stopped, it accepts this activation and starts the diagnostic operation, but if it is already in operation, the activation is invalidated.
制御回路7において、上記起動が受け付けられると、制
御回路7はデータ処理装置の状態を診断状態として、マ
イクロプログラムによって発生される他の装置(又はユ
ニット)に対するインタフェース信号は無効化する。When the control circuit 7 accepts the start-up, the control circuit 7 sets the state of the data processing device to a diagnostic state, and invalidates interface signals generated by the microprogram to other devices (or units).
そして、制御回路7はカウンタ(CONT) 6 ヲ+
1して、その値をアドレスレジスタ(Al1) 2に転
送し、制御メモリ(C5) 1をアクセスして、読み出
しレジスタ(RR) 3に読み出された制御語を誤り訂
正符号論理機構(ECC) 5においてチェ、りする。The control circuit 7 is a counter (CONT) 6 wo+
1, transfers the value to the address register (Al1) 2, accesses the control memory (C5) 1, and transfers the control word read to the read register (RR) 3 to the error correction code logic (ECC). In 5, I will check.
この時、エラーが無ければ、制御回路7はアドレスレジ
スタ(/IIIり 2に全“O”をセントして、0番地
の制御語(無操作命令)を読み出し、データ処理装置を
待ち状態としてから、該診断状態を解除し、診断終了信
号を命令制御ユニット(図示せず)に送出し、次の命令
を要求する。At this time, if there is no error, the control circuit 7 writes all "0"s to the address register (/III2), reads the control word (non-operation command) at address 0, puts the data processing device in a waiting state, and then , cancels the diagnostic state, sends a diagnostic end signal to an instruction control unit (not shown), and requests the next instruction.
若し、エラーが検出されると、誤り訂正符号論理機構(
ECC〉5において、該制御語を修正し、修正データを
書き込みレジスタ(畦)4にセットして、制御メモリ
(C5) 1に再書き込みを行い、そのf&、アドレス
レジスタ(AR) 2に全aO”をセントして、O番地
の制御語を読み出し、診断状態を解除してから、命令制
御ユニ・ノド(図示せず)に診断終了信号、システム自
動リカバリー信号(ハードウェア障害が発生したが、ハ
ードウェアが自動的に該障害を復元したことをソフトウ
ェアに知らせる信号)を送出する。If an error is detected, the error correction code logic (
ECC〉5, the control word is modified, the modified data is set in the write register (row) 4, and the control word is stored in the control memory.
(C5) Rewrite to 1, write all aO" to f&, address register (AR) 2, read the control word at address O, release the diagnostic state, and then write the instruction control unit node ( A diagnosis end signal and a system automatic recovery signal (a signal that notifies the software that a hardware failure has occurred but that the hardware has automatically recovered from the failure) are sent to the system (not shown).
命令制御ユニットでは、上記システム自動リカバリー信
号を受信すると、割り込み処理に移り、ハードウェア除
害が発生したが自動的に復元されたことを識別して、元
の処理に移るように動作する。When the instruction control unit receives the system automatic recovery signal, it moves to interrupt processing, identifies that hardware abatement has occurred but has been automatically restored, and moves to the original processing.
上記動作を、インターバルタイマーの一定時間間隔毎に
繰り返し、その度にカウンタ(CONT) 6が+1さ
れるので、結果的には特定時間内に、全制御語が読み出
されてチェ7クされ、若しエラーが発生するとその時点
で修正されるという動作を當時続けていることになり、
充分な予防保全の効果が得られる。The above operation is repeated at fixed time intervals of the interval timer, and the counter (CONT) 6 is incremented by 1 each time, so that all control words are read out and checked within a specific time. If an error occurs, it will continue to be corrected at that point.
Sufficient preventive maintenance effects can be obtained.
ECCによる誤りの自動修正機構は1ビツトエラーに限
定されており、2ビツトエラーの時は修正できないが、
このケースが発生する確率は極めて低いので、現実的に
は無視しても問題とはならないが、例えば制御メモリを
2重化して切り替える方法でも対処できるので、本発明
の実施を妨げる要因とはならない。The automatic error correction mechanism using ECC is limited to 1-bit errors and cannot correct 2-bit errors, but
The probability of this case occurring is extremely low, so it is not a problem if ignored in reality, but it can be dealt with by duplicating and switching the control memories, for example, so it does not become a factor that hinders the implementation of the present invention. .
fg+ 発明の効果
以上詳細に説明したように、本発明によれば、一定時間
間隔で制御メモリ(C5)の診断を行い、若しエラーが
発生すると、その時点で制御メモリの内容が修正される
ように制御されるので、実際の命令(但し保守命令以外
)を実行する段階において、制御メモリにエラーが発生
する確率を低下させ、データ処理装置の信頼度を向上さ
せる効果がある。fg+ Effects of the Invention As explained in detail above, according to the present invention, the control memory (C5) is diagnosed at regular time intervals, and if an error occurs, the contents of the control memory are corrected at that point. This has the effect of reducing the probability that an error will occur in the control memory at the stage of executing actual instructions (except for maintenance instructions) and improving the reliability of the data processing device.
図は本発明の一実施例をブロック図で示した図である。
図面において、■は制御メモリ (C5) 、 2はア
ドレスレジスタ(AR)、3は読み出しレジスタ(R1
?) 、 31はフラグビット、4は書き込みレジスタ
(WR) 、 5は誤り訂正符号論理機構(ECC)
、 6はカウンタ(CONT) 、 7は制御回路をそ
れぞれ示す。
小”o ”The figure is a block diagram showing an embodiment of the present invention. In the drawing, ■ is the control memory (C5), 2 is the address register (AR), and 3 is the read register (R1).
? ), 31 is the flag bit, 4 is the write register (WR), 5 is the error correction code logic (ECC)
, 6 represents a counter (CONT), and 7 represents a control circuit, respectively. Small “o”
Claims (1)
憶部をアドレスするアドレスレジスタと、該制御記憶部
から読み出された制御語を保持するデータレジスタと、
該データレジスタの内容を入力し誤りを検出、訂正する
誤り訂正符号論理機構と、該誤り訂正符号論理機構によ
り修正されたデータを保持する書き込みレジスタを有す
るマイクロプログラム制御装置において、少なくとも+
1づつ歩進できるカウンタと、該カウンタの出力を上記
アドレスレジスタへ転送する為の接続ノくスと、特定の
制御語が上記データレジスタに読み出されたことを検出
する手段を設け、該特定の制御語が読み出されたことが
検出された時、上記カウンタを歩進した値で示されるア
ドレスの制御語を読み出して、その読み出した制御語に
誤りが検出された時には、該誤りを上記誤り訂正符号論
理機構で修正して、上記制御記憶部に再書き込みを行う
ように制御することを特徴とするマイクロプログラム制
御装置。a control storage section that stores a microprogram, an address register that addresses the control storage section, and a data register that holds a control word read from the control storage section;
In a microprogram control device having an error correction code logic mechanism for inputting the contents of the data register to detect and correct errors, and a write register for holding data corrected by the error correction code logic mechanism, at least
A counter capable of incrementing by one, a connection for transferring the output of the counter to the address register, and means for detecting that a specific control word has been read to the data register are provided, When it is detected that the control word has been read out, the control word at the address indicated by the value obtained by incrementing the counter is read out, and if an error is detected in the read control word, the error is corrected as described above. A microprogram control device, characterized in that it is controlled to be corrected by an error correction code logic mechanism and rewritten to the control storage unit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58138286A JPS6029843A (en) | 1983-07-28 | 1983-07-28 | Microprogram controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58138286A JPS6029843A (en) | 1983-07-28 | 1983-07-28 | Microprogram controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6029843A true JPS6029843A (en) | 1985-02-15 |
JPH0529934B2 JPH0529934B2 (en) | 1993-05-06 |
Family
ID=15218344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58138286A Granted JPS6029843A (en) | 1983-07-28 | 1983-07-28 | Microprogram controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6029843A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175041A (en) * | 1987-12-28 | 1989-07-11 | Toshiba Corp | Single error detecting and correcting system |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55101199A (en) * | 1979-01-22 | 1980-08-01 | Hitachi Ltd | Memory refresh unit |
JPS55157038A (en) * | 1979-05-23 | 1980-12-06 | Fujitsu Ltd | Microprogram control system |
JPS57100694A (en) * | 1980-12-12 | 1982-06-22 | Toshiba Corp | Storage device |
-
1983
- 1983-07-28 JP JP58138286A patent/JPS6029843A/en active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55101199A (en) * | 1979-01-22 | 1980-08-01 | Hitachi Ltd | Memory refresh unit |
JPS55157038A (en) * | 1979-05-23 | 1980-12-06 | Fujitsu Ltd | Microprogram control system |
JPS57100694A (en) * | 1980-12-12 | 1982-06-22 | Toshiba Corp | Storage device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175041A (en) * | 1987-12-28 | 1989-07-11 | Toshiba Corp | Single error detecting and correcting system |
Also Published As
Publication number | Publication date |
---|---|
JPH0529934B2 (en) | 1993-05-06 |
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