JPS6028330A - ダブルス−パ−ヘテロダインチユ−ナ - Google Patents
ダブルス−パ−ヘテロダインチユ−ナInfo
- Publication number
- JPS6028330A JPS6028330A JP13584383A JP13584383A JPS6028330A JP S6028330 A JPS6028330 A JP S6028330A JP 13584383 A JP13584383 A JP 13584383A JP 13584383 A JP13584383 A JP 13584383A JP S6028330 A JPS6028330 A JP S6028330A
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- JP
- Japan
- Prior art keywords
- frequency
- signal
- circuit
- local
- local oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/16—Multiple-frequency-changing
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、テレビ信号を受信するチェーナに係υ、特に
ｃＡｒｙ儂号全受信するのに好適なダブルス−パーヘテ
ロダインチューナに関するものである。
ｃＡｒｙ儂号全受信するのに好適なダブルス−パーヘテ
ロダインチューナに関するものである。
ＣＡＴＶ信号を受信し、空きチャネルのＲＦ倍信号変換
するダブルス−パーヘテロダイン方式のチューナについ
て、第１図を用いて説明する。
するダブルス−パーヘテロダイン方式のチューナについ
て、第１図を用いて説明する。
第１図は一般的なダブルスーパーヘテロダインチ瓢−す
全説明するためのブロック図である。
全説明するためのブロック図である。
第１図において、１はＲＦ倍信号入力端子、２は第１混
合器、３け第１局部発振回路、４はバンドパスフィルタ
、５は第１１Ｆ信号増幅器、６は第２混合器、７は第２
局部発振回路、８は第２ＩＦ信号出力端子である。
合器、３け第１局部発振回路、４はバンドパスフィルタ
、５は第１１Ｆ信号増幅器、６は第２混合器、７は第２
局部発振回路、８は第２ＩＦ信号出力端子である。
ＲＦ信号入力端子１に入力されたＲＦ倍信号第１局部発
振回路３によシ第１混合器２で第１１Ｆ信号に変換され
、バンドパスフィルタ４およＵ１ｇ１ ＩＦ信号増幅器
５で選択増幅された後、第２局部発振回路７の発振信号
により第２混合器６で第２１Ｆ信号に変換され、出力端
子８よシ出力される。
振回路３によシ第１混合器２で第１１Ｆ信号に変換され
、バンドパスフィルタ４およＵ１ｇ１ ＩＦ信号増幅器
５で選択増幅された後、第２局部発振回路７の発振信号
により第２混合器６で第２１Ｆ信号に変換され、出力端
子８よシ出力される。
希望するＲＦ信号の選択は第１局部発振回路６の発振周
波数を選択することで行なわれ、第１１Ｆ信号周波数は
通常、受信するＲＦ信号周波数よりも高す周波数に設定
される。第２ＩＦ信号周波数は通常、米国のＣＡＴＶ受
信においては、２チヤネルある込は３チヤネルに設定さ
れる。
波数を選択することで行なわれ、第１１Ｆ信号周波数は
通常、受信するＲＦ信号周波数よりも高す周波数に設定
される。第２ＩＦ信号周波数は通常、米国のＣＡＴＶ受
信においては、２チヤネルある込は３チヤネルに設定さ
れる。
ダブルスーパーペテロダイン方式のチューナでは、安定
した第２１Ｆ信号を得るためには第１局部発振回路３の
発振周波数、第２局部発掘回路７の発振周波数およびバ
ンドパスフィルタ４の通過帯域中心周波数がそれぞれ安
定であるか、さもなくばそれぞれ同等に変動することが
必要である。
した第２１Ｆ信号を得るためには第１局部発振回路３の
発振周波数、第２局部発掘回路７の発振周波数およびバ
ンドパスフィルタ４の通過帯域中心周波数がそれぞれ安
定であるか、さもなくばそれぞれ同等に変動することが
必要である。
そこで、安定した第２１Ｆ信号を得るために、第１局部
発振回路６をＰＬＬ回路等によシ正確に制御した場合、
バンドパスフィルタ４及び第２局部発振回路７の周波数
も高安定にしなければならない。例えば、第１局部発振
周波数が最高１０Ｈ，程度であれば第２局部発振回路７
およびバンドパスフィルタ４の安定化を図ることで、第
１局部発振周波数を直接検知しＰＬＬ回路で制御するこ
とが可能である。
発振回路６をＰＬＬ回路等によシ正確に制御した場合、
バンドパスフィルタ４及び第２局部発振回路７の周波数
も高安定にしなければならない。例えば、第１局部発振
周波数が最高１０Ｈ，程度であれば第２局部発振回路７
およびバンドパスフィルタ４の安定化を図ることで、第
１局部発振周波数を直接検知しＰＬＬ回路で制御するこ
とが可能である。
ところがこの場合、例えば第１ ＩＦ信号周波数が２〜
５（Ｊｚと高くなってくると、第１局部発振周波数も高
くなるため、直接分周することが困難となり、ＰＬＬ制
御ができなくなってしまうという欠点があった。
５（Ｊｚと高くなってくると、第１局部発振周波数も高
くなるため、直接分周することが困難となり、ＰＬＬ制
御ができなくなってしまうという欠点があった。
また、第１局部発振回路３と第２局部発振回路７の差の
周波数によりＰＬＬ回路で第１局部発振周波数を制御し
た場合はバンドパスフィルタ４と第２局部発振回路７の
周波数安定度を同程度にする必要があり、さらに、第１
局部発振回路３と第２局部発掘回路７の差の周波数がゼ
ロとなること、および第２１Ｆ信号周波数を３チヤネル
に設定すると２チヤネルと４チヤネルの区別ができない
等の問題があり、ＰＬＬ制御が困難となってしまうとい
う欠点があった。
周波数によりＰＬＬ回路で第１局部発振周波数を制御し
た場合はバンドパスフィルタ４と第２局部発振回路７の
周波数安定度を同程度にする必要があり、さらに、第１
局部発振回路３と第２局部発掘回路７の差の周波数がゼ
ロとなること、および第２１Ｆ信号周波数を３チヤネル
に設定すると２チヤネルと４チヤネルの区別ができない
等の問題があり、ＰＬＬ制御が困難となってしまうとい
う欠点があった。
本発明の目的は、上記した従来技術の欠点を除去し、第
１局部発振周波数ｆ ＰＬＬ回路で安定して制御でき、
高安定な第２１Ｆ信号出力を得ることができるダブルス
ーパーヘテロダインチェーナを提供することにある。
１局部発振周波数ｆ ＰＬＬ回路で安定して制御でき、
高安定な第２１Ｆ信号出力を得ることができるダブルス
ーパーヘテロダインチェーナを提供することにある。
上記の目的は、本発明によれば、第２局部発振回路を発
振器とその発振周波数を逓倍して発振出力とする逓倍器
で構成すると共に、該発振器の基本発振周波数と第１局
部発振回路の発振周波数との周波数差を検出してＰＬＬ
回路により第１局部発振周波数を制御することによって
達成される。
振器とその発振周波数を逓倍して発振出力とする逓倍器
で構成すると共に、該発振器の基本発振周波数と第１局
部発振回路の発振周波数との周波数差を検出してＰＬＬ
回路により第１局部発振周波数を制御することによって
達成される。
第２図は本発明の一実施例を示すブロック図である。
第２図において、第１図と同一の作用の要素については
同一番号を付Ｌ１説明は省略する。
同一番号を付Ｌ１説明は省略する。
また、同図において、９は逓倍器、１０は発振器、１１
は第３の混合器、１２は固定分局器、１６はＰＬＬ回路
である。
は第３の混合器、１２は固定分局器、１６はＰＬＬ回路
である。
第２図では、逓倍器９としては発振器１０の発振周波数
全２逓倍する逓倍器を用いた。
全２逓倍する逓倍器を用いた。
５０〜４５０ ）ｄＨｚのＣＡＴＶ信号全受信する場合
、第１１Ｆ信号周波数ｆ ６００ ＭＨｚとすると、第
１局部発振周波数は６５０〜１０５１０５Ｏとなり、第
２１Ｆ信号周波数ｆ ６２ ＭＨｚとすると局部発振器
１０の発振周波数は３３１ＭＨ２となる。そこで第５の
混合器１１によシ、第１局部発振周波数と発振器１０の
発振周波数の差をめると、３１９〜７１９ＭＨ２となり
、固定分局器１２による分局が可能でＰＬＬ回路１３を
介して第１局部発振回路３の発振周波数の制御が可能と
なる。
、第１１Ｆ信号周波数ｆ ６００ ＭＨｚとすると、第
１局部発振周波数は６５０〜１０５１０５Ｏとなり、第
２１Ｆ信号周波数ｆ ６２ ＭＨｚとすると局部発振器
１０の発振周波数は３３１ＭＨ２となる。そこで第５の
混合器１１によシ、第１局部発振周波数と発振器１０の
発振周波数の差をめると、３１９〜７１９ＭＨ２となり
、固定分局器１２による分局が可能でＰＬＬ回路１３を
介して第１局部発振回路３の発振周波数の制御が可能と
なる。
本発明の他の実施例を第３図により説明する。
第３図は本発明の他の実施例を示すブロック図である。
第３図において、第２図と同一作用の要素については同
一番号を付し、説明は省略する。同図において、１４は
分波器である。
一番号を付し、説明は省略する。同図において、１４は
分波器である。
第６図に示したダブルス−パーヘテロダイン方式のチー
−すでは第１局部発振回路６の発振信号が第１混合器２
、バンドパスフィルタ４、第ｉ ＩＦ増幅器５を介して
第２混合器６に入力され、この第２局部発振信号と発振
器１０の信号との周波数差の信号を分波器１４により第
２ ｒｐ倍信号区別して取り出し、該信号の信号レベル
が低い場合には増幅する等して固定分局器１２で分周し
、ＰＬＬ回路１３ヲ介して第１局部発振回路３の発振周
波数を制御する。
−すでは第１局部発振回路６の発振信号が第１混合器２
、バンドパスフィルタ４、第ｉ ＩＦ増幅器５を介して
第２混合器６に入力され、この第２局部発振信号と発振
器１０の信号との周波数差の信号を分波器１４により第
２ ｒｐ倍信号区別して取り出し、該信号の信号レベル
が低い場合には増幅する等して固定分局器１２で分周し
、ＰＬＬ回路１３ヲ介して第１局部発振回路３の発振周
波数を制御する。
本発明によれば、テレビ信号ｆＲＦ信号に変換するダブ
ルス−パーヘテロダイン方式のＣＡＴＶ受信チューナに
おいて、特に、第１１Ｆ信号周波数を高く取シ第１局部
発振周波数の直接分周が困難な場合でも、第１局部発振
周波数’（ｉ−ＰＬＬ回路で安定して制御できるので、
高安定外第２１Ｆ信号出力を得ることができる。
ルス−パーヘテロダイン方式のＣＡＴＶ受信チューナに
おいて、特に、第１１Ｆ信号周波数を高く取シ第１局部
発振周波数の直接分周が困難な場合でも、第１局部発振
周波数’（ｉ−ＰＬＬ回路で安定して制御できるので、
高安定外第２１Ｆ信号出力を得ることができる。
第１図は一般的なダブルス−パーヘテロダイン方式のチ
ューナを説明するためのブロック図、第２図、第３図は
それぞれ本発明の実施例を示すブロック図である。 １・・・ＲＦ信号入力端子 ２・・・第１混合器３・・
・第１局部発振回路 ４・・・バンドパスフィルタ５・
・・第ｊ ＩＦ信号増幅器 ６・・・第２混合器７′・
・・第２局部発振回路 ８・・・第２１Ｆ信号出力端子
９・・・逓倍器 １０・・・発振器 １１・・・第６混合器 １２・・・固定分周器１３・・
・ＰＬＬ回路 １４・・・分波密事２図 第 ３ 図
ューナを説明するためのブロック図、第２図、第３図は
それぞれ本発明の実施例を示すブロック図である。 １・・・ＲＦ信号入力端子 ２・・・第１混合器３・・
・第１局部発振回路 ４・・・バンドパスフィルタ５・
・・第ｊ ＩＦ信号増幅器 ６・・・第２混合器７′・
・・第２局部発振回路 ８・・・第２１Ｆ信号出力端子
９・・・逓倍器 １０・・・発振器 １１・・・第６混合器 １２・・・固定分周器１３・・
・ＰＬＬ回路 １４・・・分波密事２図 第 ３ 図
Claims (1)
- １） ＲＦ入力信号を第１の局部発振回路からの発振出
力によシ周波数変換して出力する第１の混合器と、該第
１の混合器からの出力を第２の局部発振回路からの発振
出力によシ周波数変換して出力する第２の混合器とを含
んで成るｆプルスーパーヘテロダインチューナにおいて
、前記第２の局部発振回路を発振器とその発振周波数を
逓倍して発振出力とする逓倍器で構成すると共に、該発
振器の基本発振周波数と前記第１の局部発振回路の発振
周波数との周波数差を検出し出力する検出手段と、該検
出手段からの出力によシ前記第１の局部発振回路の発振
周波数を制御するＰＬＬ （フェーズロックループ）回
路を具備したことを特徴とするダブルス−パーヘテロダ
インチューナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13584383A JPS6028330A (ja) | 1983-07-27 | 1983-07-27 | ダブルス−パ−ヘテロダインチユ−ナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13584383A JPS6028330A (ja) | 1983-07-27 | 1983-07-27 | ダブルス−パ−ヘテロダインチユ−ナ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028330A true JPS6028330A (ja) | 1985-02-13 |
Family
ID=15161057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13584383A Pending JPS6028330A (ja) | 1983-07-27 | 1983-07-27 | ダブルス−パ−ヘテロダインチユ−ナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519305B1 (en) | 1998-04-28 | 2003-02-11 | Rohde & Scwarz Gmbh & Co. Kg | Frequency converter arrangement |
| JP2006153322A (ja) * | 2004-11-26 | 2006-06-15 | Fujitsu General Ltd | ダクトカバー |
-
1983
- 1983-07-27 JP JP13584383A patent/JPS6028330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519305B1 (en) | 1998-04-28 | 2003-02-11 | Rohde & Scwarz Gmbh & Co. Kg | Frequency converter arrangement |
| JP2006153322A (ja) * | 2004-11-26 | 2006-06-15 | Fujitsu General Ltd | ダクトカバー |
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