JPS6027231A - Superconductive frequency divider - Google Patents

Abstract

PURPOSE:To obtain a multi-bit superconductive frequency divider to be actuated synchronously with an AC power supply by combining many master and slave FFs each of which is obtained by combining an AC driving Josephson logical circuit with a DC latch circuit. CONSTITUTION:An one-bit frequency divider consists of a master FF for holding data in a transition state part of an AC driving power supply and a slave FF for holding data in a steady-state part of the AC power supply. A DC driving FF or a storage loop to be a superconductive loop consisting of a Josephson magnetic quantum interference meter and inductance is used as the master FF. A latch circuit using a DC driving FF consists of an AND gate 101, a DC driving FF102 and a slave FF103 and divides an input clock 104 to be divided at its frequency by one bit. Many one-bit dividers 800 are connected with stages, ''1''s are made to appear at the rate of 1/2, 1/4 and 1/8 of an input 801 in inputs 802-804 of respective stages and the change of ''0'' and ''1'' is made to appear at the rate of twice, 4-times, 8-times and 16-times in outputs 806-809 of respective stages.

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、超電導素子、特にジョセフソン素子を用い
た超電導分周器に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a superconducting frequency divider using a superconducting element, particularly a Josephson element.

〔従来技術〕[Prior art]

交流駆動ジョセフソン論理回路を使用し、その駆動交流
電源の周波数を分周する分周回路に関しては、Ｈ，Ｃ，
Ｊｏｎｅｓ　、　”　５ｅｌｆ　−Ａｃｔｉｖａｔｉｎ
ｇＴ　ｏｇｇｌ　ｅ”、　ＩＢＭ　Ｔｅｃｈｎｉｃａｌ
　］）ｉｓｃｌｏｓｕｒｅ１３ｕｌｌｅｔｉｎ、　’Ｖ
ｏ１．２３．Ａ９．　Ｆｅｂ、１９８１．に１ビツト（
−Ｎ分周）のものが開示されているが、多ビットの分周
器については何らの記載もなく、未だ周知のものがない
。Regarding the frequency divider circuit that uses an AC drive Josephson logic circuit and divides the frequency of the drive AC power supply, H, C,
Jones, “5elf-Activatin.
IBM Technical
])isclosure13ulletin,'V
o1.23. A9. Feb. 1981. 1 bit (
-N frequency divider), but there is no description of a multi-bit frequency divider, and there is no known one yet.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、交流駆動ジョセフソン論理回路を駆
動するための交流電源に同期して動作す要するにこの発
明は、交流駆動ジョセフソン論理回路と直流ラッチ回路
を組合せた主および従属フリップフロップを多数個結合
して多ビットの分周器を構成したものである。The purpose of this invention is to operate in synchronization with an AC power supply for driving an AC-driven Josephson logic circuit. A multi-bit frequency divider is constructed by combining the individual frequency dividers.

〔発明の実施例〕[Embodiments of the invention]

以下、この発明を図面に基づいて説明する。第１図は、
この発明の基本となる１ビツトの分周器の構成を示す回
路図である。まず構成を説明する。The present invention will be explained below based on the drawings. Figure 1 shows
FIG. 2 is a circuit diagram showing the configuration of a 1-bit frequency divider that is the basis of the present invention. First, the configuration will be explained.

交流駆動型ジョセフソン論理回路において、一つに引き
継ぐためのラッチ回路が必要であるが、該ラッチ回路は
、交流電源の遷移状態部分においてデータを保持するた
めの主スリップフロップと交流電源の定常状態部分にお
いてデータを保持するだめの従属フリップフロップから
なる。主フリップフロップとしては、直流駆動フリップ
フロップまたはジョセフソン磁気量子干渉計（Ｊｏｓｅ
ｐｈｓｏｎＩｎｔｅｒｆｅｒｏｍｅｔｅｒ　、以下、Ｊ
Ｉと略記する）とインダクタンスからなる超電導ループ
であるところのストレージループが用いられる。ここで
は上記直流駆動フリップフロップを使用したラッチ回路
を直流ラッチ回路と名付け、該回路全第１図に示す。該
図において１０１はＡＮＤゲート、１０２は直流駆動フ
リップフロップ、１０３は従属フリップフロップ（Ｓｅ
ｌ　ｆ　Ｑａｔｅ　Ａｎｄ回路と呼ばれるので、以下、
ＳＧＡと略記する）、１０４はクロック（被分局）入力
、１０５はリセット入力（以下、Ｒ入力と記す）、１０
６はセット入力（以下、Ｓ入力と記す）、１０７は真値
出力（以下、Ｑと記す）、１０８は補値出力（以下、Ｑ
と記す）、１０９は上記ＳＧＡの真値出力（’ｌ’ｒｕ
ｅし・を下、Ｔ出力と記す）また１１０は同上の補値出
力（Ｃｏｍｐｌｅｍｅｎｔ　、以下、Ｃ出カド記す）ヲ
示し、該第１図中、１１１の黒点は抵抗を介して接示す
ような回路になる。なお、以下、各図とも同一または同
等の部位には同一の符号を付ける。該第２図において、
２００は電源母線、２０１は分流抵抗１７Ω、２０２は
負荷抵抗３Ω、２０３は負荷抵抗２．５Ω、２０４は３
接合、ＴＩ、２０５は２接合ＪＩ、２０６は電流注入型
ロジック素子（Ｃｕｒｒｅｎｔ　Ｉｎｊｅｃｔｉａｌ　
Ｉ、ｏｇｉｃ　Ｅｌｅｍｅｎｔ。In an AC-driven Josephson logic circuit, a latch circuit is required to take over the transition, and the latch circuit is a main slip-flop for holding data in the transition state portion of the AC power supply, and a latch circuit that is connected to the main slip-flop to hold data in the transition state portion of the AC power supply. It consists of a slave flip-flop that holds data in each section. The main flip-flop can be a DC-driven flip-flop or a Josephson magnetic quantum interferometer (Jose
phsonInterferometer, hereinafter referred to as J
A storage loop, which is a superconducting loop consisting of an inductance (abbreviated as I) and an inductance, is used. Here, a latch circuit using the above-mentioned DC driven flip-flop is named a DC latch circuit, and the entire circuit is shown in FIG. In the figure, 101 is an AND gate, 102 is a DC-driven flip-flop, and 103 is a dependent flip-flop (Se
It is called l f Qate And circuit, so below,
104 is a clock (distributed station) input, 105 is a reset input (hereinafter referred to as R input), 10
6 is a set input (hereinafter referred to as S input), 107 is a true value output (hereinafter referred to as Q), and 108 is a complement value output (hereinafter referred to as Q).
), 109 is the true value output of the above SGA ('l'ru
In addition, 110 indicates the same complement output (hereinafter referred to as C output), and the black dot 111 in FIG. It becomes a circuit. Note that, hereinafter, the same or equivalent parts are given the same reference numerals in each figure. In FIG. 2,
200 is a power supply bus, 201 is a shunt resistance of 17Ω, 202 is a load resistance of 3Ω, 203 is a load resistance of 2.5Ω, and 204 is a 3Ω load resistance.
Junction, TI, 205 is a two-junction JI, 206 is a current injection logic element.
I, ologic Element.

以下、ＣＩＬと略記す）を示す。つぎに上記３接合ＪＩ
の構成を示すと第３図のようになる。該第３図において
３０１は分流抵抗６Ω、３０２はダンピング抵抗２Ω、
３０３および３０４はインダクタンス（３０４は１．５
ｐＨ）であシ、該インダクタンス３０３および３０４は
磁気的に結合している。また３０５は電流密度１０００
　Ａ／ｃｒｎ”　、　５μｍ１１′のジョセフソン接合
、３０６はこれを２個並べたものである。つぎに上記２
接合ＪＩの構成を第４図に示す。該第４図において、４
０１および４０２はインダクタンス（４０２は０．８ｐ
Ｈ）であって、該インダクタンス４０１および４０２０
．８ｐＨのインダクタンス、５０３はダンピング抵抗２
Ω、５０４は上記ジョセフソン接合３０５と同一のジョ
セフソン接合、５０５は上記ジョセフノン接合５０４’
ｉ３個並べたものである。(hereinafter abbreviated as CIL). Next, the above 3-junction JI
The configuration is shown in Figure 3. In FIG. 3, 301 is a shunt resistance of 6Ω, 302 is a damping resistance of 2Ω,
303 and 304 are inductances (304 is 1.5
pH), the inductances 303 and 304 are magnetically coupled. Also, 305 has a current density of 1000
A/crn", 5 μm 11' Josephson junction, 306 is a combination of two of these. Next, the above 2
The configuration of the joint JI is shown in FIG. In FIG. 4, 4
01 and 402 are inductances (402 is 0.8p
H), the inductances 401 and 4020
．． 8 pH inductance, 503 is damping resistance 2
Ω, 504 is the same Josephson junction as the above Josephson junction 305, and 505 is the above Josephson junction 504'
This is a combination of three i.

つぎに作用を説明する。第２図において、直流電源２０
７，２０８および２０９にそれぞれ直流電流０．６　ｍ
　Ａ　、　０．４　ｍ　ＡおよびＯｍＡを加えた場合の
動作状態を第６図によって説明する。該第２図の電源母
線２００に第６図の６０１に示すような振幅±１１．２
ｍＶの台形状波形電圧を、またクロック入口１０４とし
て６０２に示すような振幅±０．４ｍＡの波形電流を供
給すると、上記Ｒ入力１０５、Ｓ入力１０６、Ｑ１０８
、Ｔ出力１０９およびＣ出力１１０として第６図に示す
ように６０３．６０４，６０５，６０６および６０７の
波形が生じる。まず、初期状態として直流フリップフロ
ップ１０２の出力が”０”（Ｑ＝”０”。Next, the effect will be explained. In FIG. 2, a DC power supply 20
7, 208 and 209 respectively with DC current 0.6 m
The operating state when A, 0.4 mA and OmA are added will be explained with reference to FIG. The power supply bus 200 in FIG. 2 has an amplitude of ±11.2 as shown at 601 in FIG.
When a trapezoidal waveform voltage of mV and a waveform current of amplitude ±0.4mA as shown at 602 are supplied as the clock input 104, the above R input 105, S input 106, and Q108
, T output 109 and C output 110, waveforms 603, 604, 605, 606 and 607 are generated as shown in FIG. First, as an initial state, the output of the DC flip-flop 102 is "0"(Q="0").

Ｑ＝″′１”）とすると、電源電圧６０１がＯｍＶから
１１．２ｍＶまで上昇した場合、上記５ＧＡ１０３はＱ
＝６１”を検出してＣ出力１１０がってＳ入力１０６が
＠１＃になシ、フリップ７０ツブ１０２，１０３がＯＮ
状態になって出力″′１”を発生する。、この状態で電
源電圧６０１が＋１１．２ｍＶから降下してＯｍＶ付近
になると、ＡＮＤゲ−）１０１および５ＧＡ１０３はリ
セットされる。Q=''1''), when the power supply voltage 601 increases from OmV to 11.2mV, the above 5GA103 has Q
=61'' is detected, the C output 110 is turned on, the S input 106 is @1#, and the flip 70 knobs 102 and 103 are turned on.
state and generates an output "'1". In this state, when the power supply voltage 601 drops from +11.2 mV to around OmV, the AND gate 101 and the 5GA 103 are reset.

さらに電源電圧６０１が−１１，２ｍＶまで降下すると
、今度は５ＧＡ１０３はＱ、＝−１”ｅ検出Ｌ、Ｔ出力
１０９をＯＮ状態にする。その状態でクロック人力１０
４が＠１＃になると、ＡＮＤゲート１０１のうちＴ出力
１０９の入っているものだけがＯＮ状態になシ、Ｒ入力
１０５が′１”になる。When the power supply voltage 601 further drops to -11.2 mV, the 5GA 103 turns on the Q,=-1"e detection L and T outputs 109. In that state, the clock power is 10 mV.
When 4 becomes @1#, only the AND gate 101 containing the T output 109 is turned on, and the R input 105 becomes '1'.

このように波形６０３，６０４または同６０６゜６０７
はクロック人力１０４の波形６０２の１分周出力となる
。そのシミュレーション結果を第７図に示す。このよう
な１ビツト分周器を用いて多ピット分周器を構成するこ
の発明の一実施例としてはクリップフロップへのセット
入力をつぎのビットの分局入力とし、りぎのビットの７
リツプフロツプへのセット入力をそのつぎのビットの分
周入力とするというように多重に縦続接続していく構成
である。その結線の状態を第８図に示す。該図の８００
は上記第１図に示した１ビツトの分局器に相当するもの
で、図示８０２〜８０９の各部における出力を下表１に
示す。該表中、′１”は出力が存在する状態を、また′
０”は出力が存在しない状態を示す。すなわち、８ｏ２
には８０１れ、このときにそれぞれのフリップ７０ツブ
の状態が変化する。これに対して８０６〜８０９には２
倍、４倍、８倍および１６倍になった１ｏ”と′１”の
変化が現われる。In this way, waveforms 603, 604 or 606° 607
becomes the 1-frequency-divided output of the waveform 602 of the clock input 104. The simulation results are shown in FIG. In an embodiment of the present invention in which a multi-pit frequency divider is configured using such a 1-bit frequency divider, the set input to the clip-flop is set as the division input of the next bit, and the 7th bit of the next bit is
The configuration is such that a set input to a lip-flop is used as a frequency-divided input for the next bit, so that multiple bits are connected in cascade. The state of the wiring is shown in FIG. 800 in the figure
corresponds to the 1-bit branching unit shown in FIG. 1 above, and the outputs of each section 802 to 809 shown in the figure are shown in Table 1 below. In the table, '1' indicates the state where the output is present, and '
0” indicates no output, i.e. 8o2
801, and at this time the state of each flip 70 changes. On the other hand, 806 to 809 have 2
Changes of 1o'' and '1'' that are doubled, 4x, 8x and 16x appear.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、この発明によれば、交流駆動ジョ
セフソン論理回路を構成することによつ〔、駆動交流電
源の周波数を分周する超電導分周惇全得られるという効
果がある。As explained above, according to the present invention, by configuring an AC-driven Josephson logic circuit, it is possible to obtain a superconducting frequency division function that divides the frequency of a driving AC power source.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、直流ラッチを用いた１ビツト分周器の回路図
、第２図は、ジョセフソンデバイスを用いて上記第１図
と同等の回路を構成した一実施例図、第３図は、３接合
ＪＩの回路図、第４図は、２接合ＪＩの回路図、第５図
は、ＣＩＬの回路図、第６図は、上記第２図の動作説明
図、第７図は、そのシミュレーション結果を示す図、第
８図は、この発明の多ピット分周器の一実施例の構成図
を示す。 １０１・・・ＡＮＤゲート、１０２・・・直流駆動フリ
ップフロップ、１０３・・・８ＧＡ、２００・・・電源
母線、２０１．２０２，２０３，３０１，３０２，５０
３・・・抵抗、２０４・・・３接合ＪＩ、２０５・・・
２接合ＪＩ、２０６・・・ＣＩＬ、３０３，３０４，４
０１　。 ４０２．５０１．５０２・・・インダクタンス、３０５
゜４０３．５０４・・・ジョセフノン接合、２０７゜２
０８．２０９・・・直流電源、８００・・・１ビツト分
周器。 特許出願人 工業技術院長　川　１）裕　部 第　１　図 ％ｚ　図 第　３　図 箔　４　図 第　５　図 は）（１）Figure 1 is a circuit diagram of a 1-bit frequency divider using a DC latch, Figure 2 is an example of a circuit equivalent to Figure 1 using Josephson devices, and Figure 3 is a circuit diagram of a 1-bit frequency divider using a DC latch. , 3-junction JI circuit diagram, Figure 4 is 2-junction JI circuit diagram, Figure 5 is CIL circuit diagram, Figure 6 is an explanatory diagram of the operation of Figure 2 above, and Figure 7 is the circuit diagram of 2-junction JI. FIG. 8, which is a diagram showing simulation results, shows a configuration diagram of an embodiment of the multi-pit frequency divider of the present invention. 101...AND gate, 102...DC drive flip-flop, 103...8GA, 200...power supply bus, 201.202,203,301,302,50
3...Resistance, 204...3 junction JI, 205...
2-junction JI, 206...CIL, 303, 304, 4
01. 402.501.502...Inductance, 305
゜403.504...Joseph non junction, 207゜2
08.209...DC power supply, 800...1-bit frequency divider. Patent applicant Director of the Agency of Industrial Science and Technology Kawa 1) Hirobe Figure 1%z Figure 3 Figure 4 Figure 5) (1)

Claims (1)

【特許請求の範囲】[Claims] １、交流駆動ジョセフソン論理回路を使用し、交流電源
の周波数を基準入力とするとともに、ラッチ回路に相補
信号入力および相補信号出力の直流ラッチ回路を用いて
多ビットの分周器を構成すること全特徴とする超電導分
周器。1. Construct a multi-bit frequency divider by using an AC-driven Josephson logic circuit, using the frequency of the AC power supply as the reference input, and using a DC latch circuit with complementary signal input and complementary signal output in the latch circuit. Superconducting frequency divider with all features.