JPS60261220A - Synthesizer oscillator - Google Patents

Abstract

PURPOSE:To realize a high resolution by a response of a high speed, and to realize a wide frequency variation width by providing the first and the second PLL synthesizer oscillators, an arithmetic unit, and a mixer for synthesizing output of both the oscillators. CONSTITUTION:An output of an arithmetic unit 16 is inputted to prorammable dividers 10, 15, respectively, of the firsr and the second synthesizer oscillators A, B of a synthesizer oscillator, and a variable frequency dividing ratio of the oscillators A, B is controlled. An output frequency f1 being a reference frequency fs is generated from this oscillator A, and an output frequency f2 being a difference (fs-fa) of the reference frequency and a necessary resolution frequency fa is oscillated from the oscillator B. Said both the frequencies f1, f2 are inputted to a mixer 17, and a frequency f0=f1-f2 is outputted. Subsequently, 1/(I+K+N) and 1/(J+N) by zero or positive integers I, J, K and N are added to the dividers 10, 15, respectively, from the unit 16, they are set to a range of conditions of I.fsJ.(fs-fa), K>=0, and 0<=N<fs/fa, and a resolution of a high speed and a wide frequency variation width are realized.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、Ａ　Ｍ受信機の局部発振回路あるいは計測用
標準侶も発生器の信も発生回路等に用いられるシンセサ
イザ発振器に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a synthesizer oscillator used in a local oscillation circuit of an AM receiver, a measurement standard, a generator circuit, and the like.

従来例の構成とその問題点 従来のＰＬＬシンセサイザ発振器について第１図を用い
て説明する。第１図において、（１）は基準信号発生器
、（２）は位相比較器、（３）は低域フィルタ、（４）
は電圧制御発振器（以下「ＶＣＯ」と称す）、（５）は
プログラマブルデイバイダである。この回路は、ＶＣＯ
（４）の出力をプログラマブルデイバイダ（５）でＮ分
周（Ｎは任意の正の整数）を行なった出８力と基準信号
発生器（１）の出力ｆｒｅｔとを位相比較器（２ンによ
り位相比較し、その出力を低域フィルタ（３）を通して
Ｖ　ＣＯ（４）に供給することにより、入力信号の位相
に追随する位相同期回路を構成している。こうして閉回
路中のＶ　ＣＯ（４）の周波数ｆ。が常にヂｒｅｆのＮ
倍となる様に動作している。Configuration of a conventional example and its problems A conventional PLL synthesizer oscillator will be explained with reference to FIG. In Figure 1, (1) is a reference signal generator, (2) is a phase comparator, (3) is a low-pass filter, (4)
is a voltage controlled oscillator (hereinafter referred to as "VCO"), and (5) is a programmable divider. This circuit is a VCO
(4) is divided by N (N is any positive integer) using the programmable divider (5), and the output fret of the reference signal generator (1) is connected to the phase comparator (2 By comparing the phases of the V CO ( 4) Frequency f. is always N of diref
It is working double.

したがって、周波数の分解能はｆｒｅｆによって決定さ
れる。分解能を上げるためにｆｒｅｆを小さくすると、
ロックアツプタイムも遅くなり、周波数掃引を行うとき
その掃引速度を速く出来ない欠−スをＩ　ＫＨｚに設定
したときの局部発振器として使用した場合、可聴周波帯
にシンセサイザが存在することになり、Ｓ／’Ｈの劣化
が生ずる等の欠点を有している。Therefore, the frequency resolution is determined by fref. If you reduce fref to increase resolution,
The lock-up time will also be slow, and if you use it as a local oscillator when the frequency sweep is set to I KHz, there will be a synthesizer in the audio frequency band. It has drawbacks such as deterioration of /'H.

発明の目的 本発明は上記従来の欠点を解消するもので、高分解能と
速いロックアツプタイムとを得ることのできるシンセサ
イザ発振器を提供することを目的とする。OBJECTS OF THE INVENTION The present invention solves the above-mentioned drawbacks of the conventional art, and an object of the present invention is to provide a synthesizer oscillator that can obtain high resolution and fast lock-up time.

発明の構成 上記目的を達成するため、本発明のシンセサイザ発振器
は、基準周波数がｆ８でかつ出力周波数が＋、の第１の
ＰＬＬシンセサイザ発振器と、基準周波数が前記ｆｓと
必要分解能周波数ｆａとの差Ｃｆ８−チａ）でかつ出力
周波数がチ２の第２のＰＬＬシンセサイザ発振器と、こ
れら第１及び第２のＰＬＬシンセサイザ発振器の可変分
局比を制御するための第１及び第２の出力を発生する演
算装置と、前記第１及び第２のＰＬＬシンセサイザ発振
器の差出力ｆ。を得る混合器とを備え、Ｉｓ　Ｊ−に、
Ｎを零または正の整数とし、前記ｆ０を前記ｆ８のに倍
と前記チ、のＮ倍との和ｆ。二に−ｆ８十Ｎ−ｆａで表
わしたとき、Ｋ、Ｎを前記演算装置に入力して、前記第
１の出力としてＣＩ十に十Ｎ）を、また前記第２の出力
として（Ｊ十Ｎ）を得ることにより、 １　・　ｆ８　二　Ｊ　−（ｆ、−チａ）Ｋ２Ｏ の成立条件の範囲において、任意の周波数を分解能周波
数チ２で得る構成としたものである。Structure of the Invention In order to achieve the above object, the synthesizer oscillator of the present invention includes a first PLL synthesizer oscillator whose reference frequency is f8 and whose output frequency is +, and whose reference frequency is the difference between the fs and the required resolution frequency fa. generates a second PLL synthesizer oscillator of Cf8-chia) and an output frequency of chi2, and first and second outputs for controlling variable division ratios of the first and second PLL synthesizer oscillators; a difference output f between the arithmetic unit and the first and second PLL synthesizer oscillators; and a mixer to obtain Is J-,
N is zero or a positive integer, and f0 is the sum of f0 times f8 and N times f. When expressed as -f80N-fa, K and N are input to the arithmetic unit, and the first output is CI00N, and the second output is (J0N). ), it is possible to obtain an arbitrary frequency with a resolution frequency of 2 within the range of the conditions for the following.

実施例の説明 以下、本発明の一実施例について、図面に基づいて説明
する。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

第２図は本発明の一実施例におけるシンセサイザ発振器
の回路ブロック図で、（Ａ）は基準信号発生器（６ンと
位相比較器（７）と低域フィルタ（８）とＶＣＯ（９）
とプログラマブルデイバイダ０４とによって構成されて
出力周波数ｆｌを得る第１のＰＬＬシンセサイザ発振器
、（Ｂ）は基準信号発生器αηと位相比較器斡と低域フ
ィルタ（６）と■ＣＯα樽とプログラマブルデイバイダ
（ハ）とによって構成されて出力周波数ｆ２を得る第２
０ＰＬＬシンセサイザ発振器、（ｌｆｊは演算装置、（
転）は混合器であり、シンセサイザ発振器の出力ｆ。は
ｆｌとチ。とを混合器αηに入力し、混合器αηに含ま
れるローパスフィルタによって（ｆＩ−チ２）ａを取り
出すことによって得られる。FIG. 2 is a circuit block diagram of a synthesizer oscillator in one embodiment of the present invention, in which (A) shows a reference signal generator (6), a phase comparator (7), a low-pass filter (8), and a VCO (9).
and a programmable divider 04 to obtain an output frequency fl; (B) is a reference signal generator αη, a phase comparator □, a low-pass filter (6), a COα barrel, and a programmable divider 04; and a second filter to obtain the output frequency f2.
0PLL synthesizer oscillator, (lfj is the arithmetic unit, (
is a mixer, and the output f of the synthesizer oscillator. is fl and chi. is input to the mixer αη, and (fI−CH2)a is extracted by a low-pass filter included in the mixer αη.

ここで、必要周波数ｆｏｉ　＝　９９９　ＫＨｚ〜ｆ０
２−２０．００１Ｍ田、分解能ＩＫ田でかつ基準周波数
１００にルの場合について具体的に説明する。上記構成
から明らかな様に、成立条件は １、Ｊ、に、Ｎは零または正の整数 ■　・九　二Ｊ　（ｆ８−チａ） Ｋ≧す ０≦ゝくｆ・／ｆ８ となっている。また 基準周波数　ｆ５＝　１００　Ｋ庫 分解能周波数　ｆａ＝　Ｉ　Ｋ庫 必要周波数　、ｆｏ１＝　９９９　ＫＨｚ必要周波数　
ｆａ２＝　２０．００１　Ｍ庫と与えられている。ｆｏ
ｌの場合 ｆｏｔ二Ｋｔ・ｆｓ十Ｎ１１’、＝　９Ｘ１００ＫＨｚ
＋〇９ＸＩＫＨｚ”、に１””　９　ｅ　Ｎ１−９９ とＫとＮとの値が与えられた時、演算装置（ＩＱの第１
の出力端には（Ｉ＋に十Ｎ）が出力され、第１のＰＬＬ
シンセサイザ発振器（Ａ）のプログラマブルデイバイダ
（ＩＱのデータとして供給され、出力周波数ｆ１−ｆｓ
・（Ｉ　十に十Ｎ　）となる。この時演算装置軸の第２
の出力端には（Ｊ十Ｎ）が出力され、第２のＰＬＬシン
セサイザ発振器ＣＢ）のプログラマブルデイバイダ（至
）のデータとして供給され、出力周波数ｆ２−（Ｊ＋Ｎ
）・（＋８−九）が出力される。Here, the required frequency foi = 999 KHz ~ f0
2-2 A case where the resolution is IK and the reference frequency is 100 will be specifically explained. As is clear from the above structure, the conditions are 1, J, and N is zero or a positive integer. . Also, reference frequency f5 = 100 K warehouse resolution frequency fa = I K warehouse required frequency, fo1 = 999 KHz required frequency
It is given that fa2=20.001 M storage. fo
In the case of l, fot2Kt・fs10N11', = 9X100KHz
+〇9
(10N to I+) is output to the output terminal of the first PLL.
Programmable divider of synthesizer oscillator (A) (supplied as IQ data, output frequency f1-fs
・(I ten to ten N). At this time, the second axis of the arithmetic unit
(J + N) is output to the output terminal of , which is supplied as data to the programmable divider (to) of the second PLL synthesizer oscillator CB), and the output frequency f2-(J + N
)・(+8-9) is output.

この時Ｊ、Ｉは、必要周波数ｆａｔと必要周波数ｆｏ２
と−の変、化範囲をカバーするためのＶ　ＣＯ（９）　
＜１４の変化範囲を規定するための定数である。ここで
仮にｉ　−ｆ　８＝＝Ｊ　Ｈ＜ｆｓ−ｆａ）をｆｓと（
ｆｓ−ｆａ）との最小公倍数の３倍と規定すると、与え
られた条件から ムニ１ｏｏ　Ｋｉ　、＋８−　ｆａ＝　９９　ＫＨ２、
“、最小公倍数　９９００ したがって ９９００Ｘ８＝Ｉ−、ｆ、　Ｊ（＋８−ｆａ）から １　＝　２９７ Ｊ　＝　３００ となる。従って ｆ１□＝へ・（Ｉ十に、十Ｎよ）＝’１００Ｘ（２９７
＋９＋９９）＝４０５００　Ｋ田 同様に ｆ　＝（Ｊ＋Ｎ）（ｆ　−ｆ　）　＝　（８００＋９９
）Ｘ（１００−２１５Ｂ １）　＝　８９５０１　Ｋ服 から ｆ（Ｈ−ｆｌ（＋２．＝　４０５００　８９５０１　＝
　９９９　ＫＨｚとめられ、これは必要周波数ｆ０１＝
　９９９　ＫＨｚがめられたことになる。At this time, J and I are the required frequency fat and the required frequency fo2
V CO (9) to cover the range of changes and changes in and -
<14 is a constant for defining a range of change. Here, suppose i −f 8==J H<fs−fa) as fs and (
fs-fa), then from the given conditions Muni 1oo Ki, +8-fa=99 KH2,
", least common multiple 9900 Therefore, 9900X8=I-, f, J (+8-fa), 1 = 297 J = 300. Therefore, f1□=to (I ten, ten N) = '100X (297
+9+99)=40500 Similarly to Kada, f = (J+N)(f - f) = (800+99
)
999 KHz, which is the required frequency f01=
This means that 999 KHz was detected.

同様に、＋０２の場合 チ。２−に２・＋８＋Ｎ２・チａ＝　２００　Ｘ１００
　ＫＨｚ＋ＩＸＩＫＨｚ、’、Ｋ２二２００．　Ｎ＝１ ５１＝ｆｓ　・（Ｉ　十に２　十Ｎ２　）　＝１００　
Ｘ　（２９７＋２００　＋１）　＝　４９８００　ＫＨ
ｚ ヂ２２　＝（Ｊ　十Ｎ２）　・（＋５−ヂａ　）＝（８
００＋１）・（１００１）　＝　２９７９９　ＫＨｚ より −ｌ’ｏ２＝　＋１２−　＋２２　＝　４９８００−２
９７９９　＝　２０００１　ＫＨｚとめられ、これは必
要周波数チｏｘ　＝　２０．００１　Ｍｌ−１ｚがめら
れたことになる。Similarly, in the case of +02. 2- to 2・+8+N2・Chia= 200 X100
KHz+IXIKHz,', K22200. N=1 51=fs ・(I 10 to 2 10 N2) = 100
X (297+200 +1) = 49800 KH
z 22 = (J 1N2) ・(+5-dia) = (8
00+1)・(1001) = 29799 KHz -l'o2= +12- +22 = 49800-2
9799 = 20001 KHz, which means that the required frequency Chiox = 20.001 Ml-1z was determined.

ここで第１０ＰＬＬシンセサイザ発振器（Ａ）の出力周
波数変化、＋１．−＋、□は４０５００　Ｋル〜４９８
００ｈであり、ＶＣＯを実現出来る値となっている。又
第２０ＰＬＬシンセサイザ発振器（Ｂ）の出力周波数変
化チ２１〜ｆ２２は８９５０１　Ｋ）４ｚ　〜２９７９
９　ＫＨｚであり、ＶＣＯを充分実現出来る値となって
おり、Ｉ、Ｊの値が不適当でないことが判る。このよう
に、任意の必要周波数ｆｏを、分解能周波数６でかつ略
第１の基準周波数：１：５のロックアツプタイムで実現
することが可能となるのである。Here, the output frequency change of the 10th PLL synthesizer oscillator (A) is +1. -+, □ is 40500K le ~ 498
00h, which is a value that can realize a VCO. Also, the output frequency change of the 20th PLL synthesizer oscillator (B) is 89501K)4z~2979
9 KHz, which is a value that can sufficiently realize a VCO, and it can be seen that the values of I and J are not inappropriate. In this way, it is possible to realize an arbitrary required frequency fo with a resolution frequency of 6 and a lockup time of approximately 1:5 of the first reference frequency.

発明の詳細 な説明した様に本発明のシンセサイザ発振器は、高速の
応答で高い分解能を実現できると同時に、広い周波数変
化幅を実現することができ゛る。As described in detail, the synthesizer oscillator of the present invention can achieve high resolution with high-speed response, and at the same time can realize a wide frequency variation range.

したがって、シンセサイザによる計測用標準信号発生器
の信号発生回路にも使用出来、またＡＭ受信器に使用す
れば、ＰＬＬ回路の基準周波数を可聴周波帯域例に設定
しながら数十爾の微調整を可能とするファインチューニ
ング機能をシンセサイザで実現でき、さらには、第１の
基準周波数と第２の基準周波数とを水晶発振子によって
作成するようにすれば、温度による周波数漂動が極端に
小さくなることは、同一素材素子の漂動特性が打ち消し
合うことからも明白である。Therefore, it can be used in the signal generation circuit of a standard signal generator for measurement using a synthesizer, and if used in an AM receiver, it is possible to make dozens of fine adjustments while setting the reference frequency of the PLL circuit to the audio frequency band example. If the fine tuning function can be realized using a synthesizer, and if the first reference frequency and the second reference frequency are created using a crystal oscillator, frequency drift due to temperature will be extremely small. , it is clear from the fact that the drifting characteristics of elements made of the same material cancel each other out.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のＰＬＬシンセサイザ発振器の回路ブロッ
ク図、第２図は本発明の一実施例におけるシンセサイザ
発振器の回路ブロック図である。 （６）αυ・・・基準信号発生器、（７）（２）・・・
位相比較器、（８）Ｇ・・・低域フィルタ、（９劃脣・
・・ＶＣＯ，Ｑ（Ｊ（＋５・・・プログラマブルデイバ
イダ、（Ａ）・・・第１０ＰＬＬシンセサイザ発振器、
（Ｂ）・・第２０ＰＬＬシンセサイザ発振器 代理人　森本義弘FIG. 1 is a circuit block diagram of a conventional PLL synthesizer oscillator, and FIG. 2 is a circuit block diagram of a synthesizer oscillator according to an embodiment of the present invention. (6) αυ... Reference signal generator, (7) (2)...
Phase comparator, (8) G...low-pass filter, (9 section/
...VCO, Q(J(+5...Programmable divider, (A)...10th PLL synthesizer oscillator,
(B)...20th PLL synthesizer oscillator representative Yoshihiro Morimoto

Claims (1)

【特許請求の範囲】 １、基準周波数がｆ５でかつ出方周波数がチ１の第１Ｏ
ＰＬＬシンセサイザ発振器と、基準周波数が前記チ。と
必要分解能周波数ｆａ　との差（ｆ５−ヂａ）でかつ出
方周波数がｆ２の第２のＰＬＬシンセサイザ発振器と、
これら第１及び第２のＰＬＬシンセサイザ発振器の可変
分局比を制御するための第１及び第２の出力を発生ずる
演算装置と、前記第１及び第２０Ｐ、ＬＬシンセサイザ
発＆器の差出力チ。を得る混合器とを備え、Ｉ、Ｊ、に
、Ｎを零または正の整数とし、前記ｆ、を前記ｆ　のＫ
倍と前記ｆ−３のＮ倍との和　ｆ。−に−ヂ、十Ｎ−ｆ
ａで表わしたとき、Ｋ、Ｎを前記演算装置に入力して、
前記第１の出力とじて（Ｉ十に十Ｎ）を、また前記第２
の出力として（Ｊ十Ｎ）を得ることにより、■　・、＋
５二Ｊ　・　（ｆｓ−チａ）Ｋ２Ｏ ８ ０：ｑＮ＜７− 、＋３ ＠成立条件の範囲において、任意の周波数を分解能周波
数ｆａで得る構成としたシンセサイザ発振器。[Claims] 1. The first O whose reference frequency is f5 and whose output frequency is chi1
PLL synthesizer oscillator and the reference frequency is the same as above. and a second PLL synthesizer oscillator whose output frequency is f2 and which is the difference (f5-dia) between the required resolution frequency fa and the required resolution frequency fa;
an arithmetic unit that generates first and second outputs for controlling variable division ratios of the first and second PLL synthesizer oscillators; and a differential output circuit of the first and 20th P and LL synthesizer oscillators. , where I, J, N is zero or a positive integer, and the f is the K of the f
The sum of f and N times the f-3. -ni-di, ten N-f
When expressed as a, input K and N to the arithmetic device,
The first output (I ten ten N), and the second output
By obtaining (J + N) as the output of ■ ・, +
A synthesizer oscillator configured to obtain an arbitrary frequency at a resolution frequency fa within the range of 52J.