JPS60257620A - Cmos integrated circuit device - Google Patents
Cmos integrated circuit deviceInfo
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- JPS60257620A JPS60257620A JP59112937A JP11293784A JPS60257620A JP S60257620 A JPS60257620 A JP S60257620A JP 59112937 A JP59112937 A JP 59112937A JP 11293784 A JP11293784 A JP 11293784A JP S60257620 A JPS60257620 A JP S60257620A
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- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ＰチャンネルＭＯ３ＦＥＴ （絶縁ゲート
型電界劾果］・ランジスタ）とＮチャンネルＭＯ３ＦＥ
Ｔとの組み合わせにより構成された０ＭＯ３（相補型Ｍ
Ｏ３）集積回路に関するもので、例えば、正、負の二電
源電圧により動作するものに利用して有効な技術に関す
るものである。[Detailed Description of the Invention] [Technical Field] This invention relates to a P-channel MO3FET (insulated gate type electric field effect transistor) and an N-channel MO3FE
0MO3 (complementary type M
O3) This relates to integrated circuits, and relates to techniques that are effective for use in, for example, devices that operate with two positive and negative power supply voltages.
ＮチャンネルＭＯ３ＦＥＴとＰチャンネルＭＯ５Ｆ Ｅ
Ｔとの組み合わせにより構成された０Ｍ０３回路が公
知である。このような０Ｍ０３回路において、正、負の
二電源電圧の供給によって動作させられるものにおいて
は、その電源投入順序によりラソヂアソプが生じる虞れ
がある。この理由は、第１図に示した０Ｍ０３回路の概
略断面図に示すよ・うに、サイリスタ形態に構成される
寄生ＰＮＰＩ−ランジスタＱ１と寄生ＮＰＮ トランジ
スタＱ２が形成される。すなわち、上記寄生ＰＮＰＩ−
ランジスタＱ１は、半導体基板Ｎ −Ｓ Ｕ Ｂの表面
に形成され、正の電源電圧端子Ｖｃｃ（＋）に接続され
たＰチ、ｅンネルＭＯＳ Ｆ ＥＴのソース領域を構成
するＰ′領領域エミッタとされ、上記半導体基板Ｎ５Ｕ
Ｂがベースとされ、ＮチャンネルＭＯ３ＦＥＴを形成す
るためのウェル領域Ｐ−ＷＥＬ Ｌがコレクタとされる
ものである。一方、寄生Ｎ Ｐ Ｎ ｌ−ランジスタＱ
ｉよ、上記１−）型のウェル領域Ｐ−ＷＥＬＬの表面に
形成され、回路の接地電位点ＧＮＤに接続されＮチャン
ネルＭ ＯＳ Ｆ Ｔ−、Ｔのソース領域を構成するＮ
＋領領域エミッタとされ、上記ウェル領域Ｐ−ＷＥ Ｌ
Ｌがベースとされ、上記半導体基Ｆｉ、Ｐ−３ＯＢが
コレクタされるものである。N-channel MO3FET and P-channel MO5F E
A 0M03 circuit configured in combination with T is well known. In such a 0M03 circuit, if it is operated by supplying two positive and negative power supply voltages, there is a possibility that a laser disconnection may occur depending on the order in which the power is turned on. The reason for this is that, as shown in the schematic cross-sectional view of the 0M03 circuit shown in FIG. 1, a parasitic PNPI transistor Q1 and a parasitic NPN transistor Q2 are formed in the form of a thyristor. That is, the parasitic PNPI-
The transistor Q1 is formed on the surface of the semiconductor substrate N-SUB, and has a P' region emitter that constitutes a source region of a P-chi, e-channel MOS FET connected to a positive power supply voltage terminal Vcc (+). and the above semiconductor substrate N5U
B is used as a base, and a well region P-WELL L for forming an N-channel MO3FET is used as a collector. On the other hand, the parasitic N P N l-transistor Q
i, formed on the surface of the above 1-) type well region P-WELL, connected to the ground potential point GND of the circuit, and constituting the source region of the N-channel MOS F T-,T.
+ area emitter, and the well area P-WE L
L is used as a base, and the semiconductor groups Fi and P-3OB are used as collectors.
また、上記半導体基板Ｎ−３ＵＢにバイアス電圧Ｖｃｃ
を供給するためのオーミックコンタクｌ−領域を構成す
るＮ中領域と上記寄生ＰＮＰ ｌ−ランジスタＱ１のベ
ースとの間にば、半導体基板Ｎ−３ＵＢにおりる等価抵
抗Ｒ３が形成される。−に記つェル領域Ｐ−ＷＥＬＬに
バイアス電圧Ｖｓｓを供給するためのオーミックコンタ
クト領域を構成するＰ中領域と上記寄生ＮＰＮ ）ラン
ジスクＱ２のベースとの間には、ウェル領域Ｐ−ＷＥ
Ｌ Ｌにおける等価抵抗Ｒｗが形成される。Also, a bias voltage Vcc is applied to the semiconductor substrate N-3UB.
An equivalent resistance R3 extending to the semiconductor substrate N-3UB is formed between the N medium region constituting the ohmic contact l-region for supplying the voltage and the base of the parasitic PNP l-transistor Q1. There is a well region P-WELL between the P middle region constituting an ohmic contact region for supplying the bias voltage Vss to the well region P-WELL described in - and the base of the parasitic NPN transistor Q2.
An equivalent resistance Rw at L L is formed.
したがって、上記ＣＭＯ３集積回路への電源投入時にお
いて、先に正の電源電圧Ｖｃｃが投入されると、ウェル
領域Ｐ−ＷＥＬＬがフローティング状態になり、内部回
路によりこのウェル領域Ｐ−ＷＥＬＬは回路の接地電位
ＧＮＤより高い正の電位に持ち上げられてしまう。これ
により、寄生ＮＰＮトランジスタＱ２は、そのベース、
エミッタ間が順バイアスされたオン状態になってしまう
。Therefore, when the CMO3 integrated circuit is powered on, if the positive power supply voltage Vcc is first applied, the well region P-WELL becomes a floating state, and the internal circuit connects the well region P-WELL to the circuit ground. The potential is raised to a positive potential higher than the potential GND. As a result, the parasitic NPN transistor Q2 has its base
This results in an on state where the emitter is forward biased.
このトランジスタＱ２がオン状態にされると、寄生ＰＮ
Ｐ ）ランジスタＱ１のベース電流を形成するので、こ
のＰＮＰ ）ランジスタＱ１もオン状態にされてラッチ
アップが生じるものとなる。When this transistor Q2 is turned on, the parasitic PN
Since the base current of the PNP transistor Q1 is formed, this PNP transistor Q1 is also turned on and latch-up occurs.
そこで、このようなランチアップ防止のために、上記質
の電源電圧端子ＶＳＳと回路の接地電位点との間に、図
示のような外付はダイオードＤを設けることが考えられ
るが、その順方向電圧は上記寄生ＮＰＮ）ランジスタＱ
２のベース、エミッタ間電圧より小さくする必要がある
が、両者ははヌ同じ電圧になるので、プロセスの変動に
より十分な保護動作が期待できないばかりでなく、外付
は部品点数が増大するという問題がある（ラッチアップ
防止技術については、例えば１９８２年６月２１日付の
雑誌「日経エレクトロニクス」第２２５頁〜２２７頁参
照）。Therefore, in order to prevent such launch-up, it may be possible to provide an external diode D as shown in the figure between the power supply voltage terminal VSS of the above quality and the ground potential point of the circuit. The voltage is the above parasitic NPN) transistor Q
It is necessary to lower the voltage between the base and emitter of 2, but since both voltages are the same, sufficient protection cannot be expected due to process variations, and the number of external parts increases. (For latch-up prevention technology, see, for example, the magazine "Nikkei Electronics" dated June 21, 1982, pages 225 to 227).
この発明の目的は、簡単な回路構成のランチアップ防止
回路を内蔵したＣＭＯ３集積回路装置を提供することに
ある。An object of the present invention is to provide a CMO3 integrated circuit device incorporating a launch-up prevention circuit with a simple circuit configuration.
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、正の電源電圧と負の電源電圧端子間に分圧回
路を設けて、この分圧回路により負側の電源電圧の投入
の有無に従った分圧電圧を電圧比較回路により検出して
、回路の接地電位点と負の電源電圧端子との間に設けた
スイッチＭＯ３ＦＥＴを制御するものである。That is, a voltage divider circuit is provided between the positive power supply voltage and the negative power supply voltage terminal, and a voltage comparator circuit detects the divided voltage depending on whether or not the negative power supply voltage is applied by the voltage divider circuit. It controls the switch MO3FET provided between the ground potential point of the circuit and the negative power supply voltage terminal.
Ｓ２図には、この発明に係るランチアンプ防止回路の一
実施例の回路図が示されている。同図の各回路素子は図
示しない他の回路機能を実現する各回路素子とともに、
公知のＣＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。FIG. S2 shows a circuit diagram of an embodiment of the launch amplifier prevention circuit according to the present invention. Each circuit element in the same figure, along with each circuit element that realizes other circuit functions (not shown),
The well-known CMO3 (complementary MO3) integrated circuit fabrication technique is formed on a single semiconductor substrate, such as single crystal silicon.
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴＱ５等は、ががる半導体基板表面に形成されたソ
ース領域、ドレイン領域及びソース領域とドレイン領域
との間の半導体基板表面に薄い厚さのゲート絶縁膜を介
して形成されたポリシリコンからなるようなゲート電極
から構成される。ＮチャンネルＭＯ３ＦＥＴＱ３等は、
上記半導体基板表面に形成されたＰ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲー
トを構成する。Ｐ型ウェル領域は、その上に形成された
ＮチャンネルＭＯ３ＦＥＴの基体ゲートを構成する。Ｎ
チャンネルＭＯ３ＦＥＴの基板ゲートすなわちＰ型ウェ
ル領域は、第１図と同様に負の電源電圧Ｖｓｓに結合さ
れる。Although not particularly limited, the integrated circuit is formed on a semiconductor substrate made of single crystal N-type silicon. P channel MO3
FETQ5 etc. are made of polysilicon formed on the semiconductor substrate surface between the source region and the drain region with a thin gate insulating film interposed between the source region and the drain region formed on the surface of the semiconductor substrate that is loose. It consists of a gate electrode like this. N-channel MO3FETQ3 etc.
It is formed in a P-type well region formed on the surface of the semiconductor substrate. Thereby, the semiconductor substrate constitutes a common substrate gate for a plurality of P-channel MO3FETs formed thereon. The P-type well region constitutes the base gate of the N-channel MO3FET formed thereon. N
The substrate gate or P-type well region of the channel MO3FET is coupled to the negative power supply voltage Vss as in FIG.
また、Ｐチ中ンネルＭ ＯＳ Ｆ Ｅ Ｔの基体ゲート
すなわち半導体基板は、第１図１と同様に正の電ａ電圧
Ｖｃｃに結合される。Further, the base gate of the P channel MOS FET, that is, the semiconductor substrate, is coupled to the positive voltage Vcc as in FIG.
正の電源電圧Ｖｃｃと負の電源電圧Ｖｓｓとの間には、
抵抗Ｒとダイオード形態のＮチャンネルＭＯ３ＩＥＴＱ
３．Ｑ４が直列形態に接続されるごとによって構成され
た分圧回路が設けられる。上記抵抗ＲとＭＯ５ＦＥＴＱ
３の接続点から得られた分圧電圧ＶＡは、特に制限され
ないが、電圧比較回路として動作するＣ Ｍ ＯＳイン
バータ回路の入力端子に供給される。すなわち、このＣ
’ＭＯＳインバータ回路は、正の電源電圧Ｖｃｃと回路
の接地電位点ＧＮＤとの間に直列形態に接続されたＰチ
ャンネルＭＯ３ＦＥＴＱ５とＮチャンネルＭＯ３ＦＥＴ
Ｑ６とにより構成され、その共通接続されたゲートに上
記分圧電圧ＶＡが供給される。上記ＣＭＯＳインバータ
回路は、そのロジンクスレソショルド電圧を基準電圧と
して上記分圧電圧ＶＡのハイレベル／ロウレベル、言い
換えるならば、正の電源電圧Ｖｃｃのみが投入された状
態か、負の電源電圧Ｖｓｓが投入されている状態かを識
別するものである。Between the positive power supply voltage Vcc and the negative power supply voltage Vss,
N-channel MO3IETQ in diode form with resistor R
3. A voltage divider circuit is provided in which Q4 is connected in series. The above resistance R and MO5FETQ
The divided voltage VA obtained from the connection point No. 3 is supplied to the input terminal of a CMOS inverter circuit that operates as a voltage comparison circuit, although this is not particularly limited. In other words, this C
'The MOS inverter circuit consists of a P-channel MO3FET Q5 and an N-channel MO3FET connected in series between the positive power supply voltage Vcc and the ground potential point GND of the circuit.
Q6, and the divided voltage VA is supplied to their commonly connected gates. The above CMOS inverter circuit uses the logic threshold voltage as a reference voltage and the high level/low level of the above divided voltage VA, in other words, the state where only the positive power supply voltage Vcc is applied or the negative power supply voltage Vss is applied. This is to identify whether it is in the inserted state.
上記ＣＭＯＳインバータ回路の出力信号は、次のレベル
シフト回路の入力端子に供給される。このレベルシフト
回路は、正の電源電圧Ｖｃｃをハイレベルとし、回路の
接地電位ＧＮＤをロウレベルとするＣＭＯＳインバータ
回路の出力信号をは＼゛正の電源電圧Ｖｃｃと負の電源
電圧Ｖｓｓの振幅の信号に変換するものである。このレ
ベルシフト回路は、特に制限されないが、上記両電源電
圧端子■ｃｃ、Ｖｓｓ間に直列形態に接続されたＰチャ
ンネルＭＯ３ＦＥＴＱ７とＮチャンネルＭＯ３ＦＥＴＱ
８とにより構成される。このＰチャンネルＭＯ３１”Ｅ
ＴＱ７のゲートには上記ＣＭＯＳインバータ回路の出力
信号が供給される。また、ＮチャンネルＭＯ３ＦＥＴＱ
８のゲートには、上記ダイオード形態のＭＯ３ＦＥＴＱ
３．Ｑ４の接続点の電圧が供給される。なお、Ｎチャン
ネルＭＯ３ＦＥＴＱ８のコンダクタンス特性は、Ｐチャ
ンネルＭＯ５ＦＥＴＱ７に比べて十分小さな値に設定さ
れるものである。The output signal of the CMOS inverter circuit is supplied to the input terminal of the next level shift circuit. This level shift circuit has a positive power supply voltage Vcc at a high level and a ground potential GND of the circuit at a low level. It is converted into . This level shift circuit includes, but is not particularly limited to, a P-channel MO3FETQ7 and an N-channel MO3FETQ connected in series between the two power supply voltage terminals cc and Vss.
8. This P channel MO31”E
The output signal of the CMOS inverter circuit is supplied to the gate of TQ7. Also, N-channel MO3FETQ
At the gate of 8, MO3FETQ in the diode form is
3. The voltage at the connection point of Q4 is supplied. Note that the conductance characteristic of the N-channel MO3FETQ8 is set to a sufficiently smaller value than that of the P-channel MO5FETQ7.
このレベルシフト回路の出力端子であるＭＯ３ＦＥＴＱ
？、Ｑ８の接続点の電圧ＶＢは、負の電源電圧Ｖｓｓと
回路の接地電位点との間に設けられたＮチャンネル間Ｏ
８ＦＥＴＱ９のゲートに供給される。このＭＯ３ＦＥＴ
Ｑ９は、そのコンダクタンス特性が比較的大きく設定さ
れることによって、そのオン状態のときに比較的低イン
ピーダンスのもとて回路の接地電位点と負の電源電圧端
子Ｖｓｓとの間を接続させるものである。MO3FETQ which is the output terminal of this level shift circuit
? , the voltage VB at the connection point of Q8 is the voltage VB between the N channels provided between the negative power supply voltage Vss and the ground potential point of the circuit.
Supplied to the gate of 8FETQ9. This MO3FET
Q9 connects the ground potential point of the circuit and the negative power supply voltage terminal Vss with a relatively low impedance when it is in the on state by setting its conductance characteristic to be relatively large. be.
この実施例回路の動作を第３図に示した波形図に従って
次に説明する。The operation of this embodiment circuit will now be described with reference to the waveform diagram shown in FIG.
正の電源電圧Ｖｃｃが先に投入され、負の電源電圧Ｖｓ
ｓが投入されない状態では、分圧回路によって形成され
た分圧電圧ＶＡは、同図に点線で示しように、正の電源
電圧Ｖｃｃに従った正の電圧となる。これにより、電圧
比較回路としてのＣＭＯＳインバータ回路は、そのＮチ
ャンネルＭＯ３ＦＥＴＱ６がオン状態に、Ｐチャンネル
ＭＯ，５ＦＥＴＱ５がオフ状態になるので、その出力信
号を回路の接地電位ＧＮＤのようなロウレベルにする。The positive power supply voltage Vcc is turned on first, and the negative power supply voltage Vs
When s is not turned on, the divided voltage VA formed by the voltage dividing circuit becomes a positive voltage according to the positive power supply voltage Vcc, as shown by the dotted line in the figure. As a result, in the CMOS inverter circuit serving as a voltage comparison circuit, its N-channel MO3FETQ6 is turned on and its P-channel MO and 5FETQ5 are turned off, so that its output signal is set to a low level like the ground potential GND of the circuit.
したがって、レベルシフト回路を構成するＰチャンネル
ＭＯ３ＦＥＴＱ７がオン状態になる。これによって、そ
のレベルシフト出力信号ＶＢは、正の電源電圧Ｖｃｃの
ようなハイレベルにされるので、ＮチャンネルＭＯ３Ｆ
ＥＴＱ９がオン状態にされる。このため、その電源未投
入によってフローティング状態とされた負の電源電圧端
子Ｖｓｓには、上記ＭＯ３ＦＥＴＱ９を介して回路の接
地電位が供給される。これにより、ＮチャンネルＭＯ３
ＦＥＴが形成されるＰ型のウェル領域Ｐ−ＷＥＬＬの電
位は、回路の接地電位ＧＮＤとほり同電位に固定される
ので、第１図に示したような寄生ＮＰＮトランジスタＱ
２がオン状態にされることはない。したがって、上記寄
生ＰＮＰ ）ランジスタＱ１と寄生ＮＰＮ ｌ−ランジ
スタＱ２とが共にオン状態になることによって発生する
ラッチアンプの防止を行うことができる。Therefore, the P-channel MO3FET Q7 forming the level shift circuit is turned on. As a result, the level shift output signal VB is set to a high level like the positive power supply voltage Vcc, so the N-channel MO3F
ETQ9 is turned on. Therefore, the ground potential of the circuit is supplied to the negative power supply voltage terminal Vss, which is in a floating state due to the power not being turned on, through the MO3FETQ9. This allows N-channel MO3
Since the potential of the P-type well region P-WELL where the FET is formed is fixed to the same potential as the circuit ground potential GND, a parasitic NPN transistor Q as shown in FIG.
2 is never turned on. Therefore, it is possible to prevent the latch amplifier that occurs when both the parasitic PNP transistor Q1 and the parasitic NPN l-transistor Q2 are turned on.
次に、遅れて負の電源電圧Ｖｓｓが供給されると、上記
分圧電圧ＶＡが負の電源電圧Ｖｓｓに向かって低下する
。この電圧ＶＡがＣＭＯＳインバータ回路のロジックス
レッショルド電圧以下に達すると、ＮチャンネルＭＯ３
ＦＥＴＱ６はオフ状態に、ＰチャンネルＭＯ３ＦＥＴＱ
５はオン状態にされ、その出力信号を正の電源電圧Ｖｃ
ｃのようなハイレベルにする。これにより、レベルシフ
ト回路を構成するＰチャンネルＭＯ３ＦＥＴＱ’７はオ
フ状態にされるので、レベルシフト出力ＶＢは急激に負
の［源電圧Ｖｓｓに従ったレベルに低下する。すなわち
、上記レベルシフ１−出力ＶＢは、ダイオード形態のＭ
Ｏ３ＦＥＴＱ４にり形成されたバイアス電圧によってＮ
チャンネルＭＯ３ＦＥＴＱ８が常時オン状態にされてい
るので、負の電源電圧Ｖｓｓの立ち下がりに従った電圧
にされる。これにより、ＮチャンネルＭＯ３ＦＥＴＱ９
はオフ状態にされ、負の電源電圧Ｖｓｓから回路の接地
電位ＧＮＤに向かって流れる電流を遮断させる。Next, when the negative power supply voltage Vss is supplied with a delay, the divided voltage VA decreases toward the negative power supply voltage Vss. When this voltage VA reaches below the logic threshold voltage of the CMOS inverter circuit, the N-channel MO3
FETQ6 is in off state, P channel MO3FETQ
5 is turned on and its output signal is connected to the positive power supply voltage Vc.
Set it to a high level like c. As a result, the P-channel MO3FET Q'7 constituting the level shift circuit is turned off, so that the level shift output VB rapidly decreases to a level according to the negative source voltage Vss. That is, the above level shift 1-output VB is a diode type M
Due to the bias voltage formed by O3FETQ4, N
Since the channel MO3FETQ8 is always on, the voltage follows the fall of the negative power supply voltage Vss. This allows N-channel MO3FETQ9
is turned off to cut off the current flowing from the negative power supply voltage Vss toward the ground potential GND of the circuit.
この実施例回路においては、正、負の両電源電圧Ｖｃｃ
、Ｖｓｓが供給された状態では、上述のように、ＣＭＯ
Ｓインバータ回路のＮチャンネルＭＯ５ＦＥＴＱ６とレ
ベルシフト回路のＰチャンネルＭＯ３ＦＥＴＱ７がオフ
状態にされるでいるので、これらを通して直流電流が流
れることはない、また、分圧回路は、その抵抗Ｒの抵抗
値が大きな抵抗値に設定されることによって、微少電流
しか消費しないようにされている。In this embodiment circuit, both positive and negative power supply voltages Vcc
, Vss is supplied, as described above, CMO
Since the N-channel MO5FET Q6 of the S inverter circuit and the P-channel MO3FET Q7 of the level shift circuit are turned off, no DC current flows through them. By setting the resistance value, only a small amount of current is consumed.
（効 果〕
（１１正、負の二電源電圧で動作するＣＭＯ３集積回路
装置において、ラッチアップの原因である負の電源電圧
端子がフローティング状態を分圧回路と電圧比較回路と
によって検出して、回路の接地電位点と負の電源電圧端
子をスイッチＭ ＯＳ Ｉ” Ｅ Ｔによって短絡させ
るものである。これにより、ウェル領域はほり回路の接
地電位に固定されるので、上記ラッチアップの発生を防
止することができるという効果が得られる。(Effects) (11) In a CMO3 integrated circuit device that operates with two power supply voltages, positive and negative, the floating state of the negative power supply voltage terminal, which is the cause of latch-up, is detected by a voltage divider circuit and a voltage comparator circuit, The ground potential point of the circuit and the negative power supply voltage terminal are short-circuited by a switch MOS I"ET. This fixes the well region to the ground potential of the digging circuit, thereby preventing the occurrence of the latch-up described above. The effect of being able to do this is obtained.
（２）上記（１）のラッチアップ防止回路はＣＭＯ３集
積回路装置に内蔵されるものであるので、ラッチアップ
防止のための外付は部品点数の削減を図ることができる
という効果が得られる。(2) Since the latch-up prevention circuit in (1) above is built into the CMO3 integrated circuit device, it is possible to reduce the number of external parts for latch-up prevention.
（３）負の電源電圧のフローティング状態を検出する電
圧比較回路及びレベルシフト回路として０Ｍ０８回路を
利用することにより、両電源電圧が供給された定常状態
での低消費電力化を実現できるという効果が得られる。(3) By using the 0M08 circuit as a voltage comparator circuit and a level shift circuit that detect the floating state of the negative power supply voltage, it is possible to realize lower power consumption in a steady state where both power supply voltages are supplied. can get.
（４）ランチアンプ防止回路は、通常のＮチャンネルＭ
Ｏ３ＦＥＴとＰチャ７ネ／ｌ、ＭＯＳＦＥＴとにより構
成されるものであるので、通常のＣＭＯ３集積回路の製
造プロセスをそのまま利用できるという効果が得られる
。(4) The launch amplifier prevention circuit is a normal N-channel M
Since it is composed of an O3FET, a P channel 7/l, and a MOSFET, it is possible to use the manufacturing process of a normal CMO3 integrated circuit as is.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記分圧回路
を構成する抵抗Ｒは、ＭＯＳＦＥＴに置き換えるもの、
また逆にダイオード形態のＭＯ３ＦＥＴＱ３．Ｑ４は抵
抗素子に置き換えるものであってもよい。また、電圧比
較回路は、ＭＯＳＦＥＴのしきい値電圧を利用するもの
、あるいは差動回路等積々の実施形態を採ることができ
るものである。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the resistor R constituting the voltage divider circuit may be replaced with a MOSFET;
On the other hand, MO3FETQ3 in diode form. Q4 may be replaced with a resistive element. Further, the voltage comparison circuit can take various embodiments such as one that utilizes the threshold voltage of a MOSFET or a differential circuit.
さらに、０Ｍ０３回路は、上記実施例の導電型を全て逆
にするもの、すなわち、Ｐ型基板にＮチャンネルＭＯ３
ＦＥＴを形成し、Ｎ型ウェル領域にＰチャンネルＭＯ３
ＦＥＴを形成するものであってもよい。この場合には、
これに応じて電源電圧の極性を入れ換え、上記ラッチア
ップ防止回路を構成するＭＯＳＦＥＴの導電型も逆にす
ればよい。Furthermore, the 0M03 circuit has all the conductivity types of the above embodiments reversed, that is, an N-channel MO3 on a P-type substrate.
FET is formed and P channel MO3 is formed in the N type well region.
It may also form an FET. In this case,
Correspondingly, the polarity of the power supply voltage may be reversed, and the conductivity type of the MOSFET constituting the latch-up prevention circuit may also be reversed.
この発明は、正、負の二電源電圧で動作させられるＣＭ
Ｏ３集積回路装置、例えばディジタル電話交換装置にお
けるコード／デコード（ＧＯＤＥＣ）回路等に広く利用
できる。特に、プリント基板上に実装され、その抜き差
しによって電源遮断と電源投入が行われるものに有益な
ものになるものである。This invention is a CM operated with two power supply voltages, positive and negative.
It can be widely used in O3 integrated circuit devices, such as code/decode (GODEC) circuits in digital telephone exchanges. This is especially useful for devices that are mounted on a printed circuit board and whose power is turned off and turned on by inserting and removing the board.
第１図は、二電源方式のＣＭＯ３回路におけるランチア
ップの発生を説明するための概略断面図、第２図は、こ
の発明に係るラッチアップ防止回路の一実施例を示す回
路図、
第３図は、その動作を説明するための波形図である。
代理人弁理士 高橋 切火
第 １ 図
第 ２ 図
第 ３ 図FIG. 1 is a schematic cross-sectional view for explaining the occurrence of launch-up in a CMO3 circuit with a dual power supply system, FIG. 2 is a circuit diagram showing an embodiment of the latch-up prevention circuit according to the present invention, and FIG. is a waveform diagram for explaining the operation. Representative Patent Attorney Kirihi Takahashi Figure 1 Figure 2 Figure 3
Claims (1)
するＣ Ｍ ＯＳ集積回路装置であって、」孔開正の電
源電圧と負の電源電圧端子間に設けられた分圧回路と、
上記質の電源電圧がフローティング状態における分圧出
力を検出する電圧比較回路と、この電圧比較回路におけ
る上記検出出力を受けて負の電源電圧端子と回路の接地
電位点との間に設けられたス・インチＭ ＯＳ Ｆ Ｅ
Ｔをオン状態にさせるレベルシフト回路とを含むこと
を特徴とするＣＭＯ３集積回路装：Ｎ。 ２、上記電圧比較回路は、ＣＭＯＳインバータ回路によ
り構成されるものであり、上記レベルシフト回路は、上
記ＣＭＯＳインハーク回路の出力信号を受けるＰチャン
ネルＭＯ３ＦＥＴと、上記分圧回路によって形成された
バイアス電圧を受けるＮチャンネルＭ ＯＳ Ｆ’ Ｅ
Ｔとの直列回路で構成されるものであることを特徴と
する特許請求の範囲第１項記載のＣＭＯ３築積回路装置
。[Claims] 1. A CMOS integrated circuit device that operates by being supplied with two positive and negative power supply voltages, the CMOS integrated circuit device being provided between a positive power supply voltage terminal and a negative power supply voltage terminal. a voltage divider circuit,
A voltage comparator circuit that detects the divided voltage output when the power supply voltage of the above quality is in a floating state;・Inch M OS F E
A CMO3 integrated circuit device characterized by including a level shift circuit for turning on T. 2. The voltage comparator circuit is composed of a CMOS inverter circuit, and the level shift circuit includes a P-channel MO3FET that receives the output signal of the CMOS in-hark circuit and a bias voltage formed by the voltage divider circuit. Receive N channel M OS F' E
The CMO3 building circuit device according to claim 1, characterized in that it is constituted by a series circuit with T.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112937A JPS60257620A (en) | 1984-06-04 | 1984-06-04 | Cmos integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112937A JPS60257620A (en) | 1984-06-04 | 1984-06-04 | Cmos integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257620A true JPS60257620A (en) | 1985-12-19 |
| JPH0542852B2 JPH0542852B2 (en) | 1993-06-29 |
Family
ID=14599224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112937A Granted JPS60257620A (en) | 1984-06-04 | 1984-06-04 | Cmos integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257620A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002000004A3 (en) * | 2001-07-05 | 2002-05-16 | Ericsson Telefon Ab L M | Detrimental latch-up avoidans in digital circuits |
-
1984
- 1984-06-04 JP JP59112937A patent/JPS60257620A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002000004A3 (en) * | 2001-07-05 | 2002-05-16 | Ericsson Telefon Ab L M | Detrimental latch-up avoidans in digital circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542852B2 (en) | 1993-06-29 |
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