JPS6025399A - デジタル信号のスイツチングシステムのための周辺制御システムおよびスイツチングシステムのための周辺制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、デジタル電話システムに関し、詳しくは上記
システムに連合する周辺ユニットを制御するための装置
に関する。 デジタル電話システムは、ＰＣＭ（パルス符号変調）さ
れた音声信号およびコンピュータや池のデータ信号を周
辺ユニット間でスイッチングするために用いられる。こ
れらの周辺ユニットは、コーデック（コーダーデコーダ
ス）に接続されたｌ！準アナログ電話、デジタル電話、
コンピュータ端末。 トーン発生器などであり得る。上記周辺ユニットは、「
おしの」即ち受動的制御器を有するがまたは制御器のな
い機器、もしくはそれ自身の制御器を含んだ「利口な」
機器である。 」１記電話システムは、時分割マルチプレクスト信号を
周辺ユニット間でスイッチングするスイッチング配列と
通信する主制御装置から典型的に形成される。 上記主制御装置の時間ロスを減少させるために、上記周
辺ユニットの全てまたは上記周辺ユニットの組は周辺制
御器によって度々制御され、該周辺制御器は補助の回路
をもつマイクロプロセッサで通常形成される。上記主制
御装置は、それ１′１身が周辺ユニットを制御する上記
周辺制御器と通信する。上記周辺制御器によって引受け
られる活動は、周辺ユニット内の走査点の通常の走査と
、制御信号の周辺ユニットへの（云送と、周辺ユニット
から上記主制御装置への監視信号の伝送である。 上記周辺制御器によって周辺ユニットを制御する方法に
はいくつかの方法があるが、これらの方法は、後述する
ような問題を抱えている。 〈実施例〉 第１図に、従来の周辺制御システム例を示す。 周辺プロセッサ１はチャネルやリンク（図示せす。）を
経て中央制御装置と通信し、並列バス３を経て周辺回路
２と通信する。この通信形式は、比較的安価であり、通
信の制御に関するソフトウェアを完成するのは、特に難
しくはないことが分っている。 しｈ化、もし周辺回路の一つが並列バスに負荷を与える
ような故障をするならば、上記並列バス全体が使用でき
ない状態にされ得ることが分っている。このように、上
記システムは、比較的安価で簡単に完成できる一方で、
信頼性が高くないということか明らかである。 従来の周辺制御システムの第２の例を第２図に示す。こ
の構造で周辺プロセッサ１は、マルチプレクサ／ディマ
ルチプレクサの配列４を経て周辺回路２と通信する。こ
のシステムでは」１記マルチプレクサ（ディマルチプレ
クサ）の配列から各周辺回路へ接続される個別の直列伝
送用線、即ち各周辺回路専用の直列伝送用線がある。従
って、典型的システムでは何百という直列伝送用線が用
いられる。 この形式のシステムは、上記の並列パスシステムよりも
信頼性が高いことが分っているが、周辺機器（周辺ユニ
ット）の数が増えるに従ってケーブル布線の困姉が明ら
かに増え、費用が増大し、漏話の可能性が増える。さら
に、マルチプレクサ／ディマルチプレクサの配列の使用
は、高価であり、複雑なソフトウェアの使用を必要とす
ることか分っている。 各システムの」１記欠陥に加えて、上記周辺プロセッサ
は、通話に関する信号と同じく伝送制御信号および監視
信号に絶えず関係させられなければならない。 本発明は、上記周辺プロセッサの時間ロスを相当にｉｔ
しるシステムであり、かくして」−記２つのシステムに
ついて非常に劇的な利点を提供する。 さらに、本システムは、比較的安価に完成でき、高い信
頼性があることが分った。上記システムに接続される一
つの周辺回路の故障は、残りの周辺回路の動作を妨げる
ことがない。さらに、」二記第２の従来例について制御
システムから周辺機器・＼の艮いケーブルの数は、実質
的に減少する。 本発明は、ここではＤＸスイッチとして示１時間分割お
よび空間分割スイッチング要素の組合せを用いることに
よって容易にされる。−に記Ｉ）Ｘスイッチは、時分割
された複数のデータチャネルの時間分割スイッチングお
よび空間分割スイッチングを組合せるが、またスイッチ
が切られるか自己消去されるまで本質的にデータを格納
する。一つの配列即ち制御情報が通過する６個のＤＸス
イッチ配列において、総計７６８の周辺機器が制御され
得る。 概して、本発明は、デジタル信号スイッチングシステム
のための周辺制御システムであり、並列バス上のスイッ
チングシステムからの周辺機器制御信号を受信するため
の装置と、チャネルに分けられた時分割マルチプレクス
ト信号を搬送するだめの複数の直列伝送用線と、上記並
列バスから周辺（戊器へ伝送するための線の予め定めら
れた河本かの予め定められたチャネルへ信号を中継する
ためのスイッチング装置とからなり、各周辺（幾器は上
記線の１本の特定のチャネルを割り当てられ、周辺機器
の数は上記線の数の倍数になる。 上記周辺制御システムは、逆の方向にもＩＩＩ　％得、
」１記周辺機器がらの線の特定のチャネルに受信される
監視信号は、中継されて」１記並列バスに印加される。 さらに、同様のスイッチングマトリック又は、時分割直
列伝送用線と主スイツチングシステムの情報スイッチン
グマトリックスに接続される他の時分割直列伝送用線と
の間に情報信号を伝送する。側周辺マトリックスは、１
］ｔ−の周辺制御装置に制御されている。」１記スイッ
チングマトリックスは、より好ましくは時間分割、空間
分割スイッチング装置の組合せである。 第３図は、本発明の１既略ブロック図である。周辺プロ
セッサは、ＤＸスイッチ回路６を経て周辺回路５と通信
する。」１記周辺プロセッサ１は、並列バスを経て非常
に少数のＤＸスイッチ回路６と通信し、」二記ＤＸスイ
ッチロは、専用の双方向リンクを経て周辺回路５と通信
する。各周辺回路は、１６個までの周辺線回路が載せら
れるプリント回路基板であり、夫々が周辺ポートを提供
する。その結果、上記ＤＸスイッチ回路から」１記周辺
回路への制御線の数は、周辺機器の数よりもむしろプリ
ント回路基板の数に対応する（即ち双方向の伝送のため
に１基板につ５１本の線）。各線は、時分割されており
、例えば１６チヤネルを搬送し、１周辺（成型につき１
チヤネルである。このように、夫々が周辺ボートを提供
する７６８個の周辺線回路に対して、従来例で必要とさ
れるような７６９本や１５３６本の線や長い並列バスよ
りも、わずかに３２本の制御線があるだけである。その
結果として、比較的安価に完成できるソフトウェアと、
周辺回路への少ない線と、漏話のｉ或少とになる。 上記周辺プロセッサ１は、本発明の主題でないリンクを
経て主デノタルスイッチングシステムと通信する。 より好ましい実施例において、上記各ＤＸスイッチは８
個の分離した周辺回路と通信し、故に６個のＤＸスイッ
チは４８個の周辺回路と通信する。 もし各周辺回路が１６個までのポートを含むならば、該
各ボートは特定の１個の周辺機器と通信するためのもの
なので７６８個の周辺機器が制御できる。 さらに、上記周辺機器は一１二記のように「おしくｄｕ
ｍｂ）Ｊまたは［利口（ｓｍａｒｔ）Ｊのどちらかであ
り、］ユ記ＤＸスイッチと周辺回路は、周辺（成型へ向
って通過する制御データを通す。 もし周辺機器が故障すれば、該周辺機器のボートだけが
役立たなくなる。もし周辺回路５が故障すれば、単一の
ポー　トだけかまたは最大の１６ポートのどちらかが役
立たなくなる。もしＤＸＸスイッチ回路故障すれば、１
個の周辺回路だけかまたは上記ＤＸスイッチ回路に接続
される最大総、数の周辺回路が影響を受ける。 従って単一の周辺回路の故障は第１図の回路におけるよ
うに周辺回路の全てを役立たなくすることかなく、第２
図のシステムにおけると同様に信頼性が高い。さらに、
上記ＤＸＸスイン開回路、自己消去型であり、上記様々
の周辺（成型への上記信号出力経路を自動的に制御する
ので、周辺プロセッサ１の膨大な量の時間ロスを軽減す
る。上記周辺プロセッサは、利用できる時間内により多
くの仕事を逐行するためや、より多くの周辺機器を制御
するためにこのように適用され４０る。とにかく、一定
数の周辺ボートに対して、従来例よりも上記信頼性は増
大し、そして／または」１記費用は減少する。 上記ＤＸスイッチ回路は、並列制御データを直列伝送用
出力線へ作力１けるとともに、直列入力データを受け該
データを並列伝送用線に印加するための装置からなり、
上記並列伝送用線は周辺プロセッサ１に接続される。」
二記１）Ｘスイッチ回路は、フンラッド・レヴイス発明
で゛社団法人ミテルに帰す１９８１年９月１１日提出の
カナダ国特許出願３８５．７２６名称［時分割スイッチ
ングマ）リックス」に述べられている。上記特許出願の
明細書は参照によって本発明に合体されている。上記Ｄ
Ｘスイッチ回路の記述は、第４Ａ、４１３図に示される
ブロック図に従う。 第４Ａ図において、時分割マルチプレクスト入力信号を
通す複数の入力線、典型的にはＰＣＭｌＮ０−ＰＣＭｌ
Ｎ７の参照符を付した８本の線が、１０１Ａと１０１Ｂ
の２部分で示す入力データマニピュレータに接続される
。各周辺機器に向かう各入力線上のデータは、直列の７
オーマツトで受け入れられ、該データの時系列が複数の
フレームに分割され、」二記各フレームか３２のチ■ネ
ルに分割され、上記各チャネルが、１データ詔を有する
８バイトずつに分割される。上記マニピュレータ１０１
Ａおよび１０１Ｂにて上記各チャネル上の信号は直列７
オーマツトから４（−列７オーマットに変換される。そ
の結果の信号系列は、８ピント並列リンクを経て各マニ
ピュレータか呟　メモリ１０２として後述するデータメ
モ’Ｊ　］　ｆｌ　２　Ａおよび］　（１２Ｂの２つの
対応する部分のデータ１）人力に与えられる。このデー
タをデータメモリ１０２に記憶するタイミングは、書き
込み制御論理回路１０３　Ａと１０３１３とによって制
御され、この古き込み論理回路は一対のリード（ｌｅａ
ｄ）ＳＤ八へＷとＣＩ、Ｋ即ちクロック源Ｃ２４４によ
って制ｉｌｌ＋　３れ、その両方はタイミング波形発生
器１１ｉｊ（第・１１３図）で作られるタイミング波形
をのせている。」１記データメモリ部は、入力データマ
ニピュレータ部および書き込み制御論理回路が接続され
るのと同様に勿論接続される。」二元例示のデータメモ
リは、８本の人力線の各１本からの１フレームを格納す
るための２５６Ｘ８ビツトで編成され、その各入力線は
夫々が２．０４８ＭＨｚ直列データ流を導く。 上記データメモ１月０２の出力ボートＱは、８ビツト並
列リンクを経て後述する回路構成要素を通り、並列から
直列の変換を行なう出力データマニピュレータに導かれ
る。マニピュレータ１０４は、　Ｉ／Ｐ　ＣＬＫ、０／
Ｐ　ＣＬＫ　、　（）／ＰＬＤの各ターミナルに夫々入
力される大カクロンク信号、出力クロック信号、出力ロ
ードタイミング信号によって繰作される。 」１記マニピュレータ１０４がらの８ビツト並列出力導
線（リード）１０５は、相応する数の三状態つまり３位
置スイッチ、すなわち三状態ドライバ１０６に接続され
、該ドライバからの出力は、人々が時分割マルチプレク
スト出力信号を通す８本の出力ｍＰｃＭＯＵＴＯ−ＰＣ
ＭＯＵＴＴの組１：接続される。 ８ビツト部分１０７Ａと３ビツト部分１０７Ｂに都合よ
く編成される２５６Ｘ１１ピツＩｆ続ｚモリは、８ビツ
ト並列データ入力ターミナルＤを有し、該入力ターミナ
ルは、データｉ原にコン１０−ラ・インターフェース１
１７（第、ｔ　Ｂ図）およびリードＣＤ　（７〜０）に
よって接続され、」１記コントローラ・インターフェー
スはマイクロプロセッサ・コントローラ（図示せず。）
に接続される。」―記８ビット並列アドレス人力ＡＤは
、２つの８ビ。 ト並列入力をもつ２　：　１マルチプレクサ１（）８の
出力に接続される。一方の入力は、２つの組、即ち５本
の並列線Ａ　（４〜０）にアドレスを受ける組と３本の
並列線ＣＡＲ（２〜Ｏ）にアドレスを受ける組とに分け
られ、上記入力の各組はコントローラ・インターフェー
ス１１７を経てマイクロプロセッサ・コントローラに接
続される。飢方の８ビツト並列人力は、導線ＣＭＲＡＣ
（７〜（’１）−ｌ：のタイミング波形発生器に接続さ
れる。書と込み制御論理回路１０９Ａおよび１　ｆ）　
９　Ｂは、接続メモリ１０７Ａと１０７Ｂの夫々の書き
込み線つまりライト線Ｗに接続される出力を有し、ＣＣ
Ｍ　＋−ＢＷ、ＳＣＲ／Ｗ、ＣＬＫ２４４の各線に人力
タイミング信号をもっている。 接続メモリ部分１０７　Ａおよび１０７Ｂの出力Ｑから
の８本の並列出力線と３本の並列出力線は、−刻の対応
する接続メモリデータレノスタ１１０Ａと１１０Ｂのデ
ータ入力に接続される。接続メモリ部分１０７Ａおよび
１０７Ｂの出力導線は、（後述する）マイクロプロセッ
サ・コントローラに接続されるコントローラ・インター
フェース１１７の入力ＣＭＤ（７−０）＃、及びＣＭＤ
（１０−８）にも接続される。 データ・メモ１月（）２の出力Ｑに継がれる導線は、マ
イクロプロセッサ・コントローラに接続されるコントロ
ーラ・インターフェース１１７のＤＭＤ（７〜０）入力
に接続される。 接続メモリ・データレノスタ１１０Ａの出力ビット０〜
７は、マルチプレクサ１１０および１１１の相応する８
ビツト並列入力に加えられる。マルチプレクサ１１０の
第２の８ビツト入力は、データメモ１月０２の出力に接
続され、マルチプレクサ１１０の８ビツト並列出力は、
並列−直列出力データマニピュレータ１０４の入力に接
続される。 マルチプレクサ１１１の８並列出力ビットのうちの７ビ
ツトは、データメモリ１０２のアドレス７１１９人力に
加えられ、一方、８番目のビットは、メモリ部分］０２
Ａの出力イネイブル人力およびメモリ部分１０２Ｂの出
力イネイブル入力に１個のインバータ１１９を通って加
えられる。マルチプレクサ１１１の第２の８ビツト並列
入力は、アドレスＡ（４〜Ｏ）出力およびコントローラ
・インターフェース１１７のメモリアドレス出力Ｃ１〜
Ｒ（２〜（〕）に按続される。さらに、第３の７ピッ日
１−列人力は、導線Ｄ　Ｍ　ＷＡ　Ｃ（６〜０）を経て
タイミング波形発生器１１８に接続される。 接続メモリ・データレノスタ１１　（Ｉ　Ｂの出力ビッ
ト８〜１０は、オアゲ−）１１２の３ピント４１′１列
人力ＣＭＤＲＩＯに加えられる。オアゲート１１２の第
２の入力は、コントローラ・インターフェース１１７が
らのＣＡ　Ｒ７線に接続される。オアゲート１１２の出
力は、マルチプレクサ１１０の入力選択部分に接続され
、上記出力によって」二記マルチプレクサへの２つの入
力のうちどちらかが選択され得る。 上記接続メモリ・データレジスタ部分１１０Ｂからの第
８お上び第９ビツトを通す出力導線は、リタイミングレ
ジスタ１１３の入力に接続される。 上記ビットは、上記リタイミングレジスタを通過させら
れ論理回路１２（）に達し、該論理回路１２０の１本の
出力線か直列−並列変換器１１４の入力に接続される。 リタイミングレジスタ１１３の参照符ＸＣをイτｊした
第９ビツト出力線は、外部回路の制御に用いるために設
けられる。コントローラ・インターフェース１１７から
のＣＡ　ＲＧおよびＣＡ　ＲＳ導線は、論理回路１２０
に接続される。 接続メモリ・データレノスタｌｌ０Ｂからの出力線の直
列ビｙ）は、直列−並列変換器１１４で変換され、上記
変換器１１４の出力Ｑから８ビット並列形で畠カドライ
バ制御しンスタ１〕５に加えられる。出力ドライバ制御
信号を運ぶ」１記しノスタ１１５からの出力導線０ＤＣ
（７〜０）は、出力イネイブル入力導線ＯＤＥを持つ出
力イネイブル制御論理回路１１Ｇの相応する入力に接続
され上記出力イネイブル制御論理回路は、外部回路から
出力圧状態ドライバを特定の状態にさせるために、外部
回路構成要素に接続されイ”Ｊｒる。出力イネイブル制
御論理回路１１６の出力導線は、上記出力圧状態ドライ
バ１０Ｇの制御入力に接続される。 マイクロプロセンサ・コンＩ・ローラ・インターフェー
ス回路１１７は、上記回路とマイクロプロセッサ・コン
トローラ（図示せず。）とを、Ｅ、Ｒ７ｗ、　Ｍ＋＜、
ＣＩＥの各導線およびアトルスバス導線Ａ　（５〜０）
およびデータバス導線Ｄ（７〜０）によりインターフェ
ースする。上記コントローラ・インター７エー久１１７
への人ノｊは、８本の［データメモリ・リード」データ
線１）ｈ骨）（７〜（〕）と。 １１本の接続メモリ・ジ−１ｔデータ線Ｃｈ４Ｄ（７〜
０）およびＣＭＩ）（１０〜８）である。コントローラ
・インターフェース１１７がらの出力は、夫々１本のコ
ントローラ接続ロー・ライト・イネイブル・メモリ線Ｃ
ＣＭＬＢ　Ｗおよびコントローラ接続ハイ・ライト・イ
ネイブル・メモリ線ｃ　ｃ　Ｎ１ＨＢＬと、５アドレス
ビツト線Ａ（４〜（））と、フントローラ・アドレス・
レジスタビットＣＡＲ（２〜０）と、データおよび接続
メモリのアドレスを明示するコントローラ・アドレス・
レンスタビッ）ＣＡＲ（７〜５）と、接続メモリ入力デ
ータを明示する８本の線ＣＤ（７〜０）とである。 運軟中では、入力信号は導線Ｔ’　ＣＭ　Ｉ　Ｎ　（１
〜１）ＣＭＩＮ７に受けられ、１０１Ａおよび１０１Ｂ
の人力データマニピュレータ内の直列−並列変換器で直
列形から並列形に変換される。次いで、上記並列データ
は、スピーチ・メモリ（即九データメモリ１０２）に書
き込まれる。アドレス・メモリ（即ち接続メモＩＪ　１
０７　）は、データマニピュレータ１０４に相応する並
列−直列変換器へ読み出されるデータワードのアドレス
を格納し、上記データマニピュレータから上記データワ
ードが出力線ＰＣＭＯＵＴＯ−ＰＣＭＯＵｉ’？＋＝直
接加エラれる。 このようにして、上記回路は、」１記周辺機器・・のお
よび上記周辺機器からのＰＣＭ（パルス符号変＞１１）
された音声やデータ信号の時分割スイッチングと空間分
剤スイッチングとを遂行する。 連合されたマイクロプロセンサ・コントローラ（図示せ
ず。）は、」１記データメモリＩ　（１２へのリード・
アクセスと、接続メモ’）　］　ｔ、ｌ　７へのリード
・ライトアクセスとの両方を持つ。それ故、データメモ
１月０２が８１σ列人カリンクに人力される８ビツトデ
ータワードの１フレームを格納すれば、このデータのど
れもが上記マイクロプロセッサ、・コントローラ

【こよ
って読まれ１ニドる。このことは、出力線Ｄ　Ｍ　Ｉ）
　（７〜（））を経てデータメモリ１０２Ａからコント
ローラ・インターフェース１１７の入力に接続されるデ
ータメモｌ）　１　（１２の出力によって成就される。 こうして、入力Ｐ　ＣＭ線に伝えられるデータ信号は、
上記マイクロプロセッサ・コントローラによって読まれ
得る。このように、」−２記周辺機器からの制御信号入
力は、１−記１）Ｘスイッチを経て上記周辺制御装置へ
直接送られ得、該周辺制御装置から主システム制御装置
へ送られ得る。 」１記マイクロプロセッサ・コントローラは、デ−夕導
線ＣＤ（７〜・（））を経て、マルチプレクサ１０８に
接続される導線Ａ（４〜０）およびＣＡ　Ｒ（２〜０）
上に明記される接続メモリ１０７のアドレスに書き込み
を行なうとともに、上記接続メモリの内容を導線ＣＤ　
Ｍ（７〜０）を経て読み込み、該導線ＣＭ　Ｄ　（７〜
０）は、接続メモリ１０７Ａの出力からコントローラ・
インターフェース］１７の対応する入力に接続される。 上記マイクロプロセッサは、」二記周辺（成型インター
フェース（または、時には主システムスイッチング回路
網）に導びく出力導線ＰＣＭ０ＵＴＯ〜Ｆ’ＣＭＯＵｉ
”７に以下のように直接書き込みを行なうこともできる
。」１記接続メモリからの信号は、接続メモリデータレ
ジスタ部分１１０Ａと１１０Ｂに一時的に格納される。 接続メモリレジ゛スタ１１０Ａからの最も重要な８ビツ
トの出力（ＣＭ　Ｄ　Ｒ（７〜０））は、マルチプレク
サ１１０の並列入力の一方に加えられ、またデータメモ
リ１０２の出力ピッＦは上記並列入力の池方に加えられ
る。データレジスタ１１０Ｂからの第１０ビツトカ何二
記マイクロプロセツサ・コントローラからのＣＡＲ″′
Ｌ線上のピッｉ・とあいまって、マルチプレクサ１１０
の上記２つの入力グループのうちどちらが、出力テ゛−
タマニピュレータ１０４お↓びＦ’ＣＭ出力導線への出
力であるかを統御するので、」二記マイクロプロセッサ
・コントローラか、データメモリ１０２がらＰＣＭワー
ドのがわりに」二記コン１０−ラ自身の出力信号をその
出力線上に代用することがで終るということは明白であ
る。このように、上記主システム制御装置からのデータ
信号は、周辺機器制御装置によって、」二記主システム
スイッチングネットワークに導びく通話を処理するため
に使われるトランクスに継なくことなく上記周辺機器に
送られ得る。 さらに、上記入力線からデータメモ１月（）２に格納さ
れた入力信号は、データメモＩＪ　］　ｆ＋　２の出力
からの導線ＤＭＤ（７〜０）を経て、コントローラ・イ
ンターフェース１１７を通って地域マイクロプロセッサ
に直接読まれ得る。 データメモ１月（）２に格納された信号は、接続メモ１
月（）７Ａに格納された信号で明記されるアドレスによ
って、通常その出力ＰＣＭ導線と時間スロットとを指定
され、上記接続メモ’）　１０７　Ａに格納された信号
は、接続メモリ・データ・レジスタＩＩＵＡおよび８ビ
ット並列導線ＤＭＤＲ（７〜Ｏ）を経て、マルチプレク
サ１１】への入力になる。さらに、」−記マイクロプロ
センサ（よ、マルチプレクサ１１１への入力であるメモ
リアドレス導線ＣＡ　Ｒ（２〜０）およびｌ＼（／Ｉ・
−〇）を通して、データメモ１月（＋　２から出力され
るべきワードを直接特定して代替することがでとる。マ
ルチプレクサ１１１への第３の信号源は、タイミング波
形発生器１］８から接続されるタイミング信号５１）Ｍ
　Ｗ　Ａ　Ｃ（６〜０）である（第４Ｂ図）。 上記連合されたマイクロプロセッサは、導！ａＣΔＲ（
２〜０）とＡ（４〜０）上に明記された接続メモリ部分
１０７　Ａおよび１０７　Ｂのアドレスに、書き込み制
御論理回路１　（１９Ａと１１）　り　Ｂによって明記
される時間に、１１ビツトのワード（０〜１０ビツト）
を書き込むとともに、上記書外込み制御論理回路は、そ
れに連合する」１記メモリにｐ：き込み命令を発する。 」１記接続メモリの第１０ビツトは、」二記データメモ
リまたは」１記接続メモリの第７〜Ｏビ・ントのいずれ
が、８ピントワード）原として直列出力リンクに送出さ
れるベトがを選択するのに用いられる。」、配信１０ピ
ントの状態によって」二記直列出力リンクの８ビツトは
、導線ＣＭ　ｌ’）Ｒ（７〜０）とマルチプレクサ］１
（）を経て」二記出ＪＪ　データマニピュレータへ送ら
れるワードを形成するが、あるいは対応するチャネル時
間の間に対応する出力リンクに送られる。」二記データ
メモリに格納された２５−６個の８ビツトワードのうち
の。 １ワードを選択する。１１η述の如く、に記１　］　（
１ビットは、マルチプレクサ１１０の状態を変更するオ
アゲート１１２を通り、」二記マルチプレクサを経て出
力データマニピュレータ１０４へ通過可能とされる特別
のデータ源を明示する。　」１記接続メモリの第１０ビ
ツトは外部回路の制御のために用いられる。上記第９ビ
ツトは、接続メモリデータレジスタ部分１１０Ｂから入
力され、リタイミング・し２゛スタ１１３でクロックタ
イミング信号Ｃ４８８により位相を修正され、導線ＸＣ
」二に外部回路制御用に利用可能とされる。 第８ビツトは、接続メモリデータ・レジスタ部分１１０
Ｂからりタイミングレジスタ１１３および論理回路１２
０を経て直列−並列変換器１１４へ通り、直列ビットは
直列−並列変換器１１４で８ビット並列形に変換され、
該並列８ビツトは出力ドライバ制御レジスタ１１５に格
納される。」二記出力ドライバ制御レジスタの出力信号
は、出力イネイブル制御論理回路１１６に加えられ、次
いで、該回路から出力圧状態ドライバ１０６のゲートに
加えられる。これによって、対応する出力リンクに対す
る上記三状態ドライバの伝達と出力インピーダンス状態
が明記される。 上記第１０ビツトが０の場合、上記接続メモリの第７〜
０ビツトは、上記データメモリのうちからその接続メモ
リのロケーションに対応しかつ直列出力リンクに送られ
るべぎ１ワードを、その接続メモリのロケーションに対
応したチャネル時間の開明記する。こうして、第１（）
ピントが（）の場合、−に配信７〜（）ビットは、導線
ＣＭ　Ｉ）　Ｒ（７〜０）からマルチプレクサ１］、ｌ
を経てデータメモリ１０２のＡＤ大入力加えられるアド
レス信号である。 上記第１０ビントカ弓の場合、上記接続メモリのｆ５７
〜０ビットは、その接続メモリのロケーションにヌ１］
応しかつ直列出力リンクに送られるべきデータワードを
、その接続メモリのロケーションに対応したチャネル時
間の間構成する。このデータワードは前述の如くマルチ
プレクサ１１（）を通過する。 これ１こよって、マイクロプロセンサ・フン１０−ラは
、それ自身フレーム、チャネル、ピントタイミングおよ
び直列−並列変換に関係なく、」−記データメモリから
の直列人力リンクを読み込む。 上記接続メモリの書き込みによって、−ト記マイクロプ
ロセッサ・コントローラは、それ自身タイミングや並列
−直列変換に関係なくその直列出力リンクを経て、デー
タワードを送ることがでとる。 このように、上記ＤＸスイッチは、任意の入力線の入力
チャネルと任意の出力線の出力チャネルとの間で信号の
スイッチングを行なえ、またデータをマイクロプロセッ
サへ送ったり、マイクロプロセッサからデータを受けて
該データをいずれの出力チャネルにも加えることができ
る、ということが明らかである。さらに、」二記マイク
ロプロセッサは、」二記ＤＸスイッチ内のスイッチング
経路を制御できる。」二記ＤＸスイッチは、このように
、本発明のための基本的組み立てブロックを形成してい
る。 ここで第５Ａ図、第５Ｂ図に移れば、周辺（成型インタ
ー７エースカードは、通話信号経路と周辺機器インター
フェース制御器または周辺機器自体に関する制御器への
経路との両方を含むと仮定する。このために専用の双方
向データリンクＤ　Ａ　ＴＡＩＮｆ）〜７．ＤＡＴＡ　
ＩＮ　８〜１５．ＤＡＴＡ　ＩＮ　１Ｇ−２３，ＤＡＴ
Ａ　ＯＵＴ　Ｏ−７゜ＤＡＴＡ　ＯＵＴ　８−１５おＪ
：びＤＡＴＡ　０ＵＴ１５〜２３が、上記周辺機器イン
ターフェース回路を相互に接続し、専用の双方向の通話
や１ｈ’４４Ｍ号（ｚＪ’）＞９ＰＣ８ｏ−’ｉ、ＰＣ
８Ｕ−］　５゜ＰＣ８１Ｇ−２３，ｃｃｓｏ−７，ＣＣ
８８−］５およびＣＣ３ｌＧ〜２３が、同様に−に記周
辺機器インターフェース回路を相互に＃、続針る。１・
っの原型における周辺スイッチマトリックスは、夫々が
３２チヤネルからなる４８個の周辺機器側双方向Ｐ　Ｃ
ｈ４１，１ンクが呟上記主スイッチングシステムスイッ
チングネットワーク（回路ｆりに導く夫々が３２チヤネ
ルからなる８個または１６個の双方向リンクへの情報の
往復を集中する役割を果す。 周辺スイッチプロセッサ（第５Ｂ図）は、第５Ａ図のデ
ータ線Ｄ　（，１−７、アドレス線Ａ　Ｉ−］　（’、
１およＣＩＣ２４４（９０ｙ９）、ＦＰ　Ｌｌ）Ｓ　（
７レーム・パルス−ロード）、Ｒ／Ｗ（リード゛／ライ
ト）。 ＣＳ責チップ・セレクト）、ＣＩ）ＩＤ（クロック）。 Ｃｌ２５（クロック）の各線およびデータ承認線（ＤＡ
　ＣＫ　）および配列イネイブル線（Ａ　ＲＲＡ　”ｌ
’　）がら構成されるコントロール・ｔ＜ス２２５　ヲ
経テ、通信を行う。上記周辺スイッチプロセッサ２２！
ｊは、上記ＤＸスイッチをして該Ｄ×Ｘスイッチ周辺（
成型側の線に接続される」１記周辺（成型インターフェ
ース・カードを絶えず走査せしめるプログラムを含む。 この走査機能は勿論よく知られている。 しかし、この場合、第４Ａ図す３よび第４Ｂ図を参照し
て述べたような型のＤＸスイッチの組を、この回路形式
で用いたことか斬新なことだと考えられる。 上記周辺スイッチプロセッサ２２９は、フントロール・
バス２２５に制御信号を出力し、該制御信号は、バッフ
ァ２３５とバッファ２３Ｇを通過し、デ）−ダ２３７で
復号サレテ、Ｄ　’１．　Ｅ　Ｎ　（ＤＸチップイネイ
ブル）＋　］）Ａ　ＴＡ　Ｉ−Ｉ　Ｎ　Ｋ　ｌ−００Ｐ
　ＢＡＣＫ（本実、ｌｍｆｔ１ｒｌｌ＋使用）、０ＤＥ
ＲＥ　ＧＷＲおよびＣＡＲＤ　Ｉ　ＲＤ（カード検証リ
ード）の各記号をイ；］シたバスに出てくる。 上記ＤＸＸチップイネイブルよび」二記周辺スイッチプ
ロセンサ２２９がらの他の導線は、コントローラ・イン
ターフェース１１７と３個の８×８ＤＸＸイッチ２３８
．２３９．２４０の前述（１’）９イミング波形発生器
１１８とをインターフェースする。 同様にデータ線Ｌ’）０−Ｄ７は、双方向バッファ２４
１を通って接続され、上記バッファの出力線Ｄ（１・−
１）７は、上記３個のＤχＸスイッチ制御器インターフ
ェースに接続される。周辺機器インターフェースのデ−
タメモリ、川ｊちＩ）　Ａ　ｉ”　Ａ　Ｉ　ＮＯ〜？、
ＤＡＴＡ　ＩＮ　８〜１５およびＩ）　Ａ　’Ｉ″ＡＴ
Ｎ１６〜２３は、マルチプレクサ２４２の同相入力に接
続され、上記マルチプレクサ２４２は、ＤＸチップ２３
８−２４ｏの夫々ノｌ’ｃＭ　ＩＮＯ〜７人力線に接続
される３つの出力を有する。 」二記３　個ノ１’）　Ｘ　＋　７７’ノＰ　ＣＭ　Ｏ
Ｌｌ　ｉ’　ｆｌ　−７＃ｉＩは、バ・ッ７ア２４３の
３つの久方に接続され、−に記バッファは、周辺機器イ
ンターフェースへのデー９出力ＩＱＤＡＴＡ　ＯＵＴ　
（ｉ−’７．ＤＡＴＡＯＬＪＴ　８〜１５ｔ；Ｊ：［／
ＤＡＴＡ　ＯＵＴ　１　Ｇ−２３に接続される３つの出
方を有する。従って、双方向伝送リンクが、周辺スイッ
チプロセッサ（第５Ｂ図）と周辺（成型インターフェー
ス回路のデータ入出力線との開に３つのＤＸチンプ２３
８，２３９．２４１Ｊを経て組み立てられる。 運転中では、」１記周辺スイッチプロセッサ２２９は、
上記３つのＤＸチップの接続メモリと次いで同データメ
モリを通過する信号を出力し上記ＤＸチップは、ＰＣＭ
時分割直列伝送用線Ｄ　Ａ　ＴＡ　０ｔＪＴ　（１〜２
３を経て、上記周辺（穴器インターフェース回路へのデ
ータ出力線−にに走査信号を出力する。周辺電話の受話
器が取り上げられたとすれば、予め定められたフォーマ
ット監視信号が、データ入力線１）　／’Ｉ　ＴＡ　Ｉ
　Ｎ　Ｏ〜２３」−のチャネルのうちの１つ、マルチプ
レクサ２４２を経て」１記周辺回路から受信され、対応
するＤＸスイッチのデータメモリに格納される。」二記
１）Ｘスイッチのデータメモリ内容は、データメモリ出
力線ＤＭＬＤを経て周辺スイッチプロセッサ２２９に戻
って米、そのとぎ」二記データ信号は、バッファ２４１
ｅｌｌでフン１０−ル・バス２２５へ通過する。 上記周辺スイッチプロセッサは、（必要ならば再フォー
マント化される）」二記データを出ノル、直列リンクに
沿って」二記主システム制御装置へ１１（送するための
トランシーバ２２８へ上記データを印加する。 前述の如く、」二記周辺スイッチプロセンザは、絶えず
周辺装置に割り当てられたチ、トネルを走査して主シス
テム制御装置を指名する。」−記装置や池の監視信号や
（インテリジェント周辺機器がらの）メツセージを探す
。 上記周辺スイッチプロセンサが、ｆ）　Ｘスイッチ２３
８〜２４０のうちの１つのデータメモリに格納されかつ
特別の１つの周辺電話の受話器が取り」二け′られたこ
とを示す信号を探知したと仮定リーれは゛、」二記周辺
スイッチプロセッ１月よ、メツセージを構成し、該メツ
セージを平衡）ランシーバ２２８と直列伝送用線を経て
それを主システム制御装置に伝送するためのソ７レンエ
アバンファに格納する。 」二記周辺スイッチプロセッザは、ｌ）Ｘ１インチ２３
８〜２４０に対する制御器インターフェースを利用し該
インターフェースは、」二記ｌ′）ＸスイソチのＰＣＭ
リンク」二に走査制御メツセージを伝送し出力するとい
うことに特に言及しておく。上記チャネルおよびリンク
は夫々の周辺装置に専用なので、どのようなフォーマッ
トが要求されても特有の走査信号フォーマットと特有の
周辺装置状態メツセージ゛７オーマツトを４１１立てる
ことかでとる。 例えば、」二記７オーマツトは、［メツセージのタイプ
」を明示し、最初のバイトを形成するバイトと、プロト
コールを指名する部分とプロトコール制御ビットとを有
する最後のバイ）として置かれる制御バイトと、発信器
と受信器のアドレスや機能コードやデータバイトや検査
合旧チェック・サム）などのメツセージ゛を含んだ残り
のバイトとから形成され得る。典型的には１８バイト長
の上記メツセージは、遂行されるへき機能の数値表現を
選定する１つまたは複数の機能コードと、この機能がパ
ラメータとして利用で与るいくつかのデータバイトとを
含みｉｌる。上記機能バイトに続くバイト数は」１記コ
ード自身によって表示され得る。 即ち、あるフードは３バイトのデータか続くことを示し
、他のフードはデータを全く要しないことを示す。 バッファ２４３のデータ出力線は、マルチプレクサ２４
２の第２同相人力に接続されていることに特に言及して
おく。マルチプレクサ２４２は、データループバック・
レジスタ２・４４から受ける信号によってＡ相制御入力
あるいはＢ相制御入力のいずれかか゛イネイブルにされ
、上記データループバック・レジスタ２４４は、周辺ス
イッチプロセッサによって復号される入力信号からパン
７ア２４１を経てデータ制御信号を受ける。予め定めら
れた信号がデータループバック・レジスタ２４４に受け
られると、該レジスタ２　、ｉ　＝１は、マルチプレク
サ２４２をしてバッファ２４：（の出力線によって伝送
される信号をマルチプレクサ２・１２のＢ相入力に接続
ぜしぬる。それによって、上記データループバック・レ
ジスタは、（並列バスを経て）周辺スイッチプロセッサ
もしくは周辺（成型インターフェース回路から受信され
る信号が、ループバックし、ＤＸスイッチ２３８〜２４
（〕のデータメモリに格納されるよう便宜を与える。 並列バス２２／１の配列イネイブル線からの信号は、イ
ンバータ２４５を経てデータリンク制御回路２４６にも
加えられ、該データリンク制御回路２４６は、バッファ
２４３を通過し周辺回路へ導びく夫々の出力線の状態を
制御する。 周辺機器制御システムは前述したが、情報信号は、少数
の時分割線を経て周辺（成型と主スイツチングシステム
スイッチングネットワークとの開でも伝送される。上記
周辺回路に接続される線は、該周辺回路に信号を伝送す
るためのＰＣ３ＯＯ〜２３であり、」−記周辺回路から
の入力線はｃｃｓＩ　Ｏ−・２３である。上記主スイツ
チングシステムスイッチングネットワークから受信され
る信号は、ＰＣ３Ｉ　（１〜１５線上にあり、一方」二
記主スイッチングシステムスイッチングネットワークへ
信号を送る線は、ｃｃｓｏ　ｏ〜」５である。 上記周辺スイッチプロセンサによって受信された信号は
、ＤＸスイッチ２５４の１つへのＰＣＭ入力線ＣＣ３Ｉ
　０＝２３のチャネルと出力線ｃｃＳｏ（１〜１５の指
名されたチャネルとの間に１）×スイッチ２５４配列の
１個を通ってＩ−記プロセッサをして時間、空間分割リ
ンクを８１Ｆ立てせしめる。 出力線は、バッファ２５Ｇの１つを通って接続される。 特定の周辺機器からＰ　ＣＭ音声やダイヤリング信号な
どを受信するための人力チャネルを有する入力経路ＣＣ
３Ｔ　Ｏ〜２３は、人力バッファ２５７とループバック
・マルチプレクサ２５８（本発明では２５８はマルチプ
レクサのようには使われない）を通って、ＤＸスイッチ
２５４のマトリ。 クスの入力１）　ＣＭ線の１本に接続される。上記周辺
スイッチプロセッサによって信号が受信されると、ＤＸ
スイッチ２５４１；ｋ、ＣＣ３Ｉ　Ｏ・−江）線の１本
からの特定の入力チャネルをｃｃｓ。 Ｏ〜１５線上の特定の出力チャネルに接続するようせし
められ、制御信号は」１記１）Ｘスイッチの接続メモリ
に格納され、情報信号は上記１）Ｘスイッチ２５４のデ
ータメモリに前述と同様にして格納される。 同様に、Ｄ×Ｘスイッチ２５５形成されるｌ）Ｘスイッ
チ配列を通って入力線ＰＣ３Ｉ　Ｏ〜１５と出力線Ｐ　
ＣＳ　ＯＯ−２３との間で適切な時間。 空間分割リンクを組立てるために、上記周辺スイッチ制
御器によって信号が受信される。上記ＤＸスイッチ２５
５のＰＣＭ人力ポートは、入力線ＰＣ３Ｉ　（１〜１５
からマルチプレクサ２５９（本発明では２５９はマルチ
プレクサのようには使われない）を通って接続される。 ＤＸスイッチ２５５の出力ＰＣＭリンクは、出力バラ７
７２６０を通って出力リンクＰＣ８ＯＯ〜２３に接続さ
れ、該出力リンクｐｃｓｏ　ｏ〜２３の特定のチャネル
は周辺機器へのリンクを形成する。 従って情報信号経路が、周辺（成型（例えば受話器が取
り上げられた電話）間でＤＸスイッチ配列２５４を通り
、出力リンクｃｃｓｏ　ｏ〜１５のいずれか１本上を上
記主スイツチングシステムスイッチングネットワークへ
向って組立てられ得る。 直列入力線ＰＣ８Ｉ　Ｏ〜１５の１本へ導びくリンクは
、ＤＸスイッチ２５５の１つを通り、出力線（）〜２３
の１本の出力チャネルの１つ」二を経て」二記周辺代器
へ向かう。 時間、空間分割スイッチ２５・ｔと２５５からなる２つ
のスイッチング配列は、集中（戊能とチャネル線スイッ
チング機能とマルチプレクシングスイッチング機能とを
形成する。制御部分において前述したように、周辺機器
へ導びく線の数の実質的減少が達成される。 周辺回路への線上に伝送されるべきデータ信号や周辺回
路から受信されるデータ信号は、このように上記ＤＸス
イッチ回路のランダムアクセスメモリに一時的に格納さ
れる。これらのデータ信号の入力と出力は、上記ＤＸス
イッチ回路内で該回路自体のマイクロプロセッサを用い
て制御されるので、上記ＤＸスイッチ回路が自己消去性
であることは明らかである。従って周辺プロセッサや主
システム制御装置においてこの機能を遂行するために必
要とされる時間やソフトウェアの口又はない。 さらに、各チャネルに対する周辺（）文器行き先コード
が上記ＤＸスイッチ回路の夫々に格納されているので、
一度このデータが上記ＤＸスイッチ回路に加えられれば
、」二記周辺プロセッサは池の仕事に従事できる。この
ことが時間とソフトウェアのロスをさらに減少させる。 ある従来例システムにおいては、周辺プロセッサの・１
０％もの時曲が消去（リフレッシング）に使われている
。従って本発明における周辺制御のロスは、周辺プロセ
ッサによる消去活動を必要とする以前のシステム、と比
較して、殆んど半減されると見積もられる。 その上に、種々の周辺ｔｉ器へ向かうデ゛−夕のチャネ
ルを線の組」二で時分割マルチプレクシングすることに
より周辺機器へ連なる長いケーブルの数は少なく、漏話
か減少し、信頼性が増大する一方、７７トウエアに適応
したバスの使用によって得られるソフトウェア率備の容
易化が達成される。このように、従来技術や従来システ
ムに関して以前に述べた利７αが得られ、一方欠点が回
避される。 この技術に熟達し本発明を理解する人は、ここに述べら
れた原理を用いて今や池の実施例や変形例を思いつくか
も知れない。これら全ては、ここに添（＝１される１、
ｕ′１請求の範囲に明示される本発明の範囲内にあると
考えられる。

【図面の簡単な説明】

第１図は従来の周辺機器制御回路を示すフロック図、第
２図は別の従来の周辺１穴器制御回路を示すブロック図
、第３図は本発明のブロック図、第４Ａ図および第４Ｂ
図は本発明のより好ましい実施例に用いられる主スイツ
チング要素て゛あるＩ）Ｘスイッチのブロック図、第５
Ａ図および第５Ｂ図は本発明のより好ましい実施例の詳
細ブロック図である。 １・・・周辺プロセッサ、５・・・周辺回路、６・・・
１）Ｘスイッチ、ｊ１７・・・コントローラインター７
エー諏、１ｊ８・・・タイミング波形発生器、２２５・
・・フントロール・バス、２２８・・・平衡トランシー
バ、２２１Ｊ・・・周辺スイッチプロセッサ、２４２・
・・マルチプレクサ、２４３・・・バッファ、２４４・
・・Ｙ−９ループバツクレジスタ、２４６・・・データ
リンク制御回路、２３８〜２４＋’、１．２５４．２５
５・・・Ｄ×Ｘスイッチ

Claims (13)

【特許請求の範囲】
1. （１）デジタル信号のスイッチングシステムから並列バ
   ス上の周辺ユニット制御信号を受信するための手段と、
   複数のチャネルに分けられた時分割マルチプレクスト信
   号を搬送するための複数の直列伝送用線と、上記並列バ
   スから、周辺ユニットへ伝送するための線のうちの予め
   定められた幾本かの線の予められたチャネルへ、信号を
   中継して、各周辺ユニットが上記幾本かの線のうちの１
   本上の特定のチャネルに割り当てられるようにするスイ
   ッチング手段とを備え、周辺ユニットの数は上記線の数
   の倍数であることを特徴とするデジタル信号のスイッチ
   ングシステムのための周辺制御システム。
2. （２）上記特許請求の範囲第１項に記載の周辺制御シス
   テムにおいて、上記スイッチング手段は、上記並列バス
   への接続のための並列バス入力と。 」１記周辺ユニットへの接続のための複数の時分割マル
   チプレクスト出力線とを有する時間、空間分割スイッチ
   ングマトリックスの少なくとも１つの組合せから成るこ
   とを特徴とする周辺制御システム。
3. （３）上把持５′「請求の範囲第２項に記載の周辺制御
   システムにおいて、上記スイッチングマトリックスは、
   上記周辺ユニット制御信号の格納のためのメモリと、上
   記スイッチングマトリックスの動作を制御するためのマ
   イクロプロセッサとから成り、それによって上記制御信
   号は、−に記メモリがら読まれ、予め定められた周辺ユ
   ニットで受信されるために予め定められた線の予め定め
   られたチャネルに伝送されることを特徴とする周辺制御
   システム。
4. （４）上記特許ｉ１ｆ’をの範囲第１項乃至第３項のい
   ずれかに記載の周辺制御システムにおいて、夫々が、上
   記周辺ユニットから受信されるチャネルに分けられた時
   分割マルチプレクスト監視信号と。 個々の周辺ユニットからのチャネルに割当てられた信号
   とを搬送するための複数の直列伝送用線をさらに備え、
   上記スイッチング手段は、上記周辺ユニットからの上記
   監視信号を中継して、上記デジタルスイッチングシステ
   ムの制御装置へ伝送するために上記監視信号を」１記並
   列バスに印加するようにされていることを特徴とする周
   辺制御システム。
5. （５）、Ｊ：記特許請求の範囲第１項乃至第３項のいず
   れかに記載の周辺制御システムにおいて、夫々か、上記
   周辺ユニットから受信されるチャネルに分けられた時分
   割マルチプレクスト監視信号と。 個々の周辺ユニットからのチャネルに割当てられた信号
   とを搬送するための複数の直列伝送用線をさらに備え、
   上記スイッチング手段は、上記周辺ユニットからの上記
   監視信号を中継して、上記デジタルスイッチングシステ
   ムの制御装置へ伝送するために上記監視信号を上記並列
   バスに印加するようにされており、上記デジタルスイッ
   チングシステムの制御装置から直列伝送用線を経て信号
   を受信して該信号を」−記１に１列バスに印加するとと
   もに、上記並列バスから信号を受信して該信号を直列伝
   送用線を経て上記デジタルスイッチングシステムの制御
   装置へ伝送するために、」１記並列バスに接続される受
   信−送信ユニットとをさらに含むことを特徴とする周辺
   制御システム。
6. （６）監視信号を１つまたは複数の周辺ユニットへ伝送
   および／または受信するための手段と、情報信号を」二
   記周辺ユニットへ伝送および／または受信するための手
   段と、上記監視信号を送受するための上記手段と上記情
   報信号を送受するｔこめの」１記手段とを相互接続する
   時間、空間分割周辺スイッチング回路網の少なくとも１
   つの組合せと、上記監視および情報信号を一組の周辺ユ
   ニットへおよび／または上記−組の周辺ユニンＦから搬
   送する複数の時分割直列データ伝送チャネルを夫々が有
   する、上記スイッチング回路網に接続される複数の線と
   を備え、上記チャネルは」二記周辺ユニットに個々の基
   準に基づいて割当てられるようにしたことを特徴とする
   スイッチングシステムのための周辺制御システム。
7. （７）上記特許請求の範囲第６項に記載の周辺制御シス
   テムにおいて、上記スイッチング回路網は、上記監視信
   号を送受するためのトランシーバと、上記スイッチング
   回路網を制御するプロセッサと、上記トランシーバを相
   互接続する並列バスシステムと、プロセッサとスイッチ
   ング回路網と、上記スイッチング回路網とバスシステム
   とを経て上記トランシーバと周辺ユニットの間で上記プ
   ロセッサの制御のもとて上記監視信号を送受するための
   手段とを含むことを特徴とする周辺制御システム。
8. （８）上記特許請求の範囲第７項に記載の周辺制御シス
   テムにおいて、上記周辺スイッチング回路網と上記スイ
   ッチングシステムのための情報信号スイッチング回路網
   との間で上記情報信号を送受するために上記スイッチン
   グ回路網に接続される、時分割直列データ伝送チャネル
   を夫々が有する複数のリンクを含むことを特徴とする周
   辺制御システム。
9. （９）上記特許請求の範囲第８項に記載の周辺制御シス
   テムにおいて、上記スイッチング回路網は２つの分離し
   た時間、空間分割スイッチング副回路網から成り、一方
   の副回路網は、」１記リンクと複数の時分割直列データ
   伝送リンクとの間で情報信号をスイッチングするため」
   二記両リンク間に接続されるとともに、副回路網制御信
   号な該副回路網の制御のために受信するための上記制御
   装置に接続される並列バスインターフェースを有し、飢
   方の副回路網は、上記並列バスシステムを経て−に記制
   御装置に接続される並列バスインターフェースを有し、
   複数の時分割直列データ伝送リンクへ同じく接続されて
   、」二記周辺ユニッ１と」二記Ｉランシーバとの間で上
   記制御装置の制御のもとで監視信号をスイッチングする
   ようにしたことを特徴とする周辺制御システム。
10. （１０）　Ｊｚ記特許請求の範囲第１３項に記載の周辺
    制御システムにおいて、上記一方の副回路網は、上記情
    報信号を格納するための手段を含む時間、空間分割デー
    タスイッチの少なくとも１組の組合せと、」１記並列バ
    スインターフェースを経て受信される回路網制御信号や
    池の信号を格納するｊこめの手段と、上記格納された情
    報を周期的に読んで。 上記格納された制御信号によって特定されるように、予
    め定められた出力リンクへ予め定められた時間チャネル
    で上記情報を印加するための手段とから成ることを特徴
    とする周辺制御システム。
11. （１１）上記特許請求の範囲第１０項に記載の周辺制御
    システムにおいて、上記一方の副回路網内の上記スイッ
    チは、上記格納された制御信号によって特定されるよう
    に、予め定められた出力リンク′　へ予め定められた時
    間チャネルで上記他の信号の予め定められた幾つかを印
    加する手段から成ることを特徴とする周辺制御システム
    。
12. （１２）上記特許請求の範囲第１０項または第１１項に
    記載の周辺制御システムにおいて、上記他方の副回路網
    は、上記並列バスインターフェースを経て受信される制
    御および監視信号を格納するための手段を含むとともに
    、上記監視信号を読んで゛」−記格納された制御信号に
    よって特定されるように、予め定められた出力リンクへ
    ＪＺめ定められた時間チャネルに上記制御および監視信
    号を印加する時間、空間分割スイッチの少なくと＃Ｊ、
    １　糾の組合せから成ることを特徴とする周辺制御シス
    テム。
13. （１３）上記特許請求の範囲第１（）項または第１１項
    に記載の周辺制御システムにおいて、上記他方の副回路
    網は、上記並列バスインターフェースを経て受信される
    制御および監視信号を格納橿−るための手段を含むとと
    もに、」１記監視信号を読んで上記格納された制御信号
    によって特定されるように、予め定められた出力リンク
    へ予め定められた時間チャネルで上記制御および監視信
    号を印加する時間、空間分割スイッチの少なくとも］　
    Ａ１１の組合せと、上記周辺ユニットから監視信号を読
    み、該監視信号を格納し、」１記格納された制御信号に
    よって特定されるように、予め定められた時間に上記監
    視信号を上記並列バスへ印加するための手段とから成る
    ことを特徴とする周辺制御システム。