JPS6025386A - Shaping circuit of vertical synchronizing signal - Google Patents

Abstract

PURPOSE:To make the phase of a vertical synchronizing pulse stable by making a vertical synchronizing signal insensible to phase fluctuation of an integration output in a television signal processing circuit of the count-down system. CONSTITUTION:A decoded synchronizing signal from a synchronising separator circuit is inputted from an input terminal 21 to an integration circuit 22 so as to input the integration output of the vertical synchronizing signal to a waveform shaping circuit 23, to which a different value of reference voltage through the changeover at an integral number of multiple of the horizontal period by using a switching pulse of a vertical counter circuit is inputted and the circuit 23 shapes the integration output signal and outputs the signal as the vertical synchronizing signal and an input data to a reset pulse generating circuit, A pulse having a frequency being an integral number of multiple of the horizontal frequency is inputted, it is counted and also the vertical synchronizing pulse in synchronizing with the reset signal of the reset pulse generating circuit is outputted from a terminal of a vertical counter circuit.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、垂直同期信号整形回路に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a vertical synchronization signal shaping circuit.

〔発明の技術的背景〕[Technical background of the invention]

テレビジョン信号処理回路において、垂直同期パルスを
得るのに、カウンタと、リセットパルス発生回路と、水
平周波数の２倍のパルス（２ＸｆＨ）を用いるカウント
ダウン方式のものがある。Some television signal processing circuits use a countdown method that uses a counter, a reset pulse generation circuit, and a pulse twice the horizontal frequency (2XfH) to obtain a vertical synchronization pulse.

このカウントダウン方式の垂直同期信号整形回路は、第
１図に示すように構成されている。This countdown type vertical synchronization signal shaping circuit is constructed as shown in FIG.

第１図において、ＩＪは、２×ｆＩ（のパルス入力端子
、１２は複合同期信号入力端子である。ただしｆｕは水
平周波数である。複合同期イハ号ｃｓＨ１同期分離回路
から積分回路Ｊ３に入力し積分されて波形整形され、垂
直同期イハ号ｖ８としてパルス発生回路１４のデータ入
力端子１４ｋに加えられる。リセットパルス発生回路１
４のクロック入力端子７４Ｂには、２　＞＜　ｆ　Ｈノ
パルスが加えられ、この２×ｆＨのパルスのたとえば立
ち十かりに同期したリセットパルス（ＲＰ）が垂直カウ
ンタ回路１５のリセット端子１５ｋに加えられる。垂直
カウンタ回路ノ５は、２×ｆＩＩのパルスを分周して垂
直同期パルス（ＶＰ）を出力端子Ｊ６に出力する回路で
ある。In FIG. 1, IJ is a pulse input terminal of 2×fI (12 is a composite synchronization signal input terminal. However, fu is a horizontal frequency. Composite synchronization IH signal is input from csH1 synchronization separation circuit to integrating circuit J3. It is integrated, shaped into a waveform, and applied to the data input terminal 14k of the pulse generation circuit 14 as a vertical synchronization Iha signal v8.Reset pulse generation circuit 1
A 2><fH no pulse is applied to the clock input terminal 74B of 4, and a reset pulse (RP) synchronized with, for example, the rising edge of this 2×fH pulse is applied to the reset terminal 15k of the vertical counter circuit 15. The vertical counter circuit No. 5 is a circuit that frequency-divides the pulse of 2×fII and outputs a vertical synchronizing pulse (VP) to the output terminal J6.

この垂直カウンタ回路Ｊ５は、リセットパルス（Ｒｊ）
が与えられたときはリセットパルスに同期した垂直同期
パルスを出力する。父、リセットパルス（ＲＰ）が与え
られないときは、垂直同期パルスの例えば逆相のパルス
をリセットパルス発生回路１４自体のリセットパルスと
して利用することによシ、一定期間の垂直同期パルスを
出力端子に出力する。This vertical counter circuit J5 receives a reset pulse (Rj)
When given, a vertical synchronization pulse synchronized with the reset pulse is output. When a reset pulse (RP) is not given, a vertical synchronization pulse of a certain period can be generated at the output terminal by using, for example, a reverse phase pulse of the vertical synchronization pulse as a reset pulse for the reset pulse generation circuit 14 itself. Output to.

〔背景技術の問題点〕 ここで上記の回路の各部信号波形を示すと第２図に示す
ように、垂直同期パルス（ｖｐ）の立ち上がりはリセッ
トパルス（ＲＰ）の立ち上がりと一致し、パルス幅も２
　Ｘ　ｆ　ｕの整ａｒｋ倍となる。従って垂的同ｉｖ＋
　イ；、ｒ号（ＶＳ）の位相が、例えは位相範囲（ｔｏ
）で示すように変動しても、垂直回期パルス（ＶＰ）の
変動は無く安定である。[Problems in the Background Art] Here, the signal waveforms of each part of the above circuit are shown in Fig. 2. As shown in Fig. 2, the rise of the vertical synchronization pulse (VP) coincides with the rise of the reset pulse (RP), and the pulse width is also 2
It is a regular ark times X f u. Therefore vertical same iv+
A;, the phase of the r number (VS) is, for example, the phase range (to
) Even if there are fluctuations as shown in ), there is no fluctuation in the vertical cyclic pulse (VP) and it is stable.

しかしながら、垂直同期４？Ｉ＋’、ｔｌＦＮ　？８の
時定数の選定値やばらつきにより、２×ｆＩ＋パルスと
垂直同期信号（ＶＳ）の位相関係が２１３図に示すよう
になった場合、つまり、図示■の（ｉγ１ｒＩに垂直同
期４？Ｉ号（ＶＳ）の立し上がり位ｆｉ７＋が来た場合
は問題が生じる。However, vertical sync 4? I+', tlFN? If the phase relationship between the 2×fI+ pulse and the vertical synchronization signal (VS) becomes as shown in Fig. If fi7+ comes at the rising edge of (VS), a problem will occur.

このような場合は、垂直同期信号（ＶＳ）のわずかな変
動、つまり位相相聞（Ｘ、）でｚｊ＜１ような変動があ
っても、垂直同期パルス（ｖｐ）の立ち上がりは、図示
■又は０で水種位相位置に変動することがある。このよ
うな状態は、弱電界受信時にも生じることがある。In such a case, even if there is a slight variation in the vertical synchronization signal (VS), that is, a variation such as zz<1 in the phase difference (X,), the rise of the vertical synchronization pulse (vp) will be The water type phase position may fluctuate. Such a state may occur even when receiving a weak electric field.

このように、垂直同期パルス（ｖｐ）の立ち上がり位相
が偶数フィールドは■、奇数フィールドは■というふう
に変動した場合、画面が上下にがたつきみづらくなる。In this way, when the rising phase of the vertical synchronization pulse (vp) changes like ■ for even fields and ■ for odd fields, the screen becomes difficult to shake vertically.

〔発明の目的〕[Purpose of the invention]

この発明は上記の事情にｊ、宥みてなされたもので、垂
直同期パルスの位相を安定化し得る垂直同期信号整形回
路を提供することを目的とする。The present invention was made in consideration of the above-mentioned circumstances, and an object of the present invention is to provide a vertical synchronization signal shaping circuit capable of stabilizing the phase of a vertical synchronization pulse.

〔発、明のｉ要〕[Key points of invention]

この発明は基糸電圧切換回路２４によって波形整形回路
２３の基準電圧を切換え、積分出力の位相変動に対して
垂直同期信号が不感応となるようにし、垂直同期パルス
を安定化させる。In this invention, the reference voltage of the waveform shaping circuit 23 is switched by the base thread voltage switching circuit 24, so that the vertical synchronizing signal is made insensitive to phase fluctuations of the integral output, thereby stabilizing the vertical synchronizing pulse.

才た基準電圧の変化幅を垂直同期期間で大きくすること
によって、安定ＩＭの高い回路を提供するものである。By increasing the variation width of the reference voltage in the vertical synchronization period, a circuit with high stability IM is provided.

〔発明の実施例〕[Embodiments of the invention]

以下この発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第４図において、２１−１、同期分離回路からの複合同
期信号が加えられる入力端子であり、積分回路２２に接
続されている。この積分回路２２の積分出力は、波形整
形回路２３に入力さｉする。波形整形回１洛２．ノに口
、Ｗ、ｌ、　ｃν、重圧切換回路２４が接続されている
。波形整形回路２．１から出力された垂直同期伝号は、
リセットパルス発生回路２５のデータ入力端子ｚｓＡに
入力される。リセットパルス発生回路２５のクロック入
力端子ｘｓＢには、端子２６から２　Ｘ　ｆ　ｎのパル
スが加えられ、この２　Ｘ　ｆ　ｎのパルスのｋとえは
立ち下がｐに同期したリセットパルス（旧））が垂直カ
ウンタ回路２７のリセット幼子２７Ａに加えられる。垂
直カワンタ回路２７は、２×ｆＨのパルスを分周して垂
直同期パルス（ｖｐ）を出力端子２８に出力する回路で
ある。In FIG. 4, 21-1 is an input terminal to which a composite synchronization signal from the synchronization separation circuit is applied, and is connected to the integration circuit 22. The integrated output of the integrating circuit 22 is input to a waveform shaping circuit 23. Waveform shaping session 1 2. A heavy pressure switching circuit 24 is connected to the opening, W, l, cν. The vertical synchronization signal output from the waveform shaping circuit 2.1 is
It is input to the data input terminal zsA of the reset pulse generation circuit 25. A 2×fn pulse is applied from the terminal 26 to the clock input terminal xsB of the reset pulse generation circuit 25, and the 2×fn pulse is a reset pulse (old) whose falling edge is synchronized with p. ) is added to the reset child 27A of the vertical counter circuit 27. The vertical counter circuit 27 is a circuit that divides the frequency of the 2×fH pulse and outputs a vertical synchronizing pulse (vp) to the output terminal 28.

垂直カウンタ回路２７Ｉｌ−Ｌｌ　リセットパルス（Ｒ
Ｐ）が与えられたときは、リセットパルスに同期した垂
直同期パルスを出力−する。父、リセットパルス（ＲＰ
）が月えられないときは、垂直回期パルスの例えば逆相
のパルスンリセットパルス発生回路２５自体のリセット
パルスとしてオリ用することによシ、一定ノリ１間の垂
直１．−１１１期パルスを出力端子に出力うる。Vertical counter circuit 27Il-Ll reset pulse (R
When P) is given, a vertical synchronization pulse synchronized with the reset pulse is output. Father, Reset Pulse (RP
) cannot be reset, it is possible to use the vertical periodic pulse, for example, a pulse with an opposite phase, as a reset pulse for the reset pulse generation circuit 25 itself. The -111 period pulse can be output to the output terminal.

さらに、垂直カウンタ回路２７の一部から得られる各柿
のパルスは、５〜′Ｓの基準電圧切換回路２４の切換パ
ルスとしても利用される。Furthermore, each persimmon pulse obtained from a part of the vertical counter circuit 27 is also used as a switching pulse for the reference voltage switching circuit 24 from 5 to 'S.

この発明の一実施例は上記の如く構成される。One embodiment of the present invention is constructed as described above.

リセットパルス発生回路２５、垂直カワンタ回路２７の
基本的な動作は、第１図のものと同じである。ここで、
基準電圧切換回路２４は、複数の値が異なる直流′山、
源（Ｅｌ　）（１！ｉｔ　）・・・（Ｅ　ｎ　）を有し
、任意の電源をスイッチ２４ｋにより選択することか−
Ｃきる。The basic operations of the reset pulse generating circuit 25 and the vertical counter circuit 27 are the same as those shown in FIG. here,
The reference voltage switching circuit 24 has a plurality of different DC peaks,
(El)(1!it)...(En), and any power source can be selected by the switch 24k.
C-kill.

今、入力端子２１の複合同期信号（Ｓ　Ｙ　Ｎ　）、積
分回路２２の積分出力（ＤＶ）、波形整形回路２３０基
亭電圧に：’　ｌ　２ｇ、＋　Ｅｌ、　、波形整形回路
２３の垂直同期信号（ＶＳ）を第５図に示す。Now, the composite synchronization signal (SYN) of the input terminal 21, the integral output (DV) of the integration circuit 22, and the base voltage of the waveform shaping circuit 230: 'l 2g, + El, , the vertical synchronization signal of the waveform shaping circuit 23 (VS) is shown in FIG.

ここで、基嘔實、圧は、垂直カウント状況２７のリセッ
トパルスの開始エツジからＩＨ同周期、１周期の最後の
期間（Ｔ）にＥ、から■シ、に切換えられる。Ｈは水平
走査期間であり、期間垂直カウンタ回路２７内の一部（
ｉ号又はその論理出力が利用される。Here, the actual pressure is switched from E to ■shi during the last period (T) of one cycle in the IH period from the start edge of the reset pulse in the vertical count status 27. H is a horizontal scanning period, during which a part of the vertical counter circuit 27 (
i or its logical output is used.

次に第４図の回路の基本的な動作例を説明する。第６図
は、垂直同期信号（ＶＳ）の立ち上がｐが２　Ｘ　ｆ　
ｎパルスの２６２Ｈ目の立ち士がりと重なった場合を示
し、第７図は垂直同期信号（Ｖ　Ｓ　）　ノ立チ上カＤ
　２）’　２　Ｘ　ｆ　ＩＩ　ハ／ｌ／　ス（７）　２
６２．．５Ｈ目の立ち士がシと重なった場合を示してい
る。Next, an example of the basic operation of the circuit shown in FIG. 4 will be explained. Figure 6 shows that the rise p of the vertical synchronization signal (VS) is 2 x f
Fig. 7 shows the case where the vertical synchronization signal (V S ) overlaps with the 262nd H pulse of the n pulse.
2)' 2 X f II Ha/l/ Su(7) 2
62. ．． This shows the case where the 5th H's Tateshi overlaps with Shi.

２６２Ｈ目及び２６２．５　Ｈ目は垂直カウンタ回路２
７のカウント状況のことである。262H and 262.5H are vertical counter circuits 2
This refers to the count situation of 7.

第６図のような位相関係の場合、垂直同期信ｇ（ｖｓ）
の位相が２×ｆＨのパルスに対して進むと垂直同期パル
ス（ＶＰ）の立ち上がυ杖図示■の位置となシ、垂直同
期イハ弓（ＶＳ）の位相が２　Ｘ　ｆ　Ｈのパルスに対
して遅れると、垂直同期パルス（ｖｐ）の立ち上ｔりは
図示■の位置となる。第７図に示すような位相関係の場
合、垂直同期信号（ＶＳ）の位相が２×ｆ１１のパルス
に対して進むと垂直同期パルス（ｖｐ）の立ち上がりは
図示■位置となシ、垂直同期４８号（ＶＳ）の位相が２
　Ｘ　ｆ　ｎのパルスに対して遅れると、垂直同期パル
ス（ｖｐ）の立ち上が９は図示■位置となる。In the case of the phase relationship as shown in Fig. 6, the vertical synchronization signal g(vs)
When the phase of the vertical synchronization pulse (VP) advances with respect to the pulse of 2 x fH, the vertical synchronization pulse (VP) rises. On the other hand, if there is a delay, the rising edge t of the vertical synchronizing pulse (vp) will be at the position shown in the figure. In the case of the phase relationship shown in Fig. 7, when the phase of the vertical synchronization signal (VS) advances with respect to the pulse of 2 x f11, the rise of the vertical synchronization pulse (vp) is not at the position shown in the figure. The phase of the signal (VS) is 2
If it lags behind the pulse of X f n, the rising edge 9 of the vertical synchronizing pulse (vp) will be at the position (■) in the figure.

上記第６図、第７図の動作例は、波形整形回路２３にお
ける基準電圧を一定の電圧（ＥＯ）に固定した場合を示
°している。The operation examples shown in FIGS. 6 and 7 above show the case where the reference voltage in the waveform shaping circuit 23 is fixed at a constant voltage (EO).

次に、基ｉｆ、［圧（１ｇｌ）＜ｒ＜ｔ）が切換えられ
る場合について説明する。Next, a case where the base if, [pressure (1 gl) < r < t) is switched will be described.

第８図（Ａ）は、垂直同期信号（ＶＳ）の立ち上がシが
、２　Ｘ　ｆ　ｎパルスの２６２．５　Ｈ目の立ち上が
シと一致した場合を示している。このようなときに、積
分出方（ＤＶ）が位相変動し、２　Ｘ　ｆ　ｎパルスに
対して遅れると、垂的同期パルス（ｖｐ）の立ち上がシ
タイミングは次の２６３　Ｈ目のパルス立ち下が９とな
る。このような動作が得られた次のフィールドにおいて
は、第８図の）に示すように、積分出方（ＤＶ）基準電
、圧（Ｅｔ）（Ｈｔ）、２×ｆＨパルス及び垂直同期信
号（ＶＳ）の位相関係において、垂直同期４Ｍ号（ＶＳ
）の立ち土がり位相は２Ｘ　ｆ　ｎパルスの２６２　Ｈ
目の立ち一部が９位相より−ｒｉ（に遅れていることに
なる。従って、垂直同期パルス（Ｖ　Ｐ　）の立ち土が
り位相は２×ｆ１１パルスの２６２、５　Ｈ目の立ち壬
が＃）位相に１客ちわくことになる。FIG. 8(A) shows a case where the rising edge of the vertical synchronizing signal (VS) coincides with the 262.5H rising edge of the 2×fn pulse. In such a case, if the integral output (DV) changes in phase and lags behind the 2 x f n pulse, the rise timing of the vertical synchronization pulse (vp) will be at the next 263H pulse rise. The bottom is 9. In the next field where such an operation is obtained, as shown in Figure 8), the integral output (DV) reference voltage, voltage (Et) (Ht), 2 x fH pulse, and vertical synchronization signal ( In the phase relationship of vertical synchronization 4M (VS)
) has a rising phase of 262 H of 2X f n pulses.
A part of the rising edge of the eye is delayed by −ri( than the 9th phase. Therefore, the rising phase of the vertical synchronization pulse (V P ) is 262 of the 2×f11 pulse, and the rising edge of the 5th H is # ) There will be one customer per phase.

この状態にあっては、積分出力（１）　Ｖ　）の位相が
変動しても、位相範囲（Ｔ）の間であれば、垂直同期パ
ルス（ｖｐ）の立ち上がり位相は安定している。また、
位相変動によって、紙面同期信号（ＶＳ）の立ち上がり
が２　Ｘ　ｊ　ｎパルスの２６２、５　Ｈ目と重ンよっ
た場合は、先の説」］のように１次の位相修正が行なわ
れ、垂直同期パルス（ｖｐ）の立ち土が９は２６２．５
１（目に引き込まれる。また、２６２１１目と垂直同期
信号（ＶＳ）の立ち上が９が重なった用台、第８図（ハ
）に示すように、積分出力（Ｄ　Ｖ　）が少し変動して
も、基準電圧が切換っているので、垂直同期信号（ｖｓ
）の立ち上り位置は変動しない。In this state, even if the phase of the integral output (1) V ) varies, the rising phase of the vertical synchronizing pulse (vp) is stable as long as it is within the phase range (T). Also,
If the rising edge of the paper synchronization signal (VS) overlaps with the 262nd, 5th H pulse of the 2 x j n pulse due to phase fluctuation, a first-order phase correction is performed as in the previous theory, and the vertical The standing ground of the synchronization pulse (vp) is 9 is 262.5
In addition, as shown in Figure 8 (c), the integral output (D V ) fluctuates a little when the 26211th line and the rising edge 9 of the vertical synchronization signal (VS) overlap. However, since the reference voltage is switched, the vertical synchronization signal (vs
) does not change.

第９図に）は、垂直同期信号（ＶＳ）の立ち上が９が２
Ｘ　ｆ　ｎパルスの２６２１１目と小なったときの垂直
同期信号（ＶＳ）の位相及び垂直同期パルス（ｖｐ）の
立ち上が９位相変化を示している。まず、垂直同期信号
（Ｖ　Ｓ　）の立ち土が多位相が２　ｘ　ｆ　ｎパルス
の立ちＴ−がシ（２６２Ｈ目）よシ連れていで、垂１道
同期パルス（ｖｐ）の立ち土がシが２６２．５　Ｈ目で
あるとき、同期分離回路の分離レベル変動によシ積分出
力（ＤＶ）の位相が大きく進む方へ変動した場合は次の
ようになる。即ち、垂直同期信号（ＶＳ）の立ち上が９
の位相が’ｌ　ｘ　ｆ　ｎパルス（２６２Ｈ目）の立ち
下が９より進んだ場合、垂直同期パルス（ｖｐ）の立ち
土がり位相は、２６２．５　）１目から、２６２１１目
に変動する。ぞして次のフィールドでは、第９図（ロ）
に示すよう（（、積分出力（ＤＶ）に対して波形整形基
６１圧の切換タイミング位相が１／２Ｈ変化したことに
なる。これは、前のフィールドで２６２Ｈ目でリセット
が行なわれたので、ビデオ伝号に対して垂直カウンタ回
路のリセットパルスの位相が１／２Ｈ進んだからである
。従って、垂直同期信号（ＶＳ）の立ち」二がシも’Ｉ
　ｊｌＪｉ’ｊ’、、　２Ｘ　ｆ　Ｈハル；、　（２６
２，５Ｈ目）の立ち王がり位相より常に進んでいること
になり、？Ｋ　（ｔ）　７　＜　−ルトからｔｊ、、７
１′Ｌｉ１ｊ同期イ、−１号（ＶＰ）の立ち上がりｔ」
°、２６２．５．１１目で安定することになる。In Figure 9), the rising edge 9 of the vertical synchronizing signal (VS) is 2.
It shows the phase of the vertical synchronizing signal (VS) and the nine rising phases of the vertical synchronizing pulse (vp) when the X f n pulse becomes smaller than the 26211th pulse. First, the standing position of the vertical synchronization signal (V S ) has a multiphase of 2 x f n pulses, and the standing position of the vertical synchronization pulse (vp) follows the line (262H). is the 262.5th H, and the phase of the integrated output (DV) changes to advance significantly due to a change in the separation level of the synchronization separation circuit, as follows. That is, the rise of the vertical synchronization signal (VS) 9
If the falling edge of the n pulse (262H) is ahead of 9, the rising phase of the vertical synchronization pulse (vp) changes from 262.5)1st to 26211th. Then, in the next field, Figure 9 (b)
As shown in ((), the switching timing phase of the waveform shaping base 61 pressure has changed by 1/2H with respect to the integral output (DV). This is because the reset was performed at the 262nd H in the previous field. This is because the phase of the reset pulse of the vertical counter circuit is 1/2H ahead of the video signal.
jlJi'j',, 2X f H Hull;, (26
This means that it is always ahead of the rising phase of 2nd and 5th H). K (t) 7 < -root to tj,,7
1'Li1j synchronization, -1 (VP) rise t'
°, it will become stable at 262.5.11.

上記したように、本発りｊの回路によると、第８図、第
９図に示したように垂直回期イ；（号（ＶＳ）が２ｘｆ
ｏパルスの２６２．５Ｈ目５２１よ２６２Ｈ目の立ち上
が９とＭＩなった状！１１２で付相萩動したとしでも、
垂直同期パルス（Ｖ　Ｐ　）の立ち上がり位相を常に２
６．２．５１Ｊ目に四ツクさせることができる。As mentioned above, according to the circuit of the present j, the vertical period i; (number (VS)) is 2xf as shown in FIGS.
262.5H o pulse 521 to 262H rise 9 and MI! Even if I did a tsukuso hagido at 112,
Always set the rising phase of the vertical synchronization pulse (V P ) to 2
6.2. You can make a four-trick on the 51st J.

さらに、この発明においては、垂的帰線のＢｉＪ始から
一定期間後は、基準Ｑ圧の変化ｎＩｉ、ｔ　’ｃ更に大
きくＥ、→Ｅ、としている。これｔ」、ｆ１°１分出力
（１）　Ｖ　）の位相変動範囲が大きく又も、垂直同期
信号（Ｖ　Ｓ　）の立ち上かりイ）′ノ相に不変とする
のに有効である。即ち、ｉ’＋、　６図０３）に示すよ
うに、積分出力（Ｉ）　Ｖ　）の立ち１・かり位相が変
動しても、基準電圧の変化幅を大きくすることによって
、垂直同期信号（ＶＳ）の立ち上がｐ位相は夏らない。Furthermore, in the present invention, after a certain period of time from the start of BiJ of vertical retrace, the change in reference Q pressure nIi,t'c becomes even larger E,→E. This is effective in making the phase fluctuation range of the output (1) V ) large and unchanged at the rising edge of the vertical synchronizing signal (V S ). In other words, as shown in Figure 03), even if the rising phase of the integral output (I) V) fluctuates, the vertical synchronizing signal (VS ) does not have a rising p phase in summer.

これによって、垂直同期パルス（ｖｐ）の安定性を一層
強化することができる。This can further enhance the stability of the vertical synchronization pulse (vp).

上記の説明では、１垂１ａ期間（１ｖ）の標準信号が２
６２．５Ｈの場合を説明したが、１Ｖ＝ｎ　Ｘ　Ｈ＋０
．５　Ｈ（ｎは整数）であっても同様に適用できる。In the above explanation, the standard signal of 1 volt 1a period (1v) is 2
Although we have explained the case of 62.5H, 1V=n x H+0
．． 5 H (n is an integer) can be similarly applied.

さらに、波形整形回路２３に対する基準電圧切換えは、
Ｉ　Ｈ周期で行うとしたがｎ　Ｈ周期（ｎは２以上の整
数）であっても良い。Furthermore, the reference voltage switching for the waveform shaping circuit 23 is as follows.
Although it is assumed that the process is performed in an IH period, it may be performed in an nH period (n is an integer of 2 or more).

第１０図は、ゴースト信号が大きい場合のビデオ（ｉ号
（ＶＤＢ）、複合同期信号（８ＹＮ）、積分出力（ＤＶ
）、垂直同期信号（ＶＳ）、垂直出力パルス（ｖＰ）を
示している。１７４１０図に示すように、ゴースト成分
によって、ペデスタルレベル（ｅｏ　）が変動すると、
被合同期４ｈ号（ＳＹＮ）として、等価パルス期間に不
要パルス３ノを出力する。この結果、積分出力（ＶＤ）
も等価パルス期間に不を積分出力３２を導出することに
なる。従つ′にの場合は、基嘔電圧Ｅ、け、不安ｆ１１
分出力３２０レベルよりも太きく配ト定しておく必要が
ある。不！Ｘ−柘分出力３２のレベルよりも基’＋”　
ｍｌ、圧（Ｅｌ　）が俟：い場合は、垂直同期パルス（
ＶＳ）のＮＺ、ち土ス）りυ位相は変動することになる
。これを防止するために、基準電、圧（Ｌ）を毛艶以上
に大きくすると弱電界時等に、今艮は垂直同期ｇＩＳ分
の積分出力自体が基準電圧（Ｂ＋）に？しにくくなり、
垂直同期パルスのＢ“・１始エツジの代Ｉ相便動を生じ
る。Figure 10 shows the video (i number (VDB), composite sync signal (8YN), and integral output (DV) when the ghost signal is large.
), vertical synchronization signal (VS), and vertical output pulse (vP). As shown in Figure 17410, when the pedestal level (eo) changes due to the ghost component,
As the coupled synchronous signal 4h (SYN), unnecessary pulse 3 is output during the equivalent pulse period. As a result, the integral output (VD)
Also, an integral output 32 is derived during the equivalent pulse period. In the case of ′, base voltage E, ke, anxiety f11
It is necessary to distribute the output level thicker than the 320 level. No! X-Tsumin output 32 level
If the ml and pressure (El) are low, the vertical synchronization pulse (
VS)'s NZ, CH Earth's) υ phase will fluctuate. In order to prevent this, if the reference voltage and voltage (L) are made larger than the current level, the integrated output of the vertical synchronization gIS will become the reference voltage (B+) when the electric field is weak. It becomes difficult to
This produces an alternative I-phase movement of the B"-1 starting edge of the vertical synchronization pulse.

ｔ「つで、本発明の回路では、第５し、１に示すように
、基準〜７圧を変化さ−にる場合、垂諭旧期イ、。In the circuit of the present invention, as shown in 5th and 1, when changing the reference to 7 voltages, the circuit of the present invention is used in the old period A.

号（ＶＳ）を得やすい方向へ変化させている。We are changing it in a direction that makes it easier to obtain a VS.

即ち、積分出力のレベＡ紗化フッ向とｆ−５通極性の方
向へじ（・準η゛・、圧＜Ｉｙｓ）を敦化さゼて、１１
トｉＦ＋同Ｊｖｌ　（−号を得やすくするもの１゛あＺ
）。That is, by converting the level A of the integral output to the direction of f-5 polarity (・quasi η゛・, pressure < Iys), 11
ToiF + Same Jvl (Things that make it easier to get a minus number 1゛AZ
).

第１１図は２Ｎ　４図の回路を更に具体的に示すもので
、第４図と同一部分輯同石号に付している。FIG. 11 shows the circuit of FIG. 2N4 in more detail, and the same parts as those in FIG. 4 are given the same numbers.

ＩＬＩＩ図において、り１フック人力に、ｉ、子、Ｖ５
の力される。この分周器３２がらは、２Ｘ　ｆ　ｕのパ
ルスが得られる。’ｌ　Ｘ　ｆ　Ｈのパルスは、分周器
３７に入力されて、ｆ　ｏのパルス、つまり水平出力パ
ルスとして用いられる。In the ILII diagram, ri1 hook manual force, i, child, V5
Powered by. This frequency divider 32 provides a pulse of 2X f u. The 'l x f H pulse is input to the frequency divider 37 and is used as the f o pulse, that is, the horizontal output pulse.

垂直カウンタ回路２７は、フリツプフロツプ回路（ＦＦ
Ｊ−ＦＦｌｏ）にょ多構成され、出力端子２８に垂直同
期パルス（ｖｐ）を出方する。リセットパルス発生回路
２５は複数のグー）回路（ＧＪ〜Ｇｚｏ）にょ多構成さ
れ、ゲート回路（Ｇ１７）の入力側にデータが入力され
ると、このデータを２Ｘ　ｆ　＋ｉのパルスに同期して
ゲート回路（Ｇｌｏ）から出力し、垂直カウンタ回路２
７のリセット端子に供給する。The vertical counter circuit 27 is a flip-flop circuit (FF
J-FFlo) and outputs a vertical synchronization pulse (vp) to the output terminal 28. The reset pulse generation circuit 25 is composed of a plurality of circuits (GJ to Gzo), and when data is input to the input side of the gate circuit (G17), this data is gated in synchronization with the pulse of 2X f +i. Output from the circuit (Glo) and vertical counter circuit 2
7 reset terminal.

波形整形回路２３、基準電圧切換回路２４は、トランジ
スタＣＱＩ−Ｑ５）、定電流源（Ｉｏ　）、ダイオード
（ＤＪ）、抵抗（ＲＪ　ＮＲ４）、ゲート回路（，０２
））等により構成されている。The waveform shaping circuit 23 and the reference voltage switching circuit 24 include a transistor CQI-Q5), a constant current source (Io), a diode (DJ), a resistor (RJNR4), and a gate circuit (02
)) etc.

トランジスタＣＱ４）がオン、オフすることによシ、基
準電圧は、第５図のｌ’１ｌＢｆｆｉに切り換わり、ト
ランジスタ（Ｇ５）がオフしたときは、基準電圧は第５
図の１！８．に切り換れる。When the transistor (G5) turns on and off, the reference voltage switches to l'1lBffi in FIG. 5, and when the transistor (G5) turns off, the reference voltage changes to
Figure 1!8. can be switched to

トランジスタ（Ｇ４）（Ｇ５）のオン、オフ制御は、垂
直カワンタ回路２７で発生ずるパルスをゲート回路（（
）　、ｑ　ｏ−０４、ｖ　）によりタイミングをとった
制御パルスによ９行なわれる。On/off control of the transistors (G4) (G5) is performed by converting pulses generated in the vertical counter circuit 27 into gate circuits ((
), q o-04, v) by control pulses timed by 9.

〔発明の効果〕〔Effect of the invention〕

上記したようにこの発８ＩＪによると垂直同期パルスの
位相を安定化し得る垂１ｈ同期信号整形回路を提供でき
る。As described above, according to the present invention, it is possible to provide a vertical 1h synchronization signal shaping circuit capable of stabilizing the phase of the vertical synchronization pulse.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の垂直同期信号整形回路を示す回路図、第
２図、第３図はそれぞれ第１図の回路の各部信号波形図
、第４図はこの発明の−実り例を示すブロック図、第５
図は第４図の回路の各部信号波形図、第６図、第７図、
第８図（イ）、第８図（ハ）、第９図（へ）、第９図（
１，３）もそれぞれこの発明の回路動作を説明するのに
示したイハ号波形図、第１０図はゴースト信号重畳時の
各信号を説明するのに示した信号波形図、第１１図は第
４図の回路を具体的に示す回路図である。 ２２・・・積分回路、２３・・・波形整形回路、２４・
・・基準電圧切換回路、２５・・・リセットノ＜ルス発
生回路、２７・・・垂直カウンタ回路。FIG. 1 is a circuit diagram showing a conventional vertical synchronization signal shaping circuit, FIGS. 2 and 3 are signal waveform diagrams of each part of the circuit in FIG. 1, and FIG. 4 is a block diagram showing a practical example of the present invention. , 5th
The diagrams are signal waveform diagrams of each part of the circuit in Figure 4, Figures 6 and 7,
Figure 8 (a), Figure 8 (c), Figure 9 (f), Figure 9 (
1 and 3) are the Iha waveform diagrams shown to explain the circuit operation of the present invention, FIG. 10 is the signal waveform diagram shown to explain each signal when a ghost signal is superimposed, and FIG. 4 is a circuit diagram specifically showing the circuit of FIG. 4. FIG. 22... Integrating circuit, 23... Waveform shaping circuit, 24...
. . . Reference voltage switching circuit, 25 . . . Reset pulse generation circuit, 27 . . . Vertical counter circuit.

Claims (1)

【特許請求の範囲】 水平周波数の整数倍のパルスが入力され、これをカウン
トすることにより垂直同期パルスを出力する垂直カウン
タ回路と、 入力データを前記整数倍のパルスに同期させて出力し１
１１記垂直力ウンタ回路のリセット端子に加えるリセッ
トパルス発生回路と、 複合同期４Ｆ号から垂直同期部分の積分出力を得る積分
回路と、 この積分回路から出力された積分出力と基準電圧とを比
較し垂直同期信号を検出し、これを前記入力データとし
て前記リセットパルス発生回路に加える波形整形回路と
、 前記波形整形回路に加えられる前記基準電圧の値を水平
周期のｎ倍（ｎは１以上の整数）で切換えるとともに、
垂直同期信号期間では前記基準電圧の値の変化幅を他の
期間よシも大きく設定して切換える基準電圧切換回路と
を具備したことを特徴とする垂直同期信号整形回路。[Scope of Claims] A vertical counter circuit which receives pulses having an integer multiple of a horizontal frequency and outputs a vertical synchronizing pulse by counting the pulses;
11. Compare the reset pulse generation circuit applied to the reset terminal of the vertical force counter circuit, the integration circuit that obtains the integrated output of the vertical synchronization part from the composite synchronous 4F, and the integrated output output from this integration circuit with the reference voltage. a waveform shaping circuit that detects a vertical synchronization signal and applies it as the input data to the reset pulse generation circuit; and a waveform shaping circuit that increases the value of the reference voltage applied to the waveform shaping circuit by n times the horizontal period (n is an integer of 1 or more). ) to switch, and
1. A vertical synchronizing signal shaping circuit comprising: a reference voltage switching circuit that sets and switches a range of change in the value of the reference voltage to be larger in a vertical synchronizing signal period than in other periods.