JPS60253087A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
- Publication number
- JPS60253087A JPS60253087A JP59111780A JP11178084A JPS60253087A JP S60253087 A JPS60253087 A JP S60253087A JP 59111780 A JP59111780 A JP 59111780A JP 11178084 A JP11178084 A JP 11178084A JP S60253087 A JPS60253087 A JP S60253087A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- address register
- row address
- decrementer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体記憶装置に関し、特にその絖出しの高
速化に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory device, and particularly to speeding up the start-up of the device.
随時書込み及び読出しが可能なランダムアクセスメモＩ
Ｊ （ＲＡＭ ）を構成する半導体記憶装置には従来は
第１図に示すものがあった。図においてｉｌｌは外部ア
ドレス線、（２）は行アドレスレジスタ、（３）は列ア
ドレスレジスタ、（４］は内部行アドレス線、（５）は
内部列アドレス酸、（６）はメモリセル群、（７）は外
部出力データ線、（８）は信号ＲＡＳ （Ｒｏｗ Ａｄ
ｄｒｅｓｓＳｔｒｏｂｅ）の人力線、（９）は信号ＣＡ
Ｓ （Ｃｏｌｕｍｎ ＡｄｄｒｅｓｓＳｔｒｏｂｅ）の
入力線、ｔｎｊは読出し指令信号（以下ＲＤと略記する
）の人力線である。Random access memo I that can be written and read at any time
Conventionally, there has been a semiconductor memory device constituting J (RAM) as shown in FIG. In the figure, ill is an external address line, (2) is a row address register, (3) is a column address register, (4) is an internal row address line, (5) is an internal column address line, (6) is a memory cell group, (7) is the external output data line, (8) is the signal RAS (Row Ad
dressStrobe) human power line, (9) is the signal CA
The input line tnj of S (Column Address Strobe) is a human power line of a read command signal (hereinafter abbreviated as RD).
次に読出し動作について説明する。メモリセル群（６）
に書込１れているデータを読出す場合、まず外部アドレ
ス線（１）よりそのデータの書込まれている行アドレス
を人力し入力線（８）上の信号ＲＡＳを活性にすること
によってその行アドレスを行アドレスレジスタ（２）Ｋ
格納する。次に、外部アドレス線（１＋によりそのデー
タの書込壕れている列アドレスを入力し、入力線（９）
上の信号ＣＡＳを活性にすることによってその列アドレ
スを列アドレスレジスタ（３１Ｋ格納する。行アドレス
レジスタ（２）、列アドレスレジスタ（３）の内容はそ
れぞれ内部行アドレス惚（４）、内部列アドレス線（５
）を介してメモリセル群のうちの当該アドレス位置のデ
ータを選択する。Next, the read operation will be explained. Memory cell group (6)
When reading data written in 1, first enter the row address where the data is written from the external address line (1) and activate the signal RAS on the input line (8). Row address in row address register (2) K
Store. Next, input the column address where the data is written using the external address line (1+), and press the input line (9)
By activating the above signal CAS, the column address is stored in the column address register (31K).The contents of the row address register (2) and column address register (3) are internal row address (4) and internal column address, respectively. Line (5
), the data at the address location in the memory cell group is selected.
この選択されたデータは人力線ｔｌｆ）上の信号Ｒ１）
を活性にするとデータ線（７）上に出力される。This selected data is the signal R1) on the human force line tlf)
When activated, it is output on the data line (7).
次に、メモリセル群（６）の他のアドレス位置に書込ま
れているデータｔａ出す場合、その行アドレスと列アド
レスとを人力し、信号ＲＡＳ 、信号ＣＡＳを活性にし
、ついで信号ＲＤを活性にすれば、アドレスによって指
定されたデータはデータ酊（７）上に出力される。Next, when outputting the data ta written in another address location of the memory cell group (6), enter the row address and column address manually, activate the signal RAS and the signal CAS, and then activate the signal RD. , the data specified by the address will be output on the data block (7).
従来のＲＡＭは以上のように組成されているので１つの
テ゛−夕を読出すごとに、そのデータの１−■アドレス
、列アドレスを外部アドレス線（］）から人力する必要
があり、連続したアドレスのデータを１１次読出すよう
な場合でも１つのデータごとに外部アドレス線（］）か
らの入力を＆、ｆｊとし、そのため次出しに必要とする
時間がｋくなるという欠点があった。Conventional RAM is structured as described above, so each time one data is read, it is necessary to manually input the 1-■ address and column address of that data from the external address line (]). Even when the address data is read 11 times, the input from the external address line (]) is &, fj for each data, and therefore the time required for the next read is k.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では半導体記憶装置の内
部に、列アドレスレジスタ、行アドレスレジスタの内容
に数値ｌを順次加算又は減算することができるインクリ
メンタ／デクリメンタ及び桁上げ回路を設けて、連続し
たアドレスのデータを順次読出す場合の読出し速度を向
上したものである。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and in this invention, there is a method in a semiconductor memory device that sequentially adds or subtracts a numerical value l to the contents of a column address register and a row address register. An incrementer/decrementer and a carry circuit are provided to improve the read speed when sequentially reading data at consecutive addresses.
以下この発明の実施例を図面について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第２図はこの発明の一実施例を示すブロック図であって
、第１図と同一符号は同−又は相当部分を示し、０］）
は内部出力データ線、口２は出力データレジスタ、０３
Ｖｉインクリメンタ／デクリメンタ、０４は桁上げ回路
、（１９は信号ＳＦ、Ｑの入力ｔａ、ｏｅＶｉインバー
タである。FIG. 2 is a block diagram showing an embodiment of the present invention, and the same reference numerals as in FIG. 1 indicate the same or corresponding parts.
is the internal output data line, port 2 is the output data register, 03
Vi incrementer/decrementer, 04 is a carry circuit, (19 is signal SF, input ta of Q, oeVi inverter.
第２図において信号ＳＥＱの論理をｒ ＯＪＫしておく
とインクリメンタ／デクリメンタ０′：４の動作が停止
され、したがってｆ？ｒ上げ回路（１１）の動作が停止
されるので、第２図の回路は第１図の回路と同様に動作
する。In FIG. 2, if the logic of signal SEQ is set to r OJK, the operation of incrementer/decrementer 0':4 is stopped, and therefore f? Since the operation of the r-raising circuit (11) is stopped, the circuit of FIG. 2 operates in the same manner as the circuit of FIG.
次にたとえばアドレス［ＩＡＦＥＨＪ番地（但しサフィ
ックスの１１は１６進表示であることを表す）から連続
的にデータ？読出す場合を４える。アドレスｒ ＩＡＦ
ＥＨＪのうち上位「ＩＡＨ」が行アドレス、下位ｒ Ｆ
ＥＨＪが列アドレスであるから、外部アドレス線ｆｉｌ
からｒ ＩＡ、 Ｊを人力し信号ＲＡＳを話性圧するこ
とによって行アドレスレジスタ（２）にｒ ＩＡＨＪを
書込む。次に外部アドレス線（１）から［ＦＥＨ，、Ｉ
を入力し信号ＣＡＳを活性にすることによって夕ＩＩア
ドレスレジスタ（３）にｒ ＦＥＨＪ ｆｆ書込む。行
アドレスレジスタ（２）、列アトレスレジスタｊ：＜＋
の内外が内部行アドレス線ｉ４１ 、内部列アドレス線
（５）を介してメモリセル群のアドレスｒ ＩＡＦＥ、
、、 Ｊのデータにアクセスしこのデータを内部出力デ
ータ耐Ｏυを介し出力データレジスタＯノに人力し、信
号ＲＤが活性になってこのデータが出力アータ絶（７）
に出力さｊする。。Next, for example, is the data continuous from the address [IAFEHJ address (however, the suffix 11 indicates hexadecimal representation)? Increase the reading case by 4. Address r IAF
The upper “IAH” of EHJ is the row address, and the lower r F
Since EHJ is the column address, the external address line fil
By inputting r IA, J from R and outputting signal RAS, r IAHJ is written in the row address register (2). Next, from the external address line (1) [FEH,,I
By inputting the signal CAS and activating the signal CAS, r FEHJ ff is written to the second address register (3). Row address register (2), column address register j: <+
The inner and outer sides of the memory cell group address r IAFE,
,, accesses the data of J and inputs this data to the output data register O through the internal output data resistor Oυ, and the signal RD becomes active and this data is output to the output terminal (7).
Output to. .
〕小続読出しの場合はイ六−±ｓｈ；Ｂ ’＜論理１−
１」にする。インクリメンタ／デクリフ／り（Ｊ３ ｋ
、ｉ動作”Ｔ Ｎ（ｓ状態となり、仁弓でＸ１がｒｉ’
：告′２・イ・−６作に変化する点でトリガされてシ：
ｉ Ｅ−Ｆ ’、ζレノスタ（，３ｊの内外に数値１を
加算する。ダ１アドレスレノスタ（３）の内容は「ＦＦ
ＪＨ」からｒ ＦＦＩＩＪ ＋こ髪比しアドレスｒ Ｉ
ＡＦＦＨ」のデータが出力データレジスタＯ３に入力さ
れ、次に信号１りｌ〕が活性になった時に出力データ線
（力に出力される。] For small continuation reading, I6-±sh; B'<Logic 1-
1”. Incrementer/Decliff/Re(J3 k
, i action "T N (s state, X1 becomes ri'
：It was triggered by the point where it changed to the 2nd and 6th work:
i E-F', ζRenostar (, Add the value 1 inside and outside of 3j. The content of da1 address Renostar (3) is "FF
JH” to r FFIIJ + hair comparison address r I
AFFH" data is input to the output data register O3, and then when the signal 1 becomes active, it is output to the output data line (power).
次の信号ＣＡＳの立下り点でトリガされたインクリメン
タ／デクリメンタ０３が列アドレスレジスタ（３）の内
容に数値１を加えるとその内容は「ＦＦＨ」からｒ ０
０．、 Ｊに変化し桁上げパルスを出力する。When the incrementer/decrementer 03 triggered at the next falling point of the signal CAS adds the value 1 to the contents of the column address register (3), the contents change from "FFH" to r 0
0. , changes to J and outputs a carry pulse.
この桁上げパルスが桁上は回路０４を介して行アドレス
レジスタ（２）の内容に数値１を加え行アドレスレジス
タ（２）の内容はｒ ＩＡＨＪから「ＩＢＨ」になる。If this carry pulse is a carry, the value 1 is added to the contents of the row address register (2) via the circuit 04, and the contents of the row address register (2) change from r-- IAHJ to "IBH".
したがって次にはアドレスｒ ＩＢＯＯＨＪのデータが
読出される。Therefore, data at address r_IBOOHJ is read next.
このようにして連続したアドレスのデータを読出してゆ
き、最後のアドレスのデータが読出された後に入力線Ｏ
ｅ上の信号ＳＥＱの論理を「０」にすればよい。In this way, the data at consecutive addresses are read out, and after the data at the last address is read out, the input line O
The logic of the signal SEQ on e should be set to "0".
以上は先頭アドレスを与えてアドレスの増加する方向に
連続読出しを行う例について説明したが、最後尾アドレ
スを与えてアドレスの減少する方向に連Ｖｃ読出しを行
う場合は、インクリメンタ／デクリメンタ０３により信
号ＣＡＳの立下りごとに０値１を１１＆算すればよく、
桁上げ回路０４Ｉは列アドレスレジスタ（３）の内容が
「００Ｈ」からｒ ＦＦ、、 Ｊ Ｋ変化する時点で行
アドレスレジスタ（２）の内容から数値１を減讃すれば
よい。The above has explained an example in which the first address is given and continuous reading is performed in the direction in which the addresses increase, but when the last address is given and continuous Vc reading is performed in the direction in which the addresses decrease, the incrementer/decrementer 03 uses the signal All you have to do is calculate 0 value 1 by 11 & every time CAS falls.
The carry circuit 04I only needs to subtract a numerical value 1 from the contents of the row address register (2) when the contents of the column address register (3) change from "00H" to rFF, .
なお、上記実施例ではインクリメンタ／デクリメンタの
制御に信号ＣＡＳの立下り点を用いたが、他の適当な信
号を用いることもできる。In the above embodiment, the falling point of the signal CAS is used to control the incrementer/decrementer, but other appropriate signals may also be used.
また、第２図に示す回路をそ１１に接軌されるＣＰＵあ
るいは、その他の周辺回路と同−基機上に構成してもよ
い。Further, the circuit shown in FIG. 2 may be constructed on the same base machine as the CPU or other peripheral circuits connected to the main body 11.
以上のようにこの発明によれば、連続したアドレスのデ
ータを連続して胱出す場合の処理時間を短縮することが
できる。As described above, according to the present invention, it is possible to shorten the processing time when data of consecutive addresses are continuously output.
第１図は従来の装置を示すブロック図、第２区はこの発
明の一実施例を示すブロック図である。
（１）・・・外部アドレス線、（２）・・行アドレスレ
ジスタ、（３）・・・列アドレスレジスタ、（６）・・
・メモリセル群、（７）・・外部出力データ線、（８）
・・・信号ＲＡＳの入力線、（９）・・・信号穴の入力
線、＋ｉｏ・・・信号ＲＤの入力線、（２）・・・出力
データレジスタ、０３・・インクリメンタ／デクリメン
タ、０４・・・桁上げ回路、αト・信号ＳＥＱの入力線
。
尚、各図中同一符号は同−又は相当部分を示す。
代理人 大 岩 増 雄
手続補正書（自発）
持３１庁長官殿
１ 、 ：！ＩＧ件の表示 特願昭５９−１１１７８０
号２、発明の名称 半導体記憶装置
３、補正をする者
代表者片山仁へ部
６６６八 （以１）FIG. 1 is a block diagram showing a conventional device, and Section 2 is a block diagram showing an embodiment of the present invention. (1)...External address line, (2)...Row address register, (3)...Column address register, (6)...
・Memory cell group, (7)...External output data line, (8)
...Input line of signal RAS, (9)...Input line of signal hole, +io...Input line of signal RD, (2)...Output data register, 03...Incrementer/decrementer, 04 ...Carry circuit, input line for α signal SEQ. Note that the same reference numerals in each figure indicate the same or corresponding parts. Agent Masuo Oiwa Procedural amendment (voluntary) Mr. 31 Director-General 1:! Display of IG patent application 1984-111780
No. 2, Title of the invention: Semiconductor storage device 3, Representative of the person making the amendment: Hitoshi Katayama 6668 (hereinafter referred to as 1)
Claims (1)
憶位置にそれぞれ所定ビット数のデータを記憶するメモ
リセルが配置されたメモリセル群、このメモリセル群の
アクセスすべきデータを指定するアドレス信号のうちの
行アドレスを１時記憶する行アドレスレジスタ、 上記アドレス信号のうちの列アドレスを１時配憶する列
アドレスレジスタ、 この列アドレスレジスタが１時記憶する数値に対し所定
のクロックごとに数値１を加算又は減鼻するインクリメ
ンタ／デクリメンタ、 このインクリメンタ／デクリメンタを動作させ、又はそ
の動作を停止させる手段、 上記列アドレスレジスタの内容と上記インクリメンタ／
デクリメンタの出力とＫより上記行アドレスレジスタが
１時記憶する数値に対し数値１を加算又は減鼻する桁上
け（ロ）路、 上記行アドレスレジスタの内容及び上記タリアリ・レス
レジスタの内容によりアクセスされ上記メモリセル群か
ら読出されたデータが一時記憶される出力データレジス
タを備えた半導体記憶装置。 （２）メモリセル群、行アドレスレジスタ、列アドレス
レジスタ、インクリメンタ／デクリメンタ桁上げ回路及
び出力データレジスタは、関連する他の回路と同一基板
上に形成されることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。[Claims] 11) A memory cell group in which memory cells each storing a predetermined number of bits of data are arranged in each storage location determined by a row address, a column address, and K, and data to be accessed in this memory cell group. A row address register that temporarily stores the row address of the address signal that specifies the address signal, a column address register that temporarily stores the column address of the address signal, and a predetermined value for the value temporarily stored by this column address register. an incrementer/decrementer that adds or decrements a numerical value by 1 every clock; means for activating or deactivating the incrementer/decrementer;
The output of the decrementer and the carry path that adds or decrements the value 1 to the value temporarily stored in the row address register, accessed by the contents of the row address register and the tally/res register. A semiconductor memory device comprising an output data register in which data read from the memory cell group is temporarily stored. (2) A claim characterized in that the memory cell group, row address register, column address register, incrementer/decrementer carry circuit, and output data register are formed on the same substrate as other related circuits. 2. The semiconductor memory device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111780A JPS60253087A (en) | 1984-05-29 | 1984-05-29 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111780A JPS60253087A (en) | 1984-05-29 | 1984-05-29 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253087A true JPS60253087A (en) | 1985-12-13 |
Family
ID=14569974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111780A Pending JPS60253087A (en) | 1984-05-29 | 1984-05-29 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253087A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192082A (en) * | 1988-01-27 | 1989-08-02 | Nec Corp | Memory integrated circuit |
| JPH08279283A (en) * | 1995-12-28 | 1996-10-22 | Hitachi Maxell Ltd | External semiconductor storage device |
| US6215719B1 (en) | 1998-12-22 | 2001-04-10 | Nec Corporation | Memory device having line address counter for making next line active while current line is processed |
-
1984
- 1984-05-29 JP JP59111780A patent/JPS60253087A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192082A (en) * | 1988-01-27 | 1989-08-02 | Nec Corp | Memory integrated circuit |
| JPH08279283A (en) * | 1995-12-28 | 1996-10-22 | Hitachi Maxell Ltd | External semiconductor storage device |
| US6215719B1 (en) | 1998-12-22 | 2001-04-10 | Nec Corporation | Memory device having line address counter for making next line active while current line is processed |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950014089B1 (en) | Hidden self refresh method and device of synchronous dram | |
| US6018478A (en) | Random access memory with separate row and column designation circuits for reading and writing | |
| JPH0528765A (en) | Memory control circuit | |
| JPS5942396B2 (en) | semiconductor memory device | |
| JPS6053896B2 (en) | Memory system of data processing equipment | |
| JPH01125795A (en) | Virtual type static semiconductor memory device | |
| US7076610B2 (en) | FIFO memory devices having multi-port cache memory arrays therein that support hidden EDC latency and bus matching and methods of operating same | |
| US7093047B2 (en) | Integrated circuit memory devices having clock signal arbitration circuits therein and methods of performing clock signal arbitration | |
| JPH05274862A (en) | Semiconductor memory device | |
| JPS60253087A (en) | Semiconductor storage device | |
| US20020024834A1 (en) | Memory module having programmable logic device and sTSOP | |
| JPH01204147A (en) | Address qualifying circuit | |
| JPH11306796A (en) | Semiconductor memory device | |
| JPS60261095A (en) | Semiconductor storage device | |
| JPS58128077A (en) | Memory device | |
| JPH07182849A (en) | Fifo memory | |
| JPH0535519B2 (en) | ||
| JPS6120295A (en) | Integrated circuit for address control | |
| JPS61222086A (en) | Semiconductor memory element | |
| JPS60258789A (en) | Semiconductor storage device | |
| JPH0492298A (en) | Semiconductor storage device | |
| JPH04119593A (en) | Memory circuit | |
| JPH02187989A (en) | Dual port memory | |
| JPH0578118B2 (en) | ||
| JPS61242388A (en) | Memory control circuit |