JPS60250289A - Electronic timepiece - Google Patents

Abstract

PURPOSE:To make it possible to cover a wide fast and slow motion range even in the CMOS circuit for a clock reduced in power consumption, by setting two kinds of frequency dividers in different timings an allowing both frequency dividers to take fast and slow motion without being subjected to the effect of other delay to each other. CONSTITUTION:A reference signal generation means consisting of a bent and twisted shape quartz vibrator 1 and an oscillation circuit 2, a frequency dividing means equipped with a frequency divider comprising frequency dividing D-type FFs 101-104, 105-112 and a 1/6 dynamic frequency dividing circuit 3, a data memory means comprising N type MOS transistors 301-304, 305-312m a gate circuit comprising NOR gates 201-204, 205-211 and a control signal generation means are provided to an electronic timepiece circuit. Because the gate circuit is opened in different timing and frequency dividers are set in different timings by a data memory means by this constitution, the frequency dividers can be allowed to take logical fast and slow motion without being subjected to the effect of other delay to each other.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は電子時計の時間緩漕方式に関するもの　・であ
る。[Detailed Description of the Invention] [Technical Field] The present invention relates to a slow clock system for electronic watches.

〔従来技術〕[Prior art]

近年、電子時計の低価格化に伴い安価な振動子を使用す
るようになってきたことにより広範囲の時間緩急が要求
されている。In recent years, as electronic watches have become cheaper and cheaper vibrators have come to be used, a wide range of time adjustment is required.

広範囲の時間緩急を得る方式として、特開昭４９−１３
０７７５等により、周期的にあらかじめ定められた進み
状態または遅れ状態に分局器をセントする方式、いいか
えれは分局器の分周比を変える方式、いわゆる、倫理緩
、旬方式が提案されている。Unexamined Japanese Patent Publication No. 49-13 as a method for obtaining wide range of time adjustment
No. 0775, etc., has proposed a system in which the divider is periodically placed in a predetermined lead or lag state, or alternatively, a system in which the frequency division ratio of the divider is changed, a so-called ethically lenient system.

しかしこの方式は以下の様な欠点を有している。However, this method has the following drawbacks.

最近の電子時計の低消費電力化への要求に対応するため
に、時計用０Ｍ０８回路では発振部及び高周波領域を低
定電圧回路または低定電流回路で駆動するとともに、分
周器を構成するＭＯＳ　）ランジスタのサイズを極小に
して寄生容量を小さくし寄生容量を光放電することによ
る消費電流を低減している。このため、分周段１段あた
りの遅延時間が従来に比して大きくなっている。一方、
前述の緩、＠方式を実現するためには緩、特に関係する
分局器の最終段の出力信号が立ち下がった瞬間あるいは
立ち上がった瞬間に、緩、特に関係する分局器の初段の
出力信号のＡ周期よりも短かいパルス幅の信号であらか
じめ定められた状態に分周器をセットまたはリセツトす
る必要がある。このパルス幅を形成するには緩急に関係
する分周器の最終段の出力信号の立ち下がシまたは立ち
上がりに同期させた信号と、この信号を緩急に関係する
分周器の初段に入力する信号の立ち上がりまで遅延させ
た信号とを組み合わせれば良い。ところが前述した様に
分周段１段あたりの遅延時間が大きくなっているため、
あまり広い緩急範囲が設定され緩、＠に関係する分周器
が多段になると、緩、袋に関係する分周器の最終段の出
力信号が立ち下がった時または立ち上がった時には、緩
、＠に関係する分周器の初段に入力する信号がすでに立
ち十がって゛いるという現象が起こり正常な緩装動作が
されなくなってしまう。このため、最近の低消費電力化
された時計用ＣＭＯＳ回路では緩伸範囲が限定され、振
動子に許容される周波数範囲が狭くなっている。In order to meet the recent demand for lower power consumption in electronic watches, the 0M08 circuit for watches drives the oscillation part and high frequency region with a low constant voltage circuit or low constant current circuit, and also uses a MOS that constitutes a frequency divider. ) The size of the transistor is minimized to reduce the parasitic capacitance, and the parasitic capacitance is photo-discharged, thereby reducing current consumption. For this reason, the delay time per frequency dividing stage is longer than in the past. on the other hand,
In order to realize the above-mentioned slow, @ method, the A of the output signal of the first stage of the related branch is slow, especially at the moment the output signal of the final stage of the related branch divider falls or rises. It is necessary to set or reset the frequency divider to a predetermined state with a signal having a pulse width shorter than the period. To form this pulse width, input a signal synchronized with the fall or rise of the output signal of the final stage of the frequency divider related to the speed and speed, and input this signal to the first stage of the frequency divider related to the speed and speed. It may be combined with a signal delayed until the rising edge of the signal. However, as mentioned above, the delay time per frequency division stage is large, so
If a too wide adjustment range is set and the frequency divider related to the slow frequency becomes multi-stage, when the output signal of the final stage of the frequency divider related to the slow frequency falls or rises, the frequency divider related to the slow frequency divider will become A phenomenon occurs in which the signal input to the first stage of the related frequency divider is already too high, and normal loosening operation is no longer possible. For this reason, in recent CMOS circuits for watches with low power consumption, the slow expansion range is limited, and the frequency range allowed for the vibrator is narrowed.

〔目的〕〔the purpose〕

本発明の目的は、前述した欠点を解決するものであシ、
最近の低消費電力化された時計用０Ｍ０８回路を用いて
も、緩５特範囲が広くとれ振動子に許容される周波数範
囲が広くなる電子時計を提供することにある。The object of the present invention is to solve the above-mentioned drawbacks and to
An object of the present invention is to provide an electronic timepiece in which the slow five-point range is wide and the frequency range allowed by the vibrator is widened even when using a recent 0M08 circuit for watches with low power consumption.

〔該要〕[Required]

前述の目的を達成するために、本発明は、標準信号発生
手段、前記標準信号を所望の周波数に分周する分周手段
、前記分周手段に含まれる分局器Ａ、前記分周手段に含
まれ前記分局器Ａに直列に接続される分周器Ｂ１データ
記憶手段Ａ１データ記憶手段Ｂ、前記分局器Ａと前記デ
ータ記憶手段Ａの間に設けたゲート回路Ａ１前記分局器
Ｂと前記データ記憶手段Ｂの間に設けたゲート回路Ｂ。In order to achieve the above object, the present invention provides a standard signal generating means, a frequency dividing means for dividing the standard signal into a desired frequency, a divider A included in the frequency dividing means, and a frequency dividing means included in the frequency dividing means. A frequency divider B1 connected in series to the divider A, a data storage means A1 a data storage means B, a gate circuit A1 provided between the divider A and the data storage means A, the divider B and the data storage. Gate circuit B provided between means B.

前記ゲート回路Ａを開くためのケート開閉制御信号Ａを
発生する制御信号発生手段Ａ、及び前記ゲート回路Ａを
開くタイミングとは異なるタイミング前記ゲート回路Ｂ
を開くためのゲート開閉制御信号Ｂを発生する制御信号
発生手段Ｂを有し、前記制御信号発生手段Ａと前記制御
信号発生手段Ｂは前記分周手段からの信号によって周期
的に前記ケート回路Ａと前記ゲート回路Ｂを異なるタイ
ミングで開き、前記データ記憶手段Ａと前記データ記憶
手段Ｂのデータをそれぞれ異なるタイミングで通し、前
記データによって決足される進みの状態または遅れの状
態に前記分周器Ａと前記分周器Ｂｉ異なるタイミングで
セットするように構成されている。control signal generating means A that generates a gate opening/closing control signal A for opening the gate circuit A, and a timing different from the timing for opening the gate circuit A; and the gate circuit B
The control signal generating means B generates a gate opening/closing control signal B for opening the gate, and the control signal generating means A and the control signal generating means B periodically generate the gate circuit A by the signal from the frequency dividing means. and the gate circuit B are opened at different timings, the data of the data storage means A and the data storage means B are passed through at different timings, and the frequency divider is set to a leading state or a delayed state determined by the data. A and the frequency divider Bi are configured to be set at different timings.

　５　− 〔実施例〕 以下実施例に基づき本発明の詳細な説明する。5 - 〔Example〕 The present invention will be described in detail below based on Examples.

第１図は本発明の一実施例である。第１図に於いて１は
１９６　ＫＨ２の発振周波数を有する屈曲ねじれ型水晶
振動子、２は発振回路、３は％ダイナミック分周回路、
４は低定電圧動作部、５及び７０４Ｆｉレベルシフター
、１０１〜１１５及び５０１〜５０４及び６０１〜６０
２及び７０６及び８０４は立ち上がｐ）リガーのＤタイ
プフリップフロップ（以下ＦＦという）、６ｔｄＯＰ入
力がＩＩ　Ｈ″の間はＤｌ〜Ｄ８人力をＱｔ−Ｑａ出力
にパスし′Ｌ″の間ホールドするランチ回路、７は電子
時計のりゆうすに連動しりゆうすが通常位置にある時は
開き時刻修正位置にある時に閉じるスイッチ、８はＲＥ
ＳＩｎＴ端子に生じる波形からチャタリング波形を除去
するチャタリング防止回路、９はステップモータを駆動
するための駆動パルスを形成し出力するモータ駆動パル
ス形成回路、１０はステップモータの励磁コイル、２０
１〜２１２はデータセレクト用グー）、３０１〜３１２
は周　６− 期的にＯＮしプルダウン抵抗の役割をするＮ型ＭＯ８）
ランジスタ、４０１〜４１２は回路基板にプリントされ
た切断可能な導電パターン（スイッチのオープン状態は
パターンを切断した状態を示す）５００はにｆｉｚ信号
発成回路、６００はデータサンプリング信号発生回路、
７００はゲート開閉制御信号発生回路Ａ、８００はゲー
ト開閉制御信号発生回路Ｂである。FIG. 1 shows an embodiment of the present invention. In Figure 1, 1 is a bent twist crystal resonator with an oscillation frequency of 196 KH2, 2 is an oscillation circuit, 3 is a % dynamic frequency divider circuit,
4 is a low constant voltage operation section, 5 and 704Fi level shifter, 101-115 and 501-504 and 601-60
2, 706, and 804 rise p) Rigger's D type flip-flop (hereinafter referred to as FF), while 6tdOP input is II H'', pass Dl to D8 manual power to Qt-Qa output and hold while 'L'' 7 is a switch that opens when the electronic clock is in the normal position and closes when it is in the time adjustment position. 8 is a RE switch.
a chattering prevention circuit that removes a chattering waveform from a waveform generated at the SInT terminal; 9 a motor drive pulse forming circuit that forms and outputs a drive pulse for driving the step motor; 10 an excitation coil for the step motor; 20
1 to 212 are for data selection), 301 to 312
is an N-type MO8 that turns on periodically and acts as a pull-down resistor.
transistors, 401 to 412 are cuttable conductive patterns printed on the circuit board (the open state of the switch indicates the state where the patterns are cut); 500 is a fiz signal generation circuit; 600 is a data sampling signal generation circuit;
700 is a gate opening/closing control signal generating circuit A, and 800 is a gate opening/closing control signal generating circuit B.

同、実施例に用いているＦＦはマスタースレーブ構成で
あシ、ＱＭ高出力らマスター信号がＱＳ出力からスレー
ブ信号が出力される。Similarly, the FF used in the embodiment has a master-slave configuration, and a master signal is output from the QM high output, and a slave signal is output from the QS output.

同、本実施例に於いては、標準信号発生手段は水晶振動
子１と発振回路２よ多構成され、分周手段は％ダイナミ
ンク分周回路５とＦＦ１０１〜１１５と３ＡＨｚ信号発
生回路５００よジ構成され、分周器ＡはＦＦ１０１〜１
０４によ多構成され、分局器ＢはＦＦ１０５〜１１２に
よｐ構成され、デニタ記憶手段ＡはＮ型ＭＱＳ）ランジ
スタロ０１〜３０４と導電パターン４０１〜４０４によ
多構成され、データ記憶手段ＢはＮ型ＭＱＳ　）ランジ
スタロ０５〜３１２と導電パターン４０５〜４１２とラ
ッチ回路乙により構成され、ゲート回路ＡはＮＯＲゲ−
）２０１〜２０４によ多構成され、ゲート回路ＢはＮＯ
Ｒゲート２０５〜２１１とＯＲゲート２１２ＶＣよりａ
成され、制御信号発生手段Ａはデータサンプリング信号
発生回路６００とゲート開閉制御信号発生回路Ａ７００
［よ多構成され、制御信号発生手段Ｂはゲート開閉制御
信号発生回路Ｂ８００よ多構成されている。Similarly, in this embodiment, the standard signal generation means is composed of a crystal resonator 1 and an oscillation circuit 2, and the frequency division means is composed of a % dynamic frequency division circuit 5, FFs 101 to 115, and a 3AHz signal generation circuit 500. The frequency divider A is composed of FF101~1.
04, the branch B is composed of FFs 105 to 112, the data storage means A is composed of N-type MQS transistors 01 to 304 and conductive patterns 401 to 404, and the data storage means B is composed of FFs 105 to 112. N-type MQS) consists of transistors 05 to 312, conductive patterns 405 to 412, and latch circuit B, and gate circuit A is a NOR gate.
) 201 to 204, and gate circuit B is NO.
a from R gates 205 to 211 and OR gate 212VC
The control signal generating means A includes a data sampling signal generating circuit 600 and a gate opening/closing control signal generating circuit A700.
The control signal generating means B is composed of a gate opening/closing control signal generating circuit B800.

りゆうずが通常位置にあってスイッチ７が開いている時
ＶＣｄ、発振回路２よｐ出力される１９６ＫＨ２信号φ
１９６　は％ダイナミック分周回路３、ＦＦ１０１〜１
０４　’ｉ経てＩＥ（ｚ信号φｌとなる。When the switch is in the normal position and the switch 7 is open, VCd and the 196KH2 signal φ output from the oscillation circuit 2.
196 is % dynamic frequency divider circuit 3, FF101~1
04 'i and then becomes IE (z signal φl.

このφ１の立下が、９に同期してモータ駆動パルス形成
回路９よりステップモータ駆動パルスか出力きれ励磁コ
イル１０に電流が流れステップモータが作動する。This fall of φ1 is synchronized with 9, and a step motor drive pulse is output from the motor drive pulse forming circuit 9, and a current flows to the excitation coil 10 to operate the step motor.

一万にＨｚ信号発生回路５００は１［（Ｚ信号φ１（Ｆ
Ｆ１１５の出力Ｑ８出力）とφｔＭ（セ・Ｆ１１５のＱ
Ｍ高出力から第２図のタイミングチャートに示すように
％Ｈｚ信号φ％を形成し、データサンプリング信号発生
回路６００とゲート開閉制御信号発生回路Ｂ８００へ出
力する。データサンプリング信号発生回路６０口ｉｄ％
ｔ（ｚ４ｇ号φ％が入力すると第６図のタイミングチャ
ートに示すようにデータサンプリング信号Ｓｏを形成し
出力する。データサンプリング信号Ｓｏはゲート開閉制
御信号発生回路へ７００及びランチ回路６ＶＣ入力する
とともに、インバータ６０５及び６０６を経てＮ型ＭＯ
８）ランジスタロ０１〜５１２０ケート端子に入力し、
導電パターン４０１〜４１２が切断されているときには
端子ＴＪ１〜ＩＪＩＩＩを”Ｌ″レベルプルダウンする
。（導電パターンが非切断であれば端子Ｌｘ−Ｌｔｚ−
当然ｔｌ　Ｈ１″レベルを維持する。）このうち端子Ｌ
５〜Ｌ１２の状態はランチ回路６によシホールドされる
。ゲート開閉制御信号発生回路Ａ　７００　ｒｌテデー
サンプリング侶信号。At 10,000, the Hz signal generation circuit 500 generates 1[(Z signal φ1(F
F115 output Q8 output) and φtM (Se・F115 Q
A %Hz signal φ% is formed from the M high output as shown in the timing chart of FIG. 2, and is output to the data sampling signal generation circuit 600 and the gate opening/closing control signal generation circuit B800. Data sampling signal generation circuit 60 ports ID%
When t(z4g φ% is input, a data sampling signal So is formed and outputted as shown in the timing chart of FIG. N type MO via inverters 605 and 606
8) Input to the range terminals 01 to 5120,
When the conductive patterns 401 to 412 are disconnected, the terminals TJ1 to IJIII are pulled down to the "L" level. (If the conductive pattern is not cut, the terminal Lx-Ltz-
Of course, the tl H1'' level is maintained.) Of these, the terminal L
The states of 5 to L12 are held by the launch circuit 6. Gate opening/closing control signal generation circuit A 700 rl sampling signal.

が入力すると第５図のタイミングチャートに示すように
ケート開閉制＃信号Ｓ１を形成出力しＮ　Ｏ−Ｒゲート
２０１〜２０４を開く。ｃＪＯＲケート−ソ　− ２０１〜２０４が開く時にはＮ型ＭＱＳ　）ランジスタ
５０１〜５０４がＯＮしており、導電パターンが切断さ
れているときには、その端子と接続されるＮＯＲゲート
からは”′Ｈ″レベルが出力されＦＦが瞬間的にセント
される。（導電パターンが非切断であれば、その端子と
接続されるＮＯＲゲートからは′Ｌ”レベルが出力され
ＦＦは通常動作をする。） このように分周器Ａ（ＦＦ１［１１〜１０４）は１０秒
に１回ケート開閉制御信号Ｓ１が出力されるタイミング
ングで導電パターン４０１〜４０４が切断されているか
否かによって決定される進みの状態にセントされる。（
第３図に於ける点ａｈｙｙｌｒＪ１〜１０４がオールセ
ントされた場合を示している。）この分局器Ａのセント
に関してはφ１にのφ３１１Ｋ　に対する遅延のみを考
慮すればよく、これは従来の低消費電力化された時計用
Ｃ−ＭＱＳ　回路でも実績がおり問題ない。When input, the gate opening/closing control # signal S1 is generated and outputted to open the NOR gates 201 to 204 as shown in the timing chart of FIG. When the cJOR gate-sole transistors 201 to 204 are open, the N-type MQS transistors 501 to 504 are ON, and when the conductive pattern is disconnected, the "H" level is output from the NOR gate connected to the terminal. It is output and the FF is instantaneously cented. (If the conductive pattern is not cut, the NOR gate connected to the terminal outputs the 'L' level and the FF operates normally.) In this way, the frequency divider A (FF1 [11 to 104) At the timing when the gate opening/closing control signal S1 is output once every 10 seconds, the state is set to an advanced state determined by whether or not the conductive patterns 401 to 404 are disconnected. (
This shows the case where the points ahyylrJ1 to 104 in FIG. 3 are all centered. ) Regarding the cent of this branching unit A, only the delay of φ1 with respect to φ311K needs to be taken into account, and this has been proven in conventional clock C-MQS circuits with low power consumption, so there is no problem.

またゲート開閉制御信号余生回路８０口は％Ｈ２信号帽
％が入力すると、第４図のタイミングチャ据６一 −トに示すようにケート開閉制御信号ｓ２を形成出力し
、ＮＱＲケート２０５〜２１１とＯＲゲート２１２を開
きランチ回路６にホールドされているデータを通す。前
述したようにランチ回路６は導電パターン４０５〜４１
２が切断されているか否かを記憶しており、分周器Ｂ（
ＦＦ１０５〜１１２）は１０秒に１回ゲート開閉制御信
号ｓ２が出力されるタイミングで導電パターン４０５〜
４１２　が切断されているか否かによって決定される進
みの状態または遅れの状態にセントされる。この分周器
Ｂのセソ）Ｋ関してはφ２Ｋ　に対するφ４Ｍ　の遅延
のみを考慝すればよいが、この遅延時間は２４４μｓま
で許容されるので全く問題とならない。In addition, when the %H2 signal cap % is input to the gate opening/closing control signal remaining circuit 80, it forms and outputs the gate opening/closing control signal s2 as shown in the timing chart 61 of FIG. The OR gate 212 is opened to pass the data held in the launch circuit 6. As mentioned above, the launch circuit 6 includes conductive patterns 405 to 41.
2 is disconnected or not, and divider B (
FF105~112) conductive patterns 405~112) at the timing when gate opening/closing control signal s2 is outputted once every 10 seconds.
412 is sent to the leading or lagging state as determined by whether it is disconnected or not. As for the frequency divider B, only the delay of φ4M with respect to φ2K needs to be taken into consideration, but this delay time is allowed up to 244 μs, so there is no problem at all.

ＦＦ１０１ｉセントすることによシ得られる緩急ｔ　ｅ
Ｌ　ｓは５２　Ｋ［（Ｚ　信号φ３２にの周波数が正確
に５２７６８Ｈ２であもたとすれば、ｄｔ＝−１０ｘ、
５２７６Ｂ ＝　０．２６３６秒／日であり、同様にＦＦ１０２〜Ｆ
Ｆ１１１をセントすることにより得られる緩ＭＭｄ、　
２〜（１１１は、それぞれａ２＝　２　Ｘ　ａｔ　、　
ｃ１３＝４Ｘｄｌ。The speed that can be obtained by using FF101i cents
L s is 52 K[(If the frequency of Z signal φ32 is exactly 52768H2, dt=-10x,
5276B = 0.2636 seconds/day, similarly FF102~F
Slow MMd obtained by cents F111,
2 to (111 are respectively a2=2X at ,
c13=4Xdl.

ａ４　＝８Ｘｄ、、　、　ｄｓ　＝１６Ｘ（１１、ａ、
　＝３２Ｘｄｌ　、ｄ７＝６４×ｄ、、ｃ１８＝１２８
Ｘｔｉ、、ｃｌｇ　＝２５６Ｘｄ、、　ｄ、、ｏ＝５ｊ
２Ｘｄ、、ｄｌ、＝１ｏ２４ｘａ、、となる。ｉ＊ｐ１
１２をリセットすることにより得られる緩急量ｄ１２−
−２０４８×６１である。ｊ′Ｊ、土は４０１〜４１２
の導電パターンが単独に切断された場合の緩、＠量であ
って複数が切断された場合には切断された端子に対応す
るＦＦの緩急量の総和が全綴、物量となる。従って本４
６１Ｊ＠例によ′ｉ１ば、１ステツプあたりの緩急量が
０．２６３６抄／日で一２ｏ４８〜−１−２０４７ステ
ツプ丑での論理緩急が可能である。a4 = 8Xd, , ds = 16X (11, a,
=32Xdl, d7=64×d,, c18=128
Xti,, clg =256Xd,, d,, o=5j
2Xd,,dl,=1o24xa,,. i*p1
The adjustment amount d12- obtained by resetting 12
-2048×61. j′J, soil is 401-412
This is the amount of looseness when a single conductive pattern is cut, and when a plurality of conductive patterns are cut, the sum of the amounts of looseness and suddenness of the FF corresponding to the cut terminals is the total quantity. Therefore book 4
61J@For example, 'i1', it is possible to theoretically slow down or slow down in 12 o48 to -1 to 2047 steps with a slow/fast amount per step of 0.2636 sheets/day.

以上述ぺてきたように、本実施例の構成によれば分周：
崇Ａ（ＦＦ１０１〜１０４）σ分周器Ｂ　（ＦＦ１０５
〜１１２）のうち甘Ｆ１０６〜１１２の遅延の影響を受
けずに、また分周器Ｂ　ｉｊ分周器Ａの遅延影響を全く
受けずに、あらかじめ足められた状態にセントすること
ができ、実施例のように低定電圧動作部を有し低消費電
力化された時計用０Ｍ０８回路に於いても非常に広範囲
な論理緩急が０１能になる。As described above, according to the configuration of this embodiment, frequency division:
Subaru A (FF101~104) σ Frequency divider B (FF105
~112), it is possible to set the pre-added state without being affected by the delay of the sweet F106 to F112, and without being affected by the delay of the frequency divider Bij, the frequency divider A, Even in the clock 0M08 circuit which has a low constant voltage operation section and has low power consumption as in the embodiment, a very wide range of logic regulation can be performed.

また本実施例に於いては分周器Ｂ用のデータサンアリン
グを分局器Ａ用のデータザンプリンタと同時に行ないラ
ンチ回路６Ｖｃよりデータを記憶する構成にしＮ型ＭＯ
８）ランジスタ３０５〜５１２のＯＮ時間が短かくなる
ように構成してあｐ、導電パターンが切断されない時に
Ｎ型ＭＯ８）ランジスタ／Ｌ流れる電流が少々〈なって
いる。　−〔効果〕 υ上実施例で詳細にＢ９．明したように、本発明は分周
器Ａ１分周器Ａに直列に接続される分周器Ｂ１データ記
憶手段Ａ、データ記憶分周器Ｂと前記分周器Ａ、前記分
周器Ｂと前記データ記憶手段Ｂの間に設けたケート回路
Ｂ、前記ケート回路Ａを開くためのケート開閉制御信号
Ａを発生する制御信号発生手段Ａ及び前記ゲート回路Ａ
を開くタイミングとは異なるタイミングで前記ケート回
路Ｂｉ開くためのケート開閉制御（ｉ号Ｂを発生する制
御信号発生手段Ｂを有し、前記ケート開閉制御信号Ａと
前記ゲート開閉制御信号Ｂが周期的に前記ゲート回路Ａ
と前記ケート回路Ｂを異なるタイミングで開き、前記デ
ータ記憶手段Ａ及びＢによって−１３− 決定される進みの状態あるいは遅れの状態に前記分周器
Ａと前記分周器Ｂを異なるタイミングでセントすること
により、前記分周器Ａに前記分周器Ｂの遅延の影響をほ
とんど受けずに、また前記分周器Ｂけ前記分周器Ａの遅
延ヶ全く受けずに論理緩急、することができる。最近の
低消費電力化された時計用０ＭＯ８回路であっても、非
常に広い、緩急範囲がとれ、その結果撮動子に許容され
る周波数範囲が広くなり、安価な振動子を使用できると
いう優れた効果を有するものである。In addition, in this embodiment, the data sampling for the frequency divider B is performed simultaneously with the data sampling printer for the frequency divider A, and the data is stored from the launch circuit 6Vc.
8) The ON time of the transistors 305 to 512 is configured to be short, so that when the conductive pattern is not cut, the current flowing through the N-type MO transistor 8) transistor L becomes a little. - [Effect] υSee B9. in detail in the above example. As explained above, the present invention comprises a frequency divider B1 connected in series to the frequency divider A, a data storage frequency divider B, the frequency divider A, the frequency divider B, A gate circuit B provided between the data storage means B, a control signal generating means A for generating a gate opening/closing control signal A for opening the gate circuit A, and the gate circuit A.
gate opening/closing control (i) for opening the gate circuit Bi at a timing different from the gate opening/closing timing; The gate circuit A
and the gate circuit B are opened at different timings, and the frequency divider A and the frequency divider B are set to the leading state or the delayed state determined by the data storage means A and B at different timings. This allows the frequency divider A to adjust the logic speed without being affected by the delay of the frequency divider B, and without being affected by the delay of the frequency divider A at all. . Even with the recent low power consumption 0MO8 circuit for watches, it has the advantage of being able to have a very wide speed range, resulting in a wide frequency range allowed for the camera element, and the ability to use inexpensive oscillators. It has the following effects.

特に実施例に用いた１９６Ｋ［（Ｚの共振周波数を持つ
屈曲ねじれ型水晶振動子は、その要求される加工精度が
厳しく温度特性をフラットにしようとすると共振周波数
がずれるという特性を持っておシ上述の効果が大きい。In particular, the bending twist type crystal resonator used in the example, which has a resonance frequency of 196K The above effects are significant.

同、本発明は屈曲ねじれ型水晶感動子を用いる電子時計
に限定されるものではない。Similarly, the present invention is not limited to electronic watches that use a bent-twist type crystal sensor.

’ｉ’＊、実施例でにデータ記憶手段としてＩＰｉｌ路
基板の導電パターンを切断するか否かという手段を用い
ているが、不揮発１ｆ＋：、メモリーを用いても良い。'i'* In the embodiment, a means of cutting the conductive pattern of the IPil circuit board is used as the data storage means, but a non-volatile 1f+: memory may also be used.

−１４− また、実施例では論理緩急のタイミングが２タイミング
であるが、６つ以上のタイミングで論理緩急を行なうこ
とも可能である。-14- Further, in the embodiment, the logical adjustment is performed at two timings, but it is also possible to perform the logical adjustment at six or more timings.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す図、第２図から第４図
は第１図のタイミングチャートを示す図である。 １・・・・・・屈曲ねじれ型水晶振動子２・・・・・・
発振回路 ６・・・・・・％ダイナミック分周回路４・・・・・・
低定電圧動作部 ５．７０４・・・・・・レベルシフター１０１〜１１５
・・・・・・分周用ＤタイプＦ”？２０１〜２１１・・
・・・・データセレクト用ＮＯＲケート２１２・・・・
・・・・・データセレクト用ＯＲケート３０１〜５１２
・・・・・・　Ｎ型ＭＯＳトランジスタ４０１〜４１２
・・・・・・回路基板の導電パターン５００・・川・に
Ｈｚｉｉ号発生回路 ７００・・・・・・ゲート開閉制御信号発生回路Ａ３０
０・・・・・・ケート開閉制御信号発生回路Ｂ以　上 出願人　株式会社　諏訪精工舎 −ｉ　、、６−−′・FIG. 1 is a diagram showing an embodiment of the present invention, and FIGS. 2 to 4 are diagrams showing timing charts of FIG. 1. 1...Bent-twisted crystal oscillator 2...
Oscillation circuit 6...% dynamic frequency divider circuit 4...
Low constant voltage operation section 5.704...Level shifter 101-115
...D type F"?201~211 for frequency division...
...NOR Kate 212 for data selection...
...OR gate 301-512 for data selection
...... N-type MOS transistors 401 to 412
...Conductive pattern 500 on the circuit board... HzII generation circuit 700...Gate opening/closing control signal generation circuit A30
0...Cate opening/closing control signal generation circuit B and above Applicant Suwa Seikosha Co., Ltd.-i,,6--'・

Claims (1)

【特許請求の範囲】[Claims] 標準信号発生手段、前記標準信号を所望の周波数に分周
する分周手段、前記分周手段に含まれる分周器Ａ、前記
分周手段に含まれ前記分局器Ａに直列に接続される分周
器Ｂ、データ記憶手段Ａ、データ記憶手段Ｂ１前記分局
器Ａと前記データ記憶手段Ａの間に設けたゲート回路Ａ
、前記分周器Ｂと前記データ記憶手段Ｂの間に設けたゲ
ート回路Ｂ、前記ゲート回路Ａを開くためのゲート開閉
制御信号Ａを発止する制御信号発生手段Ａ、及び前記ゲ
ート回路Ａを開くタイミングとは異なるタイミングで前
記ゲート回路Ｂを開くためのゲート開閉制御信号Ｂを発
生する制御信号発生手段Ｂを有し、前記制御信号発生手
段Ａと前記制御信号発生手段Ｂは前記分周手段からの信
号によって周期的に前記ゲート回路Ａと前記ゲート回路
Ｂを異なるタイミングで開き、前記データ記憶手段Ａと
前記データ記憶手段Ｂのデータをそれぞれ異なるタイミ
ングで通し、前記データによって決定される進みの状態
または遅れの状態に前記分周器Ａと前記分周器Ｂを異な
るタイミングでセットするように構成されたことを特徴
とする電子時計。a standard signal generating means, a frequency dividing means for dividing the standard signal into a desired frequency, a frequency divider A included in the frequency dividing means, and a frequency divider A included in the frequency dividing means and connected in series to the divider A. Frequency generator B, data storage means A, data storage means B1 Gate circuit A provided between the divider A and the data storage means A
, a gate circuit B provided between the frequency divider B and the data storage means B, a control signal generating means A for generating a gate opening/closing control signal A for opening the gate circuit A, and the gate circuit A. It has a control signal generating means B that generates a gate opening/closing control signal B for opening the gate circuit B at a timing different from the opening timing, and the control signal generating means A and the control signal generating means B are connected to the frequency dividing means. The gate circuit A and the gate circuit B are periodically opened at different timings by a signal from the data storage means A and the data storage means B are passed through at different timings, respectively, and the progress determined by the data is determined. An electronic timepiece characterized in that the frequency divider A and the frequency divider B are set to a delayed state or a delayed state at different timings.