JPS60250289A - Electronic timepiece - Google Patents
Electronic timepieceInfo
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- JPS60250289A JPS60250289A JP10619184A JP10619184A JPS60250289A JP S60250289 A JPS60250289 A JP S60250289A JP 10619184 A JP10619184 A JP 10619184A JP 10619184 A JP10619184 A JP 10619184A JP S60250289 A JPS60250289 A JP S60250289A
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- circuit
- frequency
- control signal
- gate
- frequency divider
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は電子時計の時間緩漕方式に関するもの ・であ
る。[Detailed Description of the Invention] [Technical Field] The present invention relates to a slow clock system for electronic watches.
近年、電子時計の低価格化に伴い安価な振動子を使用す
るようになってきたことにより広範囲の時間緩急が要求
されている。In recent years, as electronic watches have become cheaper and cheaper vibrators have come to be used, a wide range of time adjustment is required.
広範囲の時間緩急を得る方式として、特開昭49−13
0775等により、周期的にあらかじめ定められた進み
状態または遅れ状態に分局器をセントする方式、いいか
えれは分局器の分周比を変える方式、いわゆる、倫理緩
、旬方式が提案されている。Unexamined Japanese Patent Publication No. 49-13 as a method for obtaining wide range of time adjustment
No. 0775, etc., has proposed a system in which the divider is periodically placed in a predetermined lead or lag state, or alternatively, a system in which the frequency division ratio of the divider is changed, a so-called ethically lenient system.
しかしこの方式は以下の様な欠点を有している。However, this method has the following drawbacks.
最近の電子時計の低消費電力化への要求に対応するため
に、時計用0M08回路では発振部及び高周波領域を低
定電圧回路または低定電流回路で駆動するとともに、分
周器を構成するMOS )ランジスタのサイズを極小に
して寄生容量を小さくし寄生容量を光放電することによ
る消費電流を低減している。このため、分周段1段あた
りの遅延時間が従来に比して大きくなっている。一方、
前述の緩、@方式を実現するためには緩、特に関係する
分局器の最終段の出力信号が立ち下がった瞬間あるいは
立ち上がった瞬間に、緩、特に関係する分局器の初段の
出力信号のA周期よりも短かいパルス幅の信号であらか
じめ定められた状態に分周器をセットまたはリセツトす
る必要がある。このパルス幅を形成するには緩急に関係
する分周器の最終段の出力信号の立ち下がシまたは立ち
上がりに同期させた信号と、この信号を緩急に関係する
分周器の初段に入力する信号の立ち上がりまで遅延させ
た信号とを組み合わせれば良い。ところが前述した様に
分周段1段あたりの遅延時間が大きくなっているため、
あまり広い緩急範囲が設定され緩、@に関係する分周器
が多段になると、緩、袋に関係する分周器の最終段の出
力信号が立ち下がった時または立ち上がった時には、緩
、@に関係する分周器の初段に入力する信号がすでに立
ち十がって゛いるという現象が起こり正常な緩装動作が
されなくなってしまう。このため、最近の低消費電力化
された時計用CMOS回路では緩伸範囲が限定され、振
動子に許容される周波数範囲が狭くなっている。In order to meet the recent demand for lower power consumption in electronic watches, the 0M08 circuit for watches drives the oscillation part and high frequency region with a low constant voltage circuit or low constant current circuit, and also uses a MOS that constitutes a frequency divider. ) The size of the transistor is minimized to reduce the parasitic capacitance, and the parasitic capacitance is photo-discharged, thereby reducing current consumption. For this reason, the delay time per frequency dividing stage is longer than in the past. on the other hand,
In order to realize the above-mentioned slow, @ method, the A of the output signal of the first stage of the related branch is slow, especially at the moment the output signal of the final stage of the related branch divider falls or rises. It is necessary to set or reset the frequency divider to a predetermined state with a signal having a pulse width shorter than the period. To form this pulse width, input a signal synchronized with the fall or rise of the output signal of the final stage of the frequency divider related to the speed and speed, and input this signal to the first stage of the frequency divider related to the speed and speed. It may be combined with a signal delayed until the rising edge of the signal. However, as mentioned above, the delay time per frequency division stage is large, so
If a too wide adjustment range is set and the frequency divider related to the slow frequency becomes multi-stage, when the output signal of the final stage of the frequency divider related to the slow frequency falls or rises, the frequency divider related to the slow frequency divider will become A phenomenon occurs in which the signal input to the first stage of the related frequency divider is already too high, and normal loosening operation is no longer possible. For this reason, in recent CMOS circuits for watches with low power consumption, the slow expansion range is limited, and the frequency range allowed for the vibrator is narrowed.
本発明の目的は、前述した欠点を解決するものであシ、
最近の低消費電力化された時計用0M08回路を用いて
も、緩5特範囲が広くとれ振動子に許容される周波数範
囲が広くなる電子時計を提供することにある。The object of the present invention is to solve the above-mentioned drawbacks and to
An object of the present invention is to provide an electronic timepiece in which the slow five-point range is wide and the frequency range allowed by the vibrator is widened even when using a recent 0M08 circuit for watches with low power consumption.
前述の目的を達成するために、本発明は、標準信号発生
手段、前記標準信号を所望の周波数に分周する分周手段
、前記分周手段に含まれる分局器A、前記分周手段に含
まれ前記分局器Aに直列に接続される分周器B1データ
記憶手段A1データ記憶手段B、前記分局器Aと前記デ
ータ記憶手段Aの間に設けたゲート回路A1前記分局器
Bと前記データ記憶手段Bの間に設けたゲート回路B。In order to achieve the above object, the present invention provides a standard signal generating means, a frequency dividing means for dividing the standard signal into a desired frequency, a divider A included in the frequency dividing means, and a frequency dividing means included in the frequency dividing means. A frequency divider B1 connected in series to the divider A, a data storage means A1 a data storage means B, a gate circuit A1 provided between the divider A and the data storage means A, the divider B and the data storage. Gate circuit B provided between means B.
前記ゲート回路Aを開くためのケート開閉制御信号Aを
発生する制御信号発生手段A、及び前記ゲート回路Aを
開くタイミングとは異なるタイミング前記ゲート回路B
を開くためのゲート開閉制御信号Bを発生する制御信号
発生手段Bを有し、前記制御信号発生手段Aと前記制御
信号発生手段Bは前記分周手段からの信号によって周期
的に前記ケート回路Aと前記ゲート回路Bを異なるタイ
ミングで開き、前記データ記憶手段Aと前記データ記憶
手段Bのデータをそれぞれ異なるタイミングで通し、前
記データによって決足される進みの状態または遅れの状
態に前記分周器Aと前記分周器Bi異なるタイミングで
セットするように構成されている。control signal generating means A that generates a gate opening/closing control signal A for opening the gate circuit A, and a timing different from the timing for opening the gate circuit A; and the gate circuit B
The control signal generating means B generates a gate opening/closing control signal B for opening the gate, and the control signal generating means A and the control signal generating means B periodically generate the gate circuit A by the signal from the frequency dividing means. and the gate circuit B are opened at different timings, the data of the data storage means A and the data storage means B are passed through at different timings, and the frequency divider is set to a leading state or a delayed state determined by the data. A and the frequency divider Bi are configured to be set at different timings.
5 − 〔実施例〕 以下実施例に基づき本発明の詳細な説明する。5 - 〔Example〕 The present invention will be described in detail below based on Examples.
第1図は本発明の一実施例である。第1図に於いて1は
196 KH2の発振周波数を有する屈曲ねじれ型水晶
振動子、2は発振回路、3は%ダイナミック分周回路、
4は低定電圧動作部、5及び704Fiレベルシフター
、101〜115及び501〜504及び601〜60
2及び706及び804は立ち上がp)リガーのDタイ
プフリップフロップ(以下FFという)、6tdOP入
力がII H″の間はDl〜D8人力をQt−Qa出力
にパスし′L″の間ホールドするランチ回路、7は電子
時計のりゆうすに連動しりゆうすが通常位置にある時は
開き時刻修正位置にある時に閉じるスイッチ、8はRE
SInT端子に生じる波形からチャタリング波形を除去
するチャタリング防止回路、9はステップモータを駆動
するための駆動パルスを形成し出力するモータ駆動パル
ス形成回路、10はステップモータの励磁コイル、20
1〜212はデータセレクト用グー)、301〜312
は周 6−
期的にONしプルダウン抵抗の役割をするN型MO8)
ランジスタ、401〜412は回路基板にプリントされ
た切断可能な導電パターン(スイッチのオープン状態は
パターンを切断した状態を示す)500はにfiz信号
発成回路、600はデータサンプリング信号発生回路、
700はゲート開閉制御信号発生回路A、800はゲー
ト開閉制御信号発生回路Bである。FIG. 1 shows an embodiment of the present invention. In Figure 1, 1 is a bent twist crystal resonator with an oscillation frequency of 196 KH2, 2 is an oscillation circuit, 3 is a % dynamic frequency divider circuit,
4 is a low constant voltage operation section, 5 and 704Fi level shifter, 101-115 and 501-504 and 601-60
2, 706, and 804 rise p) Rigger's D type flip-flop (hereinafter referred to as FF), while 6tdOP input is II H'', pass Dl to D8 manual power to Qt-Qa output and hold while 'L'' 7 is a switch that opens when the electronic clock is in the normal position and closes when it is in the time adjustment position. 8 is a RE switch.
a chattering prevention circuit that removes a chattering waveform from a waveform generated at the SInT terminal; 9 a motor drive pulse forming circuit that forms and outputs a drive pulse for driving the step motor; 10 an excitation coil for the step motor; 20
1 to 212 are for data selection), 301 to 312
is an N-type MO8 that turns on periodically and acts as a pull-down resistor.
transistors, 401 to 412 are cuttable conductive patterns printed on the circuit board (the open state of the switch indicates the state where the patterns are cut); 500 is a fiz signal generation circuit; 600 is a data sampling signal generation circuit;
700 is a gate opening/closing control signal generating circuit A, and 800 is a gate opening/closing control signal generating circuit B.
同、実施例に用いているFFはマスタースレーブ構成で
あシ、QM高出力らマスター信号がQS出力からスレー
ブ信号が出力される。Similarly, the FF used in the embodiment has a master-slave configuration, and a master signal is output from the QM high output, and a slave signal is output from the QS output.
同、本実施例に於いては、標準信号発生手段は水晶振動
子1と発振回路2よ多構成され、分周手段は%ダイナミ
ンク分周回路5とFF101〜115と3AHz信号発
生回路500よジ構成され、分周器AはFF101〜1
04によ多構成され、分局器BはFF105〜112に
よp構成され、デニタ記憶手段AはN型MQS)ランジ
スタロ01〜304と導電パターン401〜404によ
多構成され、データ記憶手段BはN型MQS )ランジ
スタロ05〜312と導電パターン405〜412とラ
ッチ回路乙により構成され、ゲート回路AはNORゲ−
)201〜204によ多構成され、ゲート回路BはNO
Rゲート205〜211とORゲート212VCよりa
成され、制御信号発生手段Aはデータサンプリング信号
発生回路600とゲート開閉制御信号発生回路A700
[よ多構成され、制御信号発生手段Bはゲート開閉制御
信号発生回路B800よ多構成されている。Similarly, in this embodiment, the standard signal generation means is composed of a crystal resonator 1 and an oscillation circuit 2, and the frequency division means is composed of a % dynamic frequency division circuit 5, FFs 101 to 115, and a 3AHz signal generation circuit 500. The frequency divider A is composed of FF101~1.
04, the branch B is composed of FFs 105 to 112, the data storage means A is composed of N-type MQS transistors 01 to 304 and conductive patterns 401 to 404, and the data storage means B is composed of FFs 105 to 112. N-type MQS) consists of transistors 05 to 312, conductive patterns 405 to 412, and latch circuit B, and gate circuit A is a NOR gate.
) 201 to 204, and gate circuit B is NO.
a from R gates 205 to 211 and OR gate 212VC
The control signal generating means A includes a data sampling signal generating circuit 600 and a gate opening/closing control signal generating circuit A700.
The control signal generating means B is composed of a gate opening/closing control signal generating circuit B800.
りゆうずが通常位置にあってスイッチ7が開いている時
VCd、発振回路2よp出力される196KH2信号φ
196 は%ダイナミック分周回路3、FF101〜1
04 ’i経てIE(z信号φlとなる。When the switch is in the normal position and the switch 7 is open, VCd and the 196KH2 signal φ output from the oscillation circuit 2.
196 is % dynamic frequency divider circuit 3, FF101~1
04 'i and then becomes IE (z signal φl.
このφ1の立下が、9に同期してモータ駆動パルス形成
回路9よりステップモータ駆動パルスか出力きれ励磁コ
イル10に電流が流れステップモータが作動する。This fall of φ1 is synchronized with 9, and a step motor drive pulse is output from the motor drive pulse forming circuit 9, and a current flows to the excitation coil 10 to operate the step motor.
一万にHz信号発生回路500は1[(Z信号φ1(F
F115の出力Q8出力)とφtM(セ・F115のQ
M高出力から第2図のタイミングチャートに示すように
%Hz信号φ%を形成し、データサンプリング信号発生
回路600とゲート開閉制御信号発生回路B800へ出
力する。データサンプリング信号発生回路60口id%
t(z4g号φ%が入力すると第6図のタイミングチャ
ートに示すようにデータサンプリング信号Soを形成し
出力する。データサンプリング信号Soはゲート開閉制
御信号発生回路へ700及びランチ回路6VC入力する
とともに、インバータ605及び606を経てN型MO
8)ランジスタロ01〜5120ケート端子に入力し、
導電パターン401〜412が切断されているときには
端子TJ1〜IJIIIを”L″レベルプルダウンする
。(導電パターンが非切断であれば端子Lx−Ltz−
当然tl H1″レベルを維持する。)このうち端子L
5〜L12の状態はランチ回路6によシホールドされる
。ゲート開閉制御信号発生回路A 700 rlテデー
サンプリング侶信号。At 10,000, the Hz signal generation circuit 500 generates 1[(Z signal φ1(F
F115 output Q8 output) and φtM (Se・F115 Q
A %Hz signal φ% is formed from the M high output as shown in the timing chart of FIG. 2, and is output to the data sampling signal generation circuit 600 and the gate opening/closing control signal generation circuit B800. Data sampling signal generation circuit 60 ports ID%
When t(z4g φ% is input, a data sampling signal So is formed and outputted as shown in the timing chart of FIG. N type MO via inverters 605 and 606
8) Input to the range terminals 01 to 5120,
When the conductive patterns 401 to 412 are disconnected, the terminals TJ1 to IJIII are pulled down to the "L" level. (If the conductive pattern is not cut, the terminal Lx-Ltz-
Of course, the tl H1'' level is maintained.) Of these, the terminal L
The states of 5 to L12 are held by the launch circuit 6. Gate opening/closing control signal generation circuit A 700 rl sampling signal.
が入力すると第5図のタイミングチャートに示すように
ケート開閉制#信号S1を形成出力しN O−Rゲート
201〜204を開く。cJORケート−ソ −
201〜204が開く時にはN型MQS )ランジスタ
501〜504がONしており、導電パターンが切断さ
れているときには、その端子と接続されるNORゲート
からは”′H″レベルが出力されFFが瞬間的にセント
される。(導電パターンが非切断であれば、その端子と
接続されるNORゲートからは′L”レベルが出力され
FFは通常動作をする。)
このように分周器A(FF1[11〜104)は10秒
に1回ケート開閉制御信号S1が出力されるタイミング
ングで導電パターン401〜404が切断されているか
否かによって決定される進みの状態にセントされる。(
第3図に於ける点ahyylrJ1〜104がオールセ
ントされた場合を示している。)この分局器Aのセント
に関してはφ1にのφ311K に対する遅延のみを考
慮すればよく、これは従来の低消費電力化された時計用
C−MQS 回路でも実績がおり問題ない。When input, the gate opening/closing control # signal S1 is generated and outputted to open the NOR gates 201 to 204 as shown in the timing chart of FIG. When the cJOR gate-sole transistors 201 to 204 are open, the N-type MQS transistors 501 to 504 are ON, and when the conductive pattern is disconnected, the "H" level is output from the NOR gate connected to the terminal. It is output and the FF is instantaneously cented. (If the conductive pattern is not cut, the NOR gate connected to the terminal outputs the 'L' level and the FF operates normally.) In this way, the frequency divider A (FF1 [11 to 104) At the timing when the gate opening/closing control signal S1 is output once every 10 seconds, the state is set to an advanced state determined by whether or not the conductive patterns 401 to 404 are disconnected. (
This shows the case where the points ahyylrJ1 to 104 in FIG. 3 are all centered. ) Regarding the cent of this branching unit A, only the delay of φ1 with respect to φ311K needs to be taken into account, and this has been proven in conventional clock C-MQS circuits with low power consumption, so there is no problem.
またゲート開閉制御信号余生回路80口は%H2信号帽
%が入力すると、第4図のタイミングチャ据6一
−トに示すようにケート開閉制御信号s2を形成出力し
、NQRケート205〜211とORゲート212を開
きランチ回路6にホールドされているデータを通す。前
述したようにランチ回路6は導電パターン405〜41
2が切断されているか否かを記憶しており、分周器B(
FF105〜112)は10秒に1回ゲート開閉制御信
号s2が出力されるタイミングで導電パターン405〜
412 が切断されているか否かによって決定される進
みの状態または遅れの状態にセントされる。この分周器
Bのセソ)K関してはφ2K に対するφ4M の遅延
のみを考慝すればよいが、この遅延時間は244μsま
で許容されるので全く問題とならない。In addition, when the %H2 signal cap % is input to the gate opening/closing control signal remaining circuit 80, it forms and outputs the gate opening/closing control signal s2 as shown in the timing chart 61 of FIG. The OR gate 212 is opened to pass the data held in the launch circuit 6. As mentioned above, the launch circuit 6 includes conductive patterns 405 to 41.
2 is disconnected or not, and divider B (
FF105~112) conductive patterns 405~112) at the timing when gate opening/closing control signal s2 is outputted once every 10 seconds.
412 is sent to the leading or lagging state as determined by whether it is disconnected or not. As for the frequency divider B, only the delay of φ4M with respect to φ2K needs to be taken into consideration, but this delay time is allowed up to 244 μs, so there is no problem at all.
FF101iセントすることによシ得られる緩急t e
L sは52 K[(Z 信号φ32にの周波数が正確
に52768H2であもたとすれば、dt=−10x、
5276B
= 0.2636秒/日であり、同様にFF102〜F
F111をセントすることにより得られる緩MMd、
2〜(111は、それぞれa2= 2 X at 、
c13=4Xdl。The speed that can be obtained by using FF101i cents
L s is 52 K[(If the frequency of Z signal φ32 is exactly 52768H2, dt=-10x,
5276B = 0.2636 seconds/day, similarly FF102~F
Slow MMd obtained by cents F111,
2 to (111 are respectively a2=2X at ,
c13=4Xdl.
a4 =8Xd、、 、 ds =16X(11、a、
=32Xdl 、d7=64×d、、c18=128
Xti、、clg =256Xd、、 d、、o=5j
2Xd、、dl、=1o24xa、、となる。i*p1
12をリセットすることにより得られる緩急量d12−
−2048×61である。j′J、土は401〜412
の導電パターンが単独に切断された場合の緩、@量であ
って複数が切断された場合には切断された端子に対応す
るFFの緩急量の総和が全綴、物量となる。従って本4
61J@例によ′i1ば、1ステツプあたりの緩急量が
0.2636抄/日で一2o48〜−1−2047ステ
ツプ丑での論理緩急が可能である。a4 = 8Xd, , ds = 16X (11, a,
=32Xdl, d7=64×d,, c18=128
Xti,, clg =256Xd,, d,, o=5j
2Xd,,dl,=1o24xa,,. i*p1
The adjustment amount d12- obtained by resetting 12
-2048×61. j′J, soil is 401-412
This is the amount of looseness when a single conductive pattern is cut, and when a plurality of conductive patterns are cut, the sum of the amounts of looseness and suddenness of the FF corresponding to the cut terminals is the total quantity. Therefore book 4
61J@For example, 'i1', it is possible to theoretically slow down or slow down in 12 o48 to -1 to 2047 steps with a slow/fast amount per step of 0.2636 sheets/day.
以上述ぺてきたように、本実施例の構成によれば分周:
崇A(FF101〜104)σ分周器B (FF105
〜112)のうち甘F106〜112の遅延の影響を受
けずに、また分周器B ij分周器Aの遅延影響を全く
受けずに、あらかじめ足められた状態にセントすること
ができ、実施例のように低定電圧動作部を有し低消費電
力化された時計用0M08回路に於いても非常に広範囲
な論理緩急が01能になる。As described above, according to the configuration of this embodiment, frequency division:
Subaru A (FF101~104) σ Frequency divider B (FF105
~112), it is possible to set the pre-added state without being affected by the delay of the sweet F106 to F112, and without being affected by the delay of the frequency divider Bij, the frequency divider A, Even in the clock 0M08 circuit which has a low constant voltage operation section and has low power consumption as in the embodiment, a very wide range of logic regulation can be performed.
また本実施例に於いては分周器B用のデータサンアリン
グを分局器A用のデータザンプリンタと同時に行ないラ
ンチ回路6Vcよりデータを記憶する構成にしN型MO
8)ランジスタ305〜512のON時間が短かくなる
ように構成してあp、導電パターンが切断されない時に
N型MO8)ランジスタ/L流れる電流が少々〈なって
いる。 −〔効果〕
υ上実施例で詳細にB9.明したように、本発明は分周
器A1分周器Aに直列に接続される分周器B1データ記
憶手段A、データ記憶分周器Bと前記分周器A、前記分
周器Bと前記データ記憶手段Bの間に設けたケート回路
B、前記ケート回路Aを開くためのケート開閉制御信号
Aを発生する制御信号発生手段A及び前記ゲート回路A
を開くタイミングとは異なるタイミングで前記ケート回
路Bi開くためのケート開閉制御(i号Bを発生する制
御信号発生手段Bを有し、前記ケート開閉制御信号Aと
前記ゲート開閉制御信号Bが周期的に前記ゲート回路A
と前記ケート回路Bを異なるタイミングで開き、前記デ
ータ記憶手段A及びBによって−13−
決定される進みの状態あるいは遅れの状態に前記分周器
Aと前記分周器Bを異なるタイミングでセントすること
により、前記分周器Aに前記分周器Bの遅延の影響をほ
とんど受けずに、また前記分周器Bけ前記分周器Aの遅
延ヶ全く受けずに論理緩急、することができる。最近の
低消費電力化された時計用0MO8回路であっても、非
常に広い、緩急範囲がとれ、その結果撮動子に許容され
る周波数範囲が広くなり、安価な振動子を使用できると
いう優れた効果を有するものである。In addition, in this embodiment, the data sampling for the frequency divider B is performed simultaneously with the data sampling printer for the frequency divider A, and the data is stored from the launch circuit 6Vc.
8) The ON time of the transistors 305 to 512 is configured to be short, so that when the conductive pattern is not cut, the current flowing through the N-type MO transistor 8) transistor L becomes a little. - [Effect] υSee B9. in detail in the above example. As explained above, the present invention comprises a frequency divider B1 connected in series to the frequency divider A, a data storage frequency divider B, the frequency divider A, the frequency divider B, A gate circuit B provided between the data storage means B, a control signal generating means A for generating a gate opening/closing control signal A for opening the gate circuit A, and the gate circuit A.
gate opening/closing control (i) for opening the gate circuit Bi at a timing different from the gate opening/closing timing; The gate circuit A
and the gate circuit B are opened at different timings, and the frequency divider A and the frequency divider B are set to the leading state or the delayed state determined by the data storage means A and B at different timings. This allows the frequency divider A to adjust the logic speed without being affected by the delay of the frequency divider B, and without being affected by the delay of the frequency divider A at all. . Even with the recent low power consumption 0MO8 circuit for watches, it has the advantage of being able to have a very wide speed range, resulting in a wide frequency range allowed for the camera element, and the ability to use inexpensive oscillators. It has the following effects.
特に実施例に用いた196K[(Zの共振周波数を持つ
屈曲ねじれ型水晶振動子は、その要求される加工精度が
厳しく温度特性をフラットにしようとすると共振周波数
がずれるという特性を持っておシ上述の効果が大きい。In particular, the bending twist type crystal resonator used in the example, which has a resonance frequency of 196K The above effects are significant.
同、本発明は屈曲ねじれ型水晶感動子を用いる電子時計
に限定されるものではない。Similarly, the present invention is not limited to electronic watches that use a bent-twist type crystal sensor.
’i’*、実施例でにデータ記憶手段としてIPil路
基板の導電パターンを切断するか否かという手段を用い
ているが、不揮発1f+:、メモリーを用いても良い。'i'* In the embodiment, a means of cutting the conductive pattern of the IPil circuit board is used as the data storage means, but a non-volatile 1f+: memory may also be used.
−14−
また、実施例では論理緩急のタイミングが2タイミング
であるが、6つ以上のタイミングで論理緩急を行なうこ
とも可能である。-14- Further, in the embodiment, the logical adjustment is performed at two timings, but it is also possible to perform the logical adjustment at six or more timings.
第1図は本発明の一実施例を示す図、第2図から第4図
は第1図のタイミングチャートを示す図である。
1・・・・・・屈曲ねじれ型水晶振動子2・・・・・・
発振回路
6・・・・・・%ダイナミック分周回路4・・・・・・
低定電圧動作部
5.704・・・・・・レベルシフター101〜115
・・・・・・分周用DタイプF”?201〜211・・
・・・・データセレクト用NORケート212・・・・
・・・・・データセレクト用ORケート301〜512
・・・・・・ N型MOSトランジスタ401〜412
・・・・・・回路基板の導電パターン500・・川・に
Hzii号発生回路
700・・・・・・ゲート開閉制御信号発生回路A30
0・・・・・・ケート開閉制御信号発生回路B以 上
出願人 株式会社 諏訪精工舎
−i 、、6−−′・FIG. 1 is a diagram showing an embodiment of the present invention, and FIGS. 2 to 4 are diagrams showing timing charts of FIG. 1. 1...Bent-twisted crystal oscillator 2...
Oscillation circuit 6...% dynamic frequency divider circuit 4...
Low constant voltage operation section 5.704...Level shifter 101-115
...D type F"?201~211 for frequency division...
...NOR Kate 212 for data selection...
...OR gate 301-512 for data selection
...... N-type MOS transistors 401 to 412
...Conductive pattern 500 on the circuit board... HzII generation circuit 700...Gate opening/closing control signal generation circuit A30
0...Cate opening/closing control signal generation circuit B and above Applicant Suwa Seikosha Co., Ltd.-i,,6--'・
Claims (1)
する分周手段、前記分周手段に含まれる分周器A、前記
分周手段に含まれ前記分局器Aに直列に接続される分周
器B、データ記憶手段A、データ記憶手段B1前記分局
器Aと前記データ記憶手段Aの間に設けたゲート回路A
、前記分周器Bと前記データ記憶手段Bの間に設けたゲ
ート回路B、前記ゲート回路Aを開くためのゲート開閉
制御信号Aを発止する制御信号発生手段A、及び前記ゲ
ート回路Aを開くタイミングとは異なるタイミングで前
記ゲート回路Bを開くためのゲート開閉制御信号Bを発
生する制御信号発生手段Bを有し、前記制御信号発生手
段Aと前記制御信号発生手段Bは前記分周手段からの信
号によって周期的に前記ゲート回路Aと前記ゲート回路
Bを異なるタイミングで開き、前記データ記憶手段Aと
前記データ記憶手段Bのデータをそれぞれ異なるタイミ
ングで通し、前記データによって決定される進みの状態
または遅れの状態に前記分周器Aと前記分周器Bを異な
るタイミングでセットするように構成されたことを特徴
とする電子時計。a standard signal generating means, a frequency dividing means for dividing the standard signal into a desired frequency, a frequency divider A included in the frequency dividing means, and a frequency divider A included in the frequency dividing means and connected in series to the divider A. Frequency generator B, data storage means A, data storage means B1 Gate circuit A provided between the divider A and the data storage means A
, a gate circuit B provided between the frequency divider B and the data storage means B, a control signal generating means A for generating a gate opening/closing control signal A for opening the gate circuit A, and the gate circuit A. It has a control signal generating means B that generates a gate opening/closing control signal B for opening the gate circuit B at a timing different from the opening timing, and the control signal generating means A and the control signal generating means B are connected to the frequency dividing means. The gate circuit A and the gate circuit B are periodically opened at different timings by a signal from the data storage means A and the data storage means B are passed through at different timings, respectively, and the progress determined by the data is determined. An electronic timepiece characterized in that the frequency divider A and the frequency divider B are set to a delayed state or a delayed state at different timings.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10619184A JPS60250289A (en) | 1984-05-25 | 1984-05-25 | Electronic timepiece |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10619184A JPS60250289A (en) | 1984-05-25 | 1984-05-25 | Electronic timepiece |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60250289A true JPS60250289A (en) | 1985-12-10 |
Family
ID=14427297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10619184A Pending JPS60250289A (en) | 1984-05-25 | 1984-05-25 | Electronic timepiece |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60250289A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55129789A (en) * | 1979-03-29 | 1980-10-07 | Seiko Epson Corp | Electronic watch |
JPS59106191A (en) * | 1982-12-10 | 1984-06-19 | 株式会社エス・エム・シー | Method of producing circuit board with through hole |
-
1984
- 1984-05-25 JP JP10619184A patent/JPS60250289A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55129789A (en) * | 1979-03-29 | 1980-10-07 | Seiko Epson Corp | Electronic watch |
JPS59106191A (en) * | 1982-12-10 | 1984-06-19 | 株式会社エス・エム・シー | Method of producing circuit board with through hole |
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