JPS60247899A - Nonvolatile semiconductor memory possible for electric write/erase - Google Patents
Nonvolatile semiconductor memory possible for electric write/eraseInfo
- Publication number
- JPS60247899A JPS60247899A JP59102871A JP10287184A JPS60247899A JP S60247899 A JPS60247899 A JP S60247899A JP 59102871 A JP59102871 A JP 59102871A JP 10287184 A JP10287184 A JP 10287184A JP S60247899 A JPS60247899 A JP S60247899A
- Authority
- JP
- Japan
- Prior art keywords
- high voltage
- voltage
- control signal
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明は、単一電源で動作する電気的書込み・消去可能
不揮発性半導体メモリに関する。TECHNICAL FIELD The present invention relates to an electrically programmable and erasable nonvolatile semiconductor memory that operates with a single power supply.
（従来技術）
従来、電気的書込み・消去可能不揮発性半導体メモリ（
以下、ＥＥＰ几ＯＭ という。）、例えば紫外線消去可
能不揮発性半導体メモリ←以下、ＵＶ−ＥＰＲＯＭとい
う。）において、記憶保持不良のスクリーニングとして
、熱加速と電気的加速の２種類が使用されておシ、熱加
速の具体例としては高温保管が、電気的加速の具体例と
してはメモリセルのドレイン若しくはコントロールゲー
トに低い書込み電圧を印加する方法がある。すなわち、
すべてのメモリセルに書込みを行なった後、ドレインを
接地電位に、コントロールゲートに低い書込み電圧を印
加することで、フローティングゲートとコントロールゲ
ート間の絶縁度がチェックでき、逆にドレインを低い書
込み電圧に、コントロールゲートを接地電位にすること
でフローティングゲートと基板間の絶縁度がチェックで
きる。(Prior art) Conventionally, electrically programmable and erasable non-volatile semiconductor memory (
Hereinafter referred to as EEP几OM. ), for example, a UV-erasable nonvolatile semiconductor memory (hereinafter referred to as UV-EPROM). ), two types of acceleration, thermal acceleration and electrical acceleration, are used to screen for poor memory retention.A specific example of thermal acceleration is high-temperature storage, and a specific example of electrical acceleration is There is a method of applying a low write voltage to the control gate. That is,
After writing to all memory cells, the degree of insulation between the floating gate and the control gate can be checked by setting the drain to ground potential and applying a low write voltage to the control gate, and vice versa. By setting the control gate to ground potential, the degree of insulation between the floating gate and the substrate can be checked.
ＥＥＰ几ＯＭ における記憶保持不良のスクリーニング
も同様に熱加速と電気的加速の２種類が考えられ、熱加
速についてはＵＶ−ＥＰＲ，ＯＭと同様に高温保管によ
）、電気的加速については特にフローティングゲートと
ドレイン間に設けられる薄い酸化膜構造の絶縁度チェッ
クに注目した低電圧での書込み・消去が実用的である。There are two types of screening for poor memory retention in EEP (OM): thermal acceleration and electrical acceleration. Low-voltage programming and erasing is practical, focusing on checking the insulation level of the thin oxide film structure provided between the gate and drain.
すなわち、ＥＥＰＲＯＭ の電気的加速は、通常の書込
み・消去に使用する第４の高電圧（以下、高ｔＥＥｔｌ
）という。Ｙでチップ全体のメモリセルを消去４若しく
は書込み）を行ない、フローティングゲートに電子（若
しくは正孔）を注入し、メモリセルのしきい値電圧を高
く（若しくは低く）シた後、高電圧（１）より低い第２
の高電圧（以下、高電圧（２）という。）で、チップ全
体のメモリセルを書込み（若しくは消去）シ、メモリセ
ルのしきい値電圧の変化が大きく、以前の消去（若しく
は書込み）状態を維持していないメモリセルを読出しに
よシ検出し、このメモリセルを記憶保持不良と判断する
方法である。In other words, electrical acceleration of EEPROM is achieved by using the fourth high voltage (hereinafter referred to as high tEEtl) used for normal writing and erasing.
). After erasing (4 or writing) the memory cells of the entire chip with Y, injecting electrons (or holes) into the floating gate and raising (or lowering) the threshold voltage of the memory cells, ) lower second
When writing (or erasing) the memory cells of the entire chip using a high voltage (hereinafter referred to as high voltage (2)), the threshold voltage of the memory cells changes greatly, and the previous erase (or write) state is This is a method of detecting a memory cell that is not maintained by reading, and determining that the memory cell is defective in memory retention.
上記、ＥＥＰＲＯＭ の電気的加速による記憶保持不良
のスクリーニングは、書込み・消去電圧を外部から供給
する場合に限シ、高電圧（１〕と高電圧（匂の切替えが
でき、従って有効であった。ところが、単一５Ｖ ＥＲ
ＦＲＯＭでは書込み・消去電圧が高置ＥＥ（１）に固定
であシ、従来技術では保持不良の電気的スクリーニング
が困難であるという欠点があった。The above-mentioned screening for poor memory retention by electrical acceleration of EEPROM was effective only when the write/erase voltage was supplied externally, as it was possible to switch between the high voltage (1) and the high voltage (high voltage). However, a single 5V ER
In FROM, the write/erase voltage is fixed at a high level EE(1), and the conventional technology has the disadvantage that electrical screening for poor retention is difficult.
（発明の目的）
本発明の目的は、上記欠点を除去し、簡単なモード設定
のみで電気的加速による記は保持不良のスクリーニング
を可能とする単一電源で動作する電気的書込み・消去可
能不揮発性半導体メモリを提供することにある。(Object of the Invention) The object of the present invention is to eliminate the above-mentioned drawbacks, and to provide an electrically writable and erasable non-volatile device that operates on a single power supply, which enables screening for poor retention by simply setting a mode. The purpose of this invention is to provide a flexible semiconductor memory.
（発明の構成）
本発明の電気的書込み・消去可能不揮発性半導体メモリ
は、通常の書込み・消去に使用する第１の高電圧と該第
１の高電圧よシも低い第２の高電圧を発生する高電圧発
生回路と、すべてのメモリセルを同時に前記第１の高電
圧で消去（若しくは書込み）し前記第２の高電圧で書込
み（若しくは消去）する同時書込み・消去手段とを含む
ことがら構成される。(Structure of the Invention) The electrically writable/erasable nonvolatile semiconductor memory of the present invention has a first high voltage used for normal writing/erasing and a second high voltage that is lower than the first high voltage. and a simultaneous write/erase means for simultaneously erasing (or writing) all memory cells with the first high voltage and writing (or erasing) with the second high voltage. configured.
（実施例）
以下、本発明の実施例について図面を参照して説明する
。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例に用いられる高電圧発生回路
を示すブロック図である。この高電圧発生回路は、入力
がメモリの単一電源ＶＣＣ（電圧５Ｖ）に接続された昇
圧回路１と、この昇圧回路１の出力ＶＰＰを所定の電圧
値に制限するためリミッタＡ２及びリミッタＢ３とから
なっている。FIG. 1 is a block diagram showing a high voltage generation circuit used in one embodiment of the present invention. This high voltage generation circuit includes a booster circuit 1 whose input is connected to a single power supply VCC (voltage 5V) of the memory, and a limiter A2 and a limiter B3 to limit the output VPP of this booster circuit 1 to a predetermined voltage value. It consists of
ここでリミッタＡ２は通常の書込み・消去に使用する第
１の高電圧（以下、高電圧（１）という。）に、リミッ
タＢ３は高電圧（１）よシ低い高電圧（以下、高電圧（
２）という。）に出力ＶＰＰの電圧値を制限する。かつ
リミッタＢ３は制御信号Ｔ１がハイレベルのときのみ動
作し、制御信号Ｔｌがローレベ番
ル時は非動作となる。従って、出力ＶＰＰＬ、では、制
御信号Ｔ１がローレベルのとき高電圧（１）が、制御信
号Ｔ１がハイレベルのとき高電圧（２）が出力される。Here, the limiter A2 applies a first high voltage (hereinafter referred to as high voltage (1)) used for normal writing/erasing, and the limiter B3 applies a high voltage (hereinafter referred to as high voltage (1)) lower than the high voltage (1).
2). ) to limit the voltage value of output VPP. Further, the limiter B3 operates only when the control signal T1 is at a high level, and is inoperative when the control signal Tl is at a low level. Therefore, at the output VPPL, a high voltage (1) is output when the control signal T1 is at a low level, and a high voltage (2) is output when the control signal T1 is at a high level.
第２図は、第１図の昇圧回路の一例を示す回路図である
。ＮチャネルＭＯ８）ランジスタ（以下、ＮＭＯＳ Ｔ
という。）ＱＣＩＩ ＱＣ２１・ｌ Ｑｃｎ と容ｉ
Ｃ１，Ｃ２，・・・、Ｃｎからなるチャージポンプ回路
から構成され、クロックφＡ、φ人によシ後段にチャー
ジを送）高電圧を得るものである。なおＮＭＯ８Ｔ Ｑ
ｃｏは入力ゲート用である。FIG. 2 is a circuit diagram showing an example of the booster circuit of FIG. 1. N-channel MO8) transistor (hereinafter referred to as NMOS T
That's what it means. )QCII QC21・l Qcn and Yongi
It consists of a charge pump circuit consisting of C1, C2, . Furthermore, NMO8T Q
co is for the input gate.
第３図は、リミッタＡ２の一例を示す回路図である。出
力ＶＰＰにドレインとゲートが接続されたＮＭＯ８Ｔ
ＱＬｌとドレインがＮＭＯＳ Ｔ ＱＬＩのソースにソ
ースとゲートが接地されたＮＭＯＳ ＴＱＬ２ とから
な９、出力電圧Ｖ’Ｐ ＰがＮＭＯＳ ’Ｉ’ＱＬ２
のドレイン・ソース間ブレークダウン電圧ＢＶＤＳ と
ＮＭＯ８ＴＱｉ、１ＩＴ）Ｌきい領置ＥｖＴＮの和にな
る様に制限する。FIG. 3 is a circuit diagram showing an example of limiter A2. NMO8T with drain and gate connected to output VPP
QLl and the drain are NMOS TQL2, whose source and gate are grounded to the source of QLI9, and the output voltage V'P is NMOS 'I'QL2.
It is limited to the sum of the drain-source breakdown voltage BVDS and the NMO8TQi, 1IT) L threshold area EvTN.
第４図は、リミッタＢ３の一例を示す回路図である。ゲ
ートがドレインに接続されたｎ個のＮＭ０８ＴＱ１〜Ｑ
ｎが縦続接続され出力ＶＰＰとゲートに制御信号Ｔ１が
入力されソースが接地されたＮＭＯ８ＴＱＯのドレイン
間に接続されることからＴヨる。制御信号Ｔ１がハイレ
ベルのときＮＭＯＶＴＮ＋（たソしＶＴＮＩはＮＭＯＳ
Ｔ Ｑ＋のしきい値電圧。）の電圧に制限し、制御信
号Ｔ１がローレベルのときはＮＭＯ８ＴＱＯはオフ状態
でこの回路は非動作となる。FIG. 4 is a circuit diagram showing an example of limiter B3. n NM08TQ1-Q with gate connected to drain
This is because NMO8TQO is connected in cascade and is connected between the output VPP and the drain of NMO8TQO whose gate receives the control signal T1 and whose source is grounded. When the control signal T1 is at high level, NMOVTN+ (and VTNI is NMOS
T Q+ threshold voltage. ), and when the control signal T1 is at a low level, NMO8TQO is in an off state and this circuit is inactive.
第５図は、リミッタＢ３の他の例を示す回路図である。FIG. 5 is a circuit diagram showing another example of limiter B3.
ＮＭＯＳ Ｔ Ｑｌｌ〜Ｑ２１ （たにしＱ１９はディ
ブレジョン型、他はエンハンスメント型。）からナル、
コンパレータ４の１方の入力であるＮＭＯ８ＴＱＩＩと
ＮＭＯＳ Ｔ Ｑｌｇのゲートが出力ＶＰＰに、他方の
入力であるＮＭＯＳ Ｔ Ｑ１２とＮＭＯ８Ｔ Ｑ１７
のゲートが電源ｖＣＣにそれぞれ接続され、その出力Ｖ
ＣがＮＭＯＳ Ｔ Ｑ２２のゲートに、ＮＭＯＳ ＴＱ
２２のソースはゲートに制御信号Ｔｚが入力されたＮＭ
ＯＳ Ｔ Ｑ２３を介して接地され、ＮＭＯ８ＴＱ２２
のドレインはゲートがソースに接続されたディブレジョ
ン型ＮＭＯＳ Ｔ Ｑ２０ を介して出力ＶＰＰに接続
されることからなっている。出力電圧ＶＰＰが高電圧（
２）以上のときに、コンパレータ４の出力ＶＣがハイ１
ノベルとなシ、ＮＭＯ８ＴＱ２２がオン状態となシ、制
御信号Ｔ、がハイレベルの場合ＮＭＯ８ＴＱ２３ もオ
ン状態であり出力電圧ＶＰＰを下げて、高電圧（匂に制
限する。制御信号ＴＩ がローレベルの場合はＮＭＯ８
ＴＱ２ａがオフ状態とな生回路は、テスト回路の動作信
号である制御信号Ｔ１がローレベルのとき、出力ＶＰＰ
として高電圧（１〕が、ハイレベルのとき、出力ＶＰＰ
として高電圧（２）ｌが出力される。本実施において、
高電圧（１）＝２０〜２２■、高電圧［：２１＝９〜１
５Ｖとしている。NMOS T Qll~Q21 (Tanishi Q19 is diversion type, others are enhancement type.) to null,
The gates of NMO8TQII and NMOS T Qlg, which are one input of comparator 4, are connected to the output VPP, and the gates of NMOS T Q12 and NMO8T Q17, which are the other input, are connected to the output VPP.
The gates of are respectively connected to the power supply vCC, and the output V
C is the gate of NMOS TQ22, NMOS TQ
The source of 22 is NM whose gate is inputted with the control signal Tz.
Grounded through OS T Q23, NMO8TQ22
The drain of is connected to the output VPP via a degeneration type NMOS TQ20 whose gate is connected to the source. If the output voltage VPP is high voltage (
2) In the above cases, the output VC of comparator 4 is high 1
As a novel, when the NMO8TQ22 is on and the control signal T is at a high level, the NMO8TQ23 is also on, lowering the output voltage VPP and limiting it to a high voltage (when the control signal TI is at a low level). If NMO8
The raw circuit with TQ2a in the off state outputs VPP when the control signal T1, which is the operating signal of the test circuit, is at a low level.
When the high voltage (1) is at high level, the output VPP
A high voltage (2)l is output as. In this implementation,
High voltage (1) = 20 ~ 22■, high voltage [: 21 = 9 ~ 1
It is set to 5V.
第６図は本発明の一実施例のブロック図であシ、単一５
Ｖ電源で動作するＥＥＦＲＯＭ を表わしている。本実
施例は、制御回路１１．アドレスバッファ１２．Ｘ子デ
コーダ１３．Ｙ４Ｆデコーダ１４゜１１０３７７７１℃
５． Ｙ≠セレクタ１６及びメモリセルアレイ１７を含
んでいる。FIG. 6 is a block diagram of one embodiment of the present invention.
It represents an EEFROM that operates on a V power supply. In this embodiment, the control circuit 11. Address buffer 12. X child decoder 13. Y4F decoder 14°11037771°C
5. Y≠Selector 16 and memory cell array 17 are included.
制御回路１１で、バイト単位書込み、バイト単位消去、
チップ全体のメモリセルの消去、チップセレクト、アウ
トプットイネーブル等の各モード応じて選択されるが、
本実施例においては、アウトプットイネーブル端子ＯＥ
にＴＴＬのハイレベルよシ高い第３のレベルＶＩＨＨ（
９〜１５ｖ）（すなわち高電圧（２）のレベル）を入力
することで、テストモードが選択されるものとし、内部
では制御信号ＴＩがローレベルからハイレベルになり、
プログラム端子ＰＧＭをローレベルにすることで、チッ
プ全体のメモリセルに対し高電圧（２）によシ同時に書
込みが行なわれるものとする。本実施例では、書込み・
消去時間ＴＰＷはプログラム端子ＰＧＭがローレベルで
ある時間に対比するものとする。The control circuit 11 performs writing in bytes, erasing in bytes,
It is selected according to each mode such as erasing the memory cells of the entire chip, chip select, and output enable.
In this embodiment, the output enable terminal OE
The third level VIHH (which is higher than the TTL high level)
9 to 15 V) (that is, the level of high voltage (2)), the test mode is selected, and internally the control signal TI changes from low level to high level.
It is assumed that by setting the program terminal PGM to a low level, writing is simultaneously performed with a high voltage (2) to the memory cells of the entire chip. In this example, writing and
The erase time TPW is compared to the time when the program terminal PGM is at a low level.
第７図は本発明の一実施例の部分詳細回路図で、同時書
込み・消去手段としての、すべてのメモリセルを同時に
選択する選択回路を示す回路図である。この選択回路は
、チップ全体のメモリセルを同時に書込み・消去可能と
するために、Ｘデコー４
ダ１３及びＹデコーダを付加される回路で、Ｘデコーダ
の出力Ｘ１′（若しくはＹデコーダの出力ＹＩ′）にソ
ースがドレインが出力ＸＩ（若しくはＹＩ）にゲートが
制御信号Ｔ２の逆相信号である制御信号Ｔ２にそれぞれ
接続され九ＮＭＯＳ Ｔ Ｑ３１と、ソースが出力ＸＩ
（若しくはＹｌ ）にゲートが制御信号Ｔ２にドレイン
がゲートがソースに接続されたディブレジョン型ＮＭＯ
８ＴＱｓａを介して出力ＶＰＰに接続されたＮＭＯＳ
Ｔ Ｑ３２からなっている。FIG. 7 is a partial detailed circuit diagram of an embodiment of the present invention, and is a circuit diagram showing a selection circuit that simultaneously selects all memory cells as simultaneous writing/erasing means. This selection circuit is a circuit to which an X decoder 13 and a Y decoder are added in order to enable writing and erasing of the memory cells of the entire chip at the same time. ), the source is connected to the output XI (or YI), the gate is connected to the control signal T2 which is the opposite phase signal of the control signal T2, and the source is connected to the output XI.
(or Yl), the gate is connected to the control signal T2, the drain is connected to the gate, and the gate is connected to the source.
NMOS connected to output VPP via 8TQsa
It consists of TQ32.
テストモード時以外のとき、制御信号Ｔ２はノ・インヘ
ル、制御信号Ｔ２ハローレベル、従って、ＮＭＯＳ Ｔ
Ｑ：１１ はオン状態、ＮＭＯ８ＴＱｓ２はオフ状態
となり、アドレス入力に対応した特定のＸＩ（若しくは
ＹＩ）のみハイレベルとなる通常時の動作を行水う。テ
ストモード時には、制御信号Ｔ２ ハローレベル、制御
信号Ｔ２はハイレベル（ｖｐｐレベル）となシ、ＮＭＯ
Ｓ Ｔ Ｑ３１ はオフ状態、 ＮＭＯＳ Ｔ Ｑ３ｚ
はオン状態となシ、すべてのＸＩ （若゛シ＜はＹＩ
）がＶＰＰレベルとなシ、チップ全体の選択が行なわれ
る。When not in the test mode, the control signal T2 is in the low level and the control signal T2 is at the hello level, therefore, the NMOS T
Q:11 is in the on state, NMO8TQs2 is in the off state, and normal operation is performed in which only the specific XI (or YI) corresponding to the address input is at high level. In the test mode, the control signal T2 is at a hello level, the control signal T2 is at a high level (vpp level), and the NMO
ST Q31 is off, NMOS T Q3z
is in the on state, all XI (young < is YI
) is at the VPP level, the entire chip is selected.
第８図は本実施例におけるメモリセルの書込み・消去の
動作を説明するためのメモリセル部分の回路図である。FIG. 8 is a circuit diagram of the memory cell portion for explaining write/erase operations of the memory cell in this embodiment.
フローティングゲート構造ＮＭＯ８Ｔからなるメモリセ
ルＱ４ｓのドレインはＮＭＯ８Ｔ Ｑ４４． Ｑ＋２を
介してデータ入力Ｄ＋に接続され、メモリセルＱ４５の
ゲートはＮＭＯＳ Ｔ Ｑ４３゜Ｑ４１を介して内部信
号Ｐに接続され、ＮＭＯ８ＴＱ！３．Ｑ４のゲートはＸ
デコーダ出力ＸＩに接続され、ＮＭＯＳ Ｔ Ｑ４１．
Ｑ４２ のゲートはＹデコーダ出力Ｙｌ に接続され
る。ここで内部信号Ｐは、消去時ＶＰＰレベル、書込み
時ローレベルとなる信号である。The drain of the memory cell Q4s having a floating gate structure NMO8T is NMO8T Q44. Q+2 is connected to data input D+, and the gate of memory cell Q45 is connected to internal signal P via NMOS T Q43°Q41, NMO8TQ! 3. The gate of Q4 is X
connected to the decoder output XI, NMOS T Q41.
The gate of Q42 is connected to the Y decoder output Yl. Here, the internal signal P is a signal that is at VPP level during erasing and is at low level during writing.
メモリセルＱ４５に書込みを行なう時は、Ｘデコーダ出
力ＸＩ及びＹデコーダ出力Ｙ−でこのメモリセル≠委≠
４≠≠Ｑ＋５を選択し、内部信号Ｐをローレベル、デー
タ入力Ｄ ｒ ｆ Ｖ Ｐ Ｐレベルニスる。かくして
、メモリセルＱ４５の７０−ティングゲートに正孔が注
入されメモリセルＱ４ｓのしきい値が負となシ書込み状
態になる。このメモリセルを消去する時は、逆に内部信
号ＰにＶＰＰレベルデータ入力Ｄ１ をローレベルにす
ることで、メモリセルＱヰ５のフローティングゲートに
電子が注入されメモリセルのしきい値電圧が正になシ消
去状態と彦る。When writing to memory cell Q45, X decoder output XI and Y decoder output Y- are used to determine whether this memory cell is
Select 4≠≠Q+5, set the internal signal P to low level, and set the data input D r f V P P level. In this way, holes are injected into the 70-digit gate of memory cell Q45, and the threshold value of memory cell Q4s becomes negative and enters the write state. When erasing this memory cell, conversely, by setting the internal signal P to the VPP level data input D1 to a low level, electrons are injected into the floating gate of the memory cell Q-5, and the threshold voltage of the memory cell becomes positive. I feel like I'm in a state of erasure.
第６図に示す本実施例の記憶保持不良検出は、第１図の
高電圧発生回路及び第７図の選択回路によシ、次の手順
で行なわれる。Memory retention defect detection in this embodiment shown in FIG. 6 is performed by the high voltage generation circuit in FIG. 1 and the selection circuit in FIG. 7 in the following procedure.
１）アウトプットイネーブル端子ＯＥをハイレベル、チ
ップクリア端子ＣＣｔ−ローレベル。1) Set the output enable terminal OE to high level, and set the chip clear terminal CCt to low level.
消去時間ＴＰＷだけプログラム端子ＰＧＭをローレベル
ＫＬ、制御信号ＴＩをローレベル、制御信号Ｔ２をハイ
レベルとすることによυ、チップ全体のメモリセルは、
内部信号Ｐが高ＷＥＥ（１）レベル、データ入力ＤＩが
ローレベルとなシ同時に消去される。By setting the program terminal PGM to a low level KL, the control signal TI to a low level, and the control signal T2 to a high level for the erase time TPW, the memory cells of the entire chip are
When the internal signal P is at high WEE (1) level and the data input DI is at low level, it is erased at the same time.
１１）アウトプットイネーブル端子ｎをＶＩＨＨレベル
、書込み時間ＴＰＷだけプログラム端子ＰＧＭをローレ
ベルにし、制御信号ＴＩ。11) Set the output enable terminal n to the VIHH level, set the program terminal PGM to the low level for the write time TPW, and set the control signal TI.
Ｔ２ をハイレベルにすることにより、チップ全体のメ
モリセルは、内部信号Ｐがローレベル、データ入力ＤＩ
が高電圧（２）レベルとなシ同時に、高電圧（鋤での書
込みが行なわれる。By setting T2 to high level, the memory cells of the entire chip are set to low level and data input DI.
is at the high voltage (2) level, and at the same time, high voltage (plow) writing is performed.
この場合書込みによるメモリセルのしきい値電圧の変化
程度は、高電圧（２）が・・−ド的に固定されているた
め書込み時間ＴＰＷのみで制御される。In this case, the degree of change in the threshold voltage of the memory cell due to writing is controlled only by the writing time TPW since the high voltage (2) is fixed in a . . . - code manner.
１１１）チップイネーブル端子ＣＥとアウトプットイネ
ーブル端子ＯＥを共にローレベルにし、チップ全体のメ
モリセルをブランクチェックする。高電圧（２）での書
込みは、正常なメモリセルに対してはデータの反転を起
こさせず、記憶保持不良のメモリセルに対してのみ、記
憶内容の反転（消去状態→書込み状態）を起こさせるよ
うに選び、消去状態以外のメモリセルの検出することで
、記は保持不良のメモリセルが検出される。111) Both the chip enable terminal CE and the output enable terminal OE are set to low level, and the memory cells of the entire chip are blank-checked. Writing at high voltage (2) does not cause data inversion in normal memory cells, but inverts the memory contents (from erased state to write state) only to memory cells with poor memory retention. By selecting such a memory cell and detecting memory cells in a state other than the erased state, a memory cell having a retention defect can be detected.
以上説明したことから、本実施例を単一５ＶＥＲＦＲＯ
Ｍ に適用することにより、製品レベルでの記憶保持不
良の電気的加速が可能にな夛、ユーザが使用中の単一５
ＶＥＥＰＦＬＯＭの記憶保持不良のチェックが容易に行
なえ、実使用での信頼性確保が可能になる長所が発揮さ
れる。From the above explanation, it is clear that this embodiment is a single 5VERFRO
By applying it to M, it is possible to electrically accelerate the memory retention failure at the product level, and the single 5
The advantage of this is that it is easy to check for poor memory retention in VEEPFLOM, and reliability can be ensured in actual use.
なお以上の説明においては、消去→書込みの方向にのみ
注目したが、その逆の書込み→消去（高電圧（１）での
書込み→高電圧（２）での消去）の方向でも、制御信号
Ｔｌを書込み時ローレベル、消去時ハイレベルとするこ
とで、全く同様である。また以上の説明では、書込・消
去の時間ＴＰＷを外部からプログラム端子ＰＧＭがロー
レベルの期間で与えるものとしたが、書込み命令を実行
するとチップ内部で自動的に消去し、自動的に書込みが
完了するタイプ（オートイレースタイプ）のＥＥＦＲＯ
Ｍでも同様でアシ、具体的には、アウトプットイネーブ
ル端子ＯＥにＶＩＨＨレベルが入力されプログラム端子
ＰＧＭの立下がシの検出と同時に、高電圧（１）でチッ
プ全体のメモリセルの消去を、内部に設けられたタイマ
回路の設定する時間だけ行ない、引き続き、高電圧（２
）でチップ全体のメモリセルの書込みを、タイマ回路の
設定する時間だけ行なうロジックを用いることで実現さ
れる。このタイマ回路としては、バイナリカウンタの多
段接続で構成された周知の回路が用いられる。In the above explanation, only the erase → write direction was focused, but the control signal Tl The same thing can be achieved by setting the signal to a low level during writing and to a high level during erasing. Furthermore, in the above explanation, it is assumed that the write/erase time TPW is given externally during the period when the program terminal PGM is at a low level, but when a write command is executed, it is automatically erased inside the chip and the write is automatically performed. Complete type (auto erase type) EEFRO
The same goes for M. Specifically, when the VIHH level is input to the output enable terminal OE and the falling edge of the program terminal PGM is detected, the memory cells of the entire chip are erased with a high voltage (1). The operation is continued for the time set by the internal timer circuit, and then the high voltage (2
), this is achieved by using logic that writes to the memory cells of the entire chip for a period of time set by a timer circuit. As this timer circuit, a well-known circuit constituted by a multi-stage connection of binary counters is used.
（発明の効果）
以上、詳細説明したとおシ、本発明によれば、通常の書
込み・消去に使用する高電圧（１）とそれよシ低い高電
圧＋２３とを発生する高電圧発生回路と、高置ＥＦ：（
１）での消去（若しくは書込み）及び高電圧（々の書込
み（若しくは消去）を全メモリセルに対して同時に行な
う同時書込み・消去手段によシ、従来困難であった、製
品レベルでの電気的加速による記憶保持不良のスクリー
ニングを、簡単なモード設定のみで可能な、単一電源で
動作する電気的書込み・消去可能不揮発性半導体メモリ
が得られ、その効果は大である。(Effects of the Invention) As described above in detail, according to the present invention, there is provided a high voltage generation circuit that generates a high voltage (1) used for normal writing/erasing and a lower high voltage +23; Takaoki EF: (
By using a simultaneous write/erase method that performs erasing (or writing) in 1) and high voltage (each writing (or erasing)) to all memory cells at the same time, electrical An electrically writable/erasable nonvolatile semiconductor memory that operates with a single power supply and can screen for memory retention failure due to acceleration by simply setting a mode is obtained, and its effects are significant.
第５図はその部分詳細回路例を示す回路図、第６図は本
発明の一実施例を示すブロック図、第７図及び第８図は
それに用いられる選択回路及びメモリセル部を示す回路
図である。
１・・・・・・昇圧回路、２・・・・・・リミッタＡ、
３・・・・・・リミッタＢ、４・・・・・・コンパレー
タ、１１・・・・・・制御回路、１２・・・・・・アド
レスバッファ、１３・・・・・・Ｘデコーダ、１４・・
・・・・Ｙデコーダ、１５・・・・・・Ｉ１０バッファ
、１６・・・・・・Ｙセレクタ、１７・・・・・・メモ
リセルアレイ、Ａｏ、 Ａｘ、 Ａｎ ・・・・・・ア
ドレス入力、Ｃ１゜Ｃ２，Ｃｎ・・・・・・容量、ＣＣ
・・・・・・チップクリア端子、ＣＥ・・・・・・チッ
プイイ、−プル端子、Ｄ＋ ・・・・・・データ入力、
Ｄｏ・・・・・・データ出力、ＧＮＤ・・・・・・接地
端子、ＯＢ −・−・・アウトプットイネーブル端子、
ＰＧＭ・・・・・・プログラム端子％ Ｑｏ、 Ｑｌ
〜Ｑｎｌ Ｑｃｏ 〜Ｑｃｎ。
ＱＬＩ、 Ｑｌ２． Ｑｌｌ〜Ｑ１８１ Ｑ２１〜Ｑ２
３． Ｑ３ｔ〜Ｑ３３１ Ｑ４１〜Ｑ４４ ・・・・・
・エンハンスメン）ＮチャネルＭＯＳトラフジ２フ
レッションＮチャネルＭＯＳトランジスタｓ Ｑ４５・
・・・・・メモリセル、Ｔ１，Ｔ２・・・・・・制御信
号，■ＣＣ・・・・・・電源、ＶＰＰ・・・・・・昇圧
回路出力，Ｘ＋，Ｘ＋’・・・・・・Ｘデコーダ出力，
Ｙ＋， Ｙ＋’・・・・・・Ｙデコーダ出力。
代理人 弁理士 内 原 晋
第１図 Ｔ１
第２図
ＶＰＰ 髪４図FIG. 5 is a circuit diagram showing an example of a detailed circuit, FIG. 6 is a block diagram showing an embodiment of the present invention, and FIGS. 7 and 8 are circuit diagrams showing a selection circuit and a memory cell section used therein. It is. 1... Boost circuit, 2... Limiter A,
3...Limiter B, 4...Comparator, 11...Control circuit, 12...Address buffer, 13...X decoder, 14・・・
... Y decoder, 15 ... I10 buffer, 16 ... Y selector, 17 ... Memory cell array, Ao, Ax, An ... Address input , C1゜C2, Cn... Capacity, CC
...Chip clear terminal, CE...Chip OK, - pull terminal, D+ ...Data input,
Do: Data output, GND: Ground terminal, OB -: Output enable terminal,
PGM・・・・・・Program terminal% Qo, Ql
~Qnl Qco ~Qcn. QLI, Ql2. Qll~Q181 Q21~Q2
3. Q3t~Q331 Q41~Q44...
・Enhancement) N-channel MOS trough 2-flation N-channel MOS transistors Q45・
...Memory cell, T1, T2...Control signal, ■CC...Power supply, VPP...Boost circuit output, X+, X+'...・X decoder output,
Y+, Y+'...Y decoder output. Agent Patent Attorney Susumu Uchihara Figure 1 T1 Figure 2 VPP Hair Figure 4
Claims (1)
高電圧よシも低い第２の高電圧を発生する高電圧発生回
路と、すべてのメーモリセルを同時に前記第１の高電圧
で消去（若しくは書込み）し前記第２の高電圧で書込み
（若しくは消去）する同時書込み・消去手段とを含むこ
とを特徴とする電気的書込み・消去可能不揮発性半導体
メモリ。A high voltage generation circuit that generates a first high voltage used for normal writing and erasing and a second high voltage that is lower than the first high voltage; 1. An electrically writable and erasable nonvolatile semiconductor memory characterized by comprising simultaneous write/erase means for erasing (or writing) and writing (or erasing) using the second high voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102871A JPS60247899A (en) | 1984-05-22 | 1984-05-22 | Nonvolatile semiconductor memory possible for electric write/erase |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102871A JPS60247899A (en) | 1984-05-22 | 1984-05-22 | Nonvolatile semiconductor memory possible for electric write/erase |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60247899A true JPS60247899A (en) | 1985-12-07 |
Family
ID=14338958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102871A Pending JPS60247899A (en) | 1984-05-22 | 1984-05-22 | Nonvolatile semiconductor memory possible for electric write/erase |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247899A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326900A (en) * | 1986-07-18 | 1988-02-04 | Nec Corp | Semiconductor memory device |
| JPS6417299A (en) * | 1987-07-09 | 1989-01-20 | Nippon Electric Ic Microcomput | Semiconductor storage device |
| JPS6476500A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Non-volatile storage device |
| JPH01173500A (en) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | Nonvolatile semiconductor memory device |
| JPH0323896U (en) * | 1989-07-17 | 1991-03-12 | ||
| JPH04192196A (en) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
-
1984
- 1984-05-22 JP JP59102871A patent/JPS60247899A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326900A (en) * | 1986-07-18 | 1988-02-04 | Nec Corp | Semiconductor memory device |
| JPS6417299A (en) * | 1987-07-09 | 1989-01-20 | Nippon Electric Ic Microcomput | Semiconductor storage device |
| JPS6476500A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Non-volatile storage device |
| JPH01173500A (en) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | Nonvolatile semiconductor memory device |
| JPH0323896U (en) * | 1989-07-17 | 1991-03-12 | ||
| JPH04192196A (en) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6031760A (en) | Semiconductor memory device and method of programming the same | |
| JP4652319B2 (en) | Nonvolatile semiconductor memory device having program and erase verification function | |
| US5299162A (en) | Nonvolatile semiconductor memory device and an optimizing programming method thereof | |
| JP3898349B2 (en) | Semiconductor memory device | |
| US4879689A (en) | Nonvolatile semiconductor memory device | |
| JP2780674B2 (en) | Nonvolatile semiconductor memory device | |
| JP3080743B2 (en) | Nonvolatile semiconductor memory device | |
| US5287317A (en) | Non-volatile semiconductor memory device with over-erasing prevention | |
| KR940006611B1 (en) | Automatic erase optimization circuit and method for eeprom | |
| KR960005354B1 (en) | Non-volatile semiconductor memory having an address-transition-detection circuit | |
| JP3709606B2 (en) | Nonvolatile semiconductor memory device and verify method | |
| JP3404712B2 (en) | Nonvolatile semiconductor memory device and writing method thereof | |
| JPS60247899A (en) | Nonvolatile semiconductor memory possible for electric write/erase | |
| JP2870260B2 (en) | Nonvolatile semiconductor memory device | |
| JPH043395A (en) | Non-volatile semiconductor storage device | |
| JP3268732B2 (en) | Non-volatile semiconductor memory | |
| JP3193810B2 (en) | Nonvolatile semiconductor memory device and test method therefor | |
| JP2000048582A (en) | Semiconductor storage device | |
| JP3862092B2 (en) | Nonvolatile memory device | |
| JPH0287394A (en) | Non-volatile semiconductor storage device | |
| JPH065087A (en) | Nonvolatile semiconductor memory device | |
| JPH0426996A (en) | Nonvolatile semiconductor memory circuit | |
| JP3544222B2 (en) | Nonvolatile semiconductor memory device | |
| JP3737070B2 (en) | Semiconductor memory device | |
| JP3703782B2 (en) | Semiconductor memory device |