JPS60244075A - Manufacture of e/d structure integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
発明の技術分野
本発明は、２次元電子ガス層を利用した高電子移動度の
電界効果型トランジスタを用いたエンハンスメント／デ
ィプレッション（ｅｎｈａｎｃｅｍｅｎｔ／ｄｅｐｌｅ
ｔｉｏｎ：Ｅ／Ｄ）構成の集積回路を製造する方法の改
良に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to enhancement/depletion technology using a high electron mobility field effect transistor using a two-dimensional electron gas layer.
tion:E/D) configuration.
従来技術と問題点
第１図は従来のＥ／Ｄ構成の集積回路を説明する為の要
部切断側面図である。Prior Art and Problems FIG. 1 is a cutaway side view of essential parts for explaining a conventional integrated circuit having an E/D configuration.
図に於いて、■は半絶縁性ＧａＡｓ基板、２はノン・ド
ープＧａＡｓチャネル層、３はｎ型ＡｎＧａＡｓ電子供
給層、４はｎ型ＧａＡｓコンタクト層、５はエンハンス
メント型トランジスタ用リセス、６はディプレッション
型トランジスタ用リセス、７及び８はゲート電極、９Ｅ
及び９Ｄはソース電極、ＩＯＥ及びＩＯＤはドレイン電
極、Ｅはエンハンスメント型トランジスタ部分、Ｄはデ
ィプレッション型トランジスタ部分をそれぞれ示してい
る。In the figure, ■ is a semi-insulating GaAs substrate, 2 is a non-doped GaAs channel layer, 3 is an n-type AnGaAs electron supply layer, 4 is an n-type GaAs contact layer, 5 is a recess for an enhancement type transistor, and 6 is a depression layer. type transistor recess, 7 and 8 are gate electrodes, 9E
and 9D are source electrodes, IOE and IOD are drain electrodes, E is an enhancement type transistor portion, and D is a depletion type transistor portion, respectively.
図から判るように、この種の電界効果型トランジスタを
用いたＥ／Ｄ構成の集積回路では、エンハンスメント型
トランジスタとディプレッション型トランジスタの基本
的構成は変わらず、唯、両者のｎ型Ａｊ！ＧａＡｓ電子
供給層３の厚みが相違するのみであり、これが、前記Ｅ
／Ｄ構成の集積回路に於ける大きな特徴になっているが
、深さを異にするリセス５及び６を形成することに問題
がある。As can be seen from the figure, in an integrated circuit with an E/D configuration using this type of field effect transistor, the basic structure of the enhancement type transistor and the depletion type transistor remains the same, except that the n-type Aj! The only difference is the thickness of the GaAs electron supply layer 3.
Although this is a major feature of integrated circuits having the /D configuration, there is a problem in forming the recesses 5 and 6 of different depths.
即ち、この集積回路を製造する場合、リセス５及び６を
形成してから、エンハンスメント型トランジスタに於け
るゲート電極及びディプレッション型トランジスタに於
けるゲート電極を同時に形成すれば、工程は著しく簡単
であるが、リセス５及び６の両方を完成するまでには、
何れか一方のリセスを完成してから、そのリセスを例え
ばフォト・レジスト膜で保護し、他のリセスを完成させ
ることになるので、フォト・レジスト膜で保護された方
のリセスに於ける表面は汚染される虞が多い。That is, when manufacturing this integrated circuit, if the recesses 5 and 6 are formed and then the gate electrodes of the enhancement type transistor and the gate electrode of the depletion type transistor are simultaneously formed, the process is extremely simple. , by the time both recesses 5 and 6 are completed,
After completing one of the recesses, that recess is protected with, for example, a photoresist film, and the other recess is completed, so the surface of the recess protected by the photoresist film is There is a high risk of contamination.
このような欠点を解消する為には、工程の複雑化は回避
できないとしても、例えばリセス５が完成した時点でエ
ンハンスメント型トランジスタのゲート電極を形成し、
リセス６が完成した時点でディプレッション型トランジ
スタのゲート電極を形成すれば良い。然しなから、通常
、この種の集積回路では、エンハンスメント型トランジ
スタのゲート電極とディプレッション型トランジスタの
ゲート電極とを接続する構成が必要になり、その場合、
前記工程を採ったのでは両ゲート電極の接続は困難であ
る。その理由は、リセス６を形成する為、エッチャント
としてＣＣ６２Ｆ２＋Ｈｅガスを用いてＧａＡｓをドラ
イ・エツチングした場合、先に完成したエンハンスメン
ト型トランジスタのＡｕからなるゲート電極が汚染され
、そのゲート電極に他の金属を接続することが困難にな
ることに依る。In order to eliminate such drawbacks, for example, the gate electrode of the enhancement type transistor is formed at the time when the recess 5 is completed, even if the process complexity cannot be avoided.
The gate electrode of the depletion type transistor may be formed when the recess 6 is completed. However, this type of integrated circuit usually requires a configuration in which the gate electrode of the enhancement type transistor and the gate electrode of the depletion type transistor are connected.
If the above steps are adopted, it is difficult to connect both gate electrodes. The reason for this is that when GaAs is dry etched using CC62F2+He gas as an etchant to form the recess 6, the gate electrode made of Au of the previously completed enhancement type transistor is contaminated, and the gate electrode is contaminated with other metals. This is due to the fact that it becomes difficult to connect.
そこで、また、このような欠点を解消する為、Ａｕの上
にＴｉを被覆する技術が開発された。Therefore, in order to eliminate such drawbacks, a technique of coating Ti on Au has been developed.
この技術に依ると、エンハンスメント型トランジスタの
ゲート電極とディプレッション型トランジスタのゲート
電極との接続は良好に行われるようになったが、また、
新たな問題が発生した。According to this technology, the gate electrode of the enhancement type transistor and the gate electrode of the depletion type transistor can be well connected;
A new problem has arisen.
即ち、この集積回路では、ゲート電極等の上に絶縁膜を
形成し、その絶縁膜に電極コンタクト・ホールを形成し
てから電源配線の形成を行う場合があり、その際、Ｔｉ
は絶縁膜のエッチャントであるフッ化水素酸系エツチン
グ液に対するエツチング・レートが大である為、前記電
極コンタクト・ホールの形成中に侵されてしまう。That is, in this integrated circuit, an insulating film is formed on the gate electrode, etc., and the power supply wiring is formed after forming electrode contact holes in the insulating film.
has a high etching rate with respect to a hydrofluoric acid-based etching solution, which is an etchant for the insulating film, and is therefore attacked during the formation of the electrode contact hole.
発明の目的
本発明は、深さを異にするリセスを形成することに依り
エンハンスメント型とディプレッション型とを作り分け
ている構成の集積回路に於いて、何れか一方のリセス及
びゲート電極を形成してがら他方のリセス及びゲート電
極を形成する工程を採っても、両ゲート電極の接続を確
実に行うことができるように、また、ゲート電極等の上
に絶縁膜を介してそれ等ゲート電極とコンタクトする配
線を形成しても電極コンタクト・ホールに形成に伴うゲ
ート電極の損傷を生じないようにする。Purpose of the Invention The present invention provides an integrated circuit having a configuration in which an enhancement type and a depletion type are created by forming recesses of different depths. Even if the process of forming a recess and a gate electrode on the other side is adopted, in order to ensure the connection between both gate electrodes, it is necessary to connect the gate electrode with an insulating film on top of the gate electrode, etc. To prevent damage to a gate electrode caused by formation of an electrode contact hole even when a contact wiring is formed.
発明の構成
本発明に於けるＥ／Ｄ構成集積回路の製造方法は、少な
くともチャネル層と電子供給層とコンタクト層とが表面
に向かって順に形成されている基板にエンハンスメント
型トランジスタ用のりセスを形成し、次いで、該リセス
に対応し且つ表面が窒化チタンで覆われたゲート電極を
形成し、次いで、前記リセスに比較して浅いディプレッ
ション型トランジスタ用のリセスを形成し、次いで、該
リセスに対応するゲート電極を形成する工程が含まれて
なることを特徴とする構成を採っている。Structure of the Invention The method of manufacturing an integrated circuit with an E/D configuration according to the present invention includes forming a groove for an enhancement type transistor on a substrate on which at least a channel layer, an electron supply layer, and a contact layer are formed in order toward the surface. Then, a gate electrode corresponding to the recess and whose surface is covered with titanium nitride is formed, then a recess for a depression type transistor shallower than the recess is formed, and then a recess corresponding to the recess is formed. The structure is characterized in that it includes a step of forming a gate electrode.
この構成を採ることに依り、深さを異にするリセスを形
成する際にも一方のリセスをフォト・レジスト膜などで
覆う必要はないから、どちらのリセス内も汚染されるこ
とは無く、また、少なくとも最初に形成されるゲート電
極は窒化チタンで覆われているので、後にリセスを形成
する場合に残滓が生ずることがなく、従って、両ゲート
電極の接続も確実に行われ、更にまた、電源配線とコン
タクトさせる為、絶縁膜のパターニングを行ってもゲー
ト電極が損傷される膚もない。By adopting this configuration, even when forming recesses with different depths, there is no need to cover one of the recesses with a photoresist film, etc., so there is no contamination inside either recess, and Since at least the initially formed gate electrode is covered with titanium nitride, no residue will be left when forming the recess later, and therefore the connection between both gate electrodes will be ensured. There is no possibility that the gate electrode will be damaged even if the insulating film is patterned to make contact with the wiring.
発明の実施例
第２図乃至第５図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図であり、以下
、これ等の図を参照しつつ説明す第２図参照
（ａｌ 適宜の技法、例えば、気相エピタキシャル成長
法を適用することに依り、半絶縁性ＧａＡｓ基板１１上
に厚さ例えば３乃至５〔μｍ〕程度のノン・ドープＧａ
Ａｓバッファ層１１′を形成する。Embodiment of the Invention FIGS. 2 to 5 are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining an embodiment of the present invention, and the following description will be made with reference to these figures. See FIG. 2 (al) By applying a suitable technique, for example, vapor phase epitaxial growth, a non-doped Ga layer with a thickness of, for example, 3 to 5 [μm] is grown on the semi-insulating GaAs substrate 11.
An As buffer layer 11' is formed.
（ｂｌ 例えば、分子線エピタキシャル成長（ｍｏｌｅ
ｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を
適用することに依り、ノン・ドープＧａＡｓバッファ層
１１′上に厚さ例えば０゜２乃至０．３〔μｍ〕程度の
ノン・ドープＧａＡｓチャネル層１２、厚さ例えば７０
（ｎｍ）程度のｎ型Ａｊ２ＧａＡｓ電子供給層Ｉ３、厚
さ例えば３５（μｍ〕程度のｎ型ＧａＡｓ、：１７タク
ト層Ｉ４を順に成長させる。(bl For example, molecular beam epitaxial growth (mole
By applying the cular beam epitaxy (MBE) method, a non-doped GaAs channel layer 12 with a thickness of, for example, about 0°2 to 0.3 [μm] is formed on the non-doped GaAs buffer layer 11'. 70
An n-type Aj2GaAs electron supply layer I3 with a thickness of about (nm) and an n-type GaAs :17 tact layer I4 with a thickness of, for example, about 35 (μm) are grown in order.
第３図参照
（Ｃ１エンハンスメント型トランジスタ部分Ｅに於ける
リセス形成予定部分に開口を有するフォト・レジスト膜
（図示せず）を形成する。尚、記号りで指示しである部
分はディプレッション型トランジスタ部分を示している
。Refer to FIG. 3 (C1 A photoresist film (not shown) having an opening is formed in the portion where the recess is to be formed in the enhancement type transistor portion E. Note that the portion indicated by a symbol is the depletion type transistor portion. It shows.
＋ｄｌ 例えば、ｃ ｃ ７！２ Ｆ２をエッチャント
とするドライ・エツチング法を適用し、前記フォト・レ
ジスト膜をマスクとしてエツチングを行い、ｎ型ＧａＡ
ｓコンタクト層１４の表面からｎ型Ａｊ２ＧａＡｓ電子
供給層１３中に達するリセス１３Ａを形成する。+dl For example, a dry etching method using c c 7!2 F2 as an etchant is applied, etching is performed using the photoresist film as a mask, and n-type GaA
A recess 13A extending from the surface of the s-contact layer 14 into the n-type Aj2GaAs electron supply layer 13 is formed.
リセス１３Ａの底部とノン・ドープＧａＡｓチャネル層
１２及びｎ型Ａ／２ＧａＡｓ電子供給層１３の界面との
距離、即ち、リセス１３Ａ直下のｎ型ＡβＧａＡｓ電子
供給層１３の厚みはエンハンスメント型トランジスタと
して動作するのに必要とされる厚さに選択されることは
云うまでもない。The distance between the bottom of the recess 13A and the interface between the non-doped GaAs channel layer 12 and the n-type A/2GaAs electron supply layer 13, that is, the thickness of the n-type AβGaAs electron supply layer 13 directly under the recess 13A, operates as an enhancement type transistor. Needless to say, the thickness is selected as required.
ｆｅ） スパッタ法を適用することに依って、厚さ例え
ば３００Ｃｎｍ）程度のＡ、 ｕ膜、厚さ例えば５０（
ｎｍ）程度のｐｔ膜、厚さ例えば５０（ｎｍ）程度のＴ
ｉＮ膜を形成する。尚、前記のｐｔ膜はストッパとして
用いるものであり、本発明に於いて必須ではない。fe) By applying the sputtering method, A, U films with a thickness of, for example, 300 Cnm, and a film with a thickness of, for example, 50 Cnm are formed.
A PT film with a thickness of about 50 (nm), for example, a T film with a thickness of about 50 (nm)
Form an iN film. Note that the PT film described above is used as a stopper and is not essential to the present invention.
＋ｆ） リセス１３Ａを形成する為のマスクとして用い
たフォー・・レジスト膜を溶解して除去する。+f) Dissolve and remove the resist film used as a mask for forming the recess 13A.
これに依り、前記工程（ｅ）で形成した多層金属膜は、
所謂、リフト・オフ法に依りバターニングされゲート電
極１５が形成される。尚、図では、簡明にする為、ゲー
ト電極１５を単層として表しである。As a result, the multilayer metal film formed in step (e) is
The gate electrode 15 is formed by patterning using a so-called lift-off method. In the figure, the gate electrode 15 is shown as a single layer for the sake of simplicity.
第４図参照
（ｇｌ ディプレッション型トランジスタ部分りに於け
るリセス形成予定部分に開口を有するフォト・レジスト
膜（図示せず）を形成する。Refer to FIG. 4 (gl) A photoresist film (not shown) having an opening is formed in a portion where a recess is to be formed in the depression type transistor portion.
（ｈｌ 例えば、ＣＣｌ１２ Ｆ ２をエッチャントと
するドライ・エツチング法を適用し、前記フォト・レジ
スト膜をマスクとしてエツチングを行い、ｎ型ＧａＡｓ
コンタクト層１４の表面からｎ型Ａｊ！ＧａＡｓ電子供
給層１３の表面に達するリセス１４Ａを形成する。(hl For example, by applying a dry etching method using CCl12F2 as an etchant and performing etching using the photoresist film as a mask, the n-type GaAs
n-type Aj! from the surface of the contact layer 14! A recess 14A reaching the surface of the GaAs electron supply layer 13 is formed.
ｎ型ＡｐＧａＡＳ電子供給層１４の厚みは、そのままで
ディプレッション型トランジスタとして動作するのに必
要とされる厚さに予め選択されている。The thickness of the n-type ApGaAS electron supply layer 14 is preselected to be the thickness required to operate as a depletion transistor as it is.
ｆｌｌ スパッタ法を適用することに依って、厚さ例え
ば３００（ｎｍ）程度のＡＩ！膜を形成する。By applying the fll sputtering method, AI with a thickness of, for example, about 300 (nm) can be formed! Forms a film.
（１） リセス１４Ａを形成する為のマスクとして用い
たフォト・！／シスト膜を溶解して除去する。(1) Photo ! used as a mask to form recess 14A! /Dissolve and remove the cyst membrane.
これに依り、前記工程ｆｌｌで形成したＡβ膜はリフト
・オフ法に依りバターニングされゲート電極１６が形成
される。勿論、このゲート電極１６も前記したような多
層金属膜で構成しても良い。As a result, the Aβ film formed in the step flll is patterned by the lift-off method to form the gate electrode 16. Of course, this gate electrode 16 may also be composed of a multilayer metal film as described above.
第５図参照
ｆｋｌ ソース電極及びドレイン電極形成予定部分に開
口を有するフォト・レジスト膜を形成し、次いで、通常
の技法を適用してＡｕ−Ｇｅ／Ａｕ膜を形成し、次いで
、該Ａｕ−Ｇｅ／Ａｕ膜を前記フォト・レジスト膜の溶
解して除去することに依る通常のフォト・リソグラフィ
技術にてバターニングし、ソース電極１７Ｅ及び１７Ｄ
１ドレイン電極１８Ｂ及び１８Ｄを形成する。Refer to FIG. 5fkl A photoresist film having openings is formed in the portions where the source and drain electrodes are to be formed, and then an Au-Ge/Au film is formed by applying a normal technique. The /Au film is patterned using a normal photolithography technique by dissolving and removing the photoresist film to form source electrodes 17E and 17D.
1 drain electrodes 18B and 18D are formed.
０
ｆｉｌ この後、絶縁膜を形成してから電源配線を形成
するなど、通常の技法に従ってＥ／Ｄ構成集積回路を完
成する。尚、１９は２次元電子ガス層（２−ＤＥＣ）を
指示している。0 fil Thereafter, an E/D configuration integrated circuit is completed according to conventional techniques, such as forming an insulating film and then forming power supply wiring. Note that 19 indicates a two-dimensional electron gas layer (2-DEC).
前記説明では、理解を容易にする為、この種の集積回路
としては最も簡単な層構成のものを例示したが、これに
限定されるものではない。In the above description, in order to facilitate understanding, the simplest layer structure of this type of integrated circuit was illustrated, but the present invention is not limited to this.
例えば、近年、前記説明した実施例に於けるｎ型ＧａＡ
ｓコンタクト層１４の上に、更に、ＡｐＧａＡｓ層及び
ｎ型ＧａＡｓ層を形成し、エンハンスメント型トランジ
スタ部分のゲート電極１５はｎ型Ａ＃ＧａＡｓ電子供給
層１３の表面とショットキ・コンタクトし、また、ディ
プレッション型トランジスタ部分のゲート電極１６は前
記新たに形成したＡ７！ＧａＡｓ層の表面にシロソトキ
・コンタクトさせた形式のものが知られているが、この
場合にも本発明を適用すれば好結果が得られる。For example, in recent years, n-type GaA
An ApGaAs layer and an n-type GaAs layer are further formed on the s-contact layer 14, and the gate electrode 15 of the enhancement type transistor portion is in Schottky contact with the surface of the n-type A#GaAs electron supply layer 13, and a depletion type GaAs layer is formed. The gate electrode 16 of the type transistor portion is the newly formed A7! A type in which the surface of the GaAs layer is brought into close contact is known, and if the present invention is applied to this case as well, good results can be obtained.
要は、最初、深いリセスとそのリセス内のゲート電極を
形成し、その後で、前記深いリセスより１
浅いリセスとそのリセス内のゲート電極を形成すること
が必要であるこの種の集積回路の全てに有利に適用でき
ることである。In short, in all integrated circuits of this type, it is necessary to first form a deep recess and a gate electrode within the recess, and then form a recess that is 1 shallower than the deep recess and a gate electrode within the recess. It can be applied advantageously to
発明の効果
本発明に於けるＥ／Ｄ構成集積回路の製造方法では、少
なくともチャネル層と電子供給層とコンタクト層とが表
面に向かって順に形成されている基板にエンハンスメン
ト型トランジスタ用の深いリセスを形成し、次いで、該
リセスに対応し且つ表面が窒化チタンで覆われたゲート
電極を形成し、次いで、前記リセスに比較して浅いディ
プレッション型トランジスタ用のりセスを形成し、次い
で、該リセスに対応するゲート電極を形成する工程が含
まれてなることを特徴とする構成を採っている。Effects of the Invention In the method for manufacturing an integrated circuit with an E/D configuration according to the present invention, a deep recess for an enhancement type transistor is formed in a substrate on which at least a channel layer, an electron supply layer, and a contact layer are formed in order toward the surface. forming a gate electrode corresponding to the recess and whose surface is covered with titanium nitride; then forming a recess for a depression type transistor that is shallower than the recess; The structure is characterized in that it includes a step of forming a gate electrode.
このような構成をとっている為、エンハンスメント型ト
ランジスタのゲート電極を形成した後にディプレッショ
ン型トランジスタ用のリセスを形成しても、エンハンス
メント型トランジスタのゲート電極表面のＴｉＮがＧａ
Ａｓのエツチング・レートに比較して著しく遅い為、エ
ツチングの生２
放物で表面が汚染されることはなく、従って、ディプレ
ッション型トランジスタのゲート電極と接続することは
容易である。また、後に、電源配線を形成する際に絶縁
膜をフッ化水素酸系エツチング液でエツチングしてもＴ
ＡＮが侵されることはないから、そのような工程を経て
も、ゲート電極は良好な状態を継続して維持することが
できる。Because of this structure, even if a recess for a depletion transistor is formed after forming a gate electrode of an enhancement transistor, the TiN on the surface of the gate electrode of an enhancement transistor will not be covered with Ga.
Since the etching rate is extremely slow compared to the etching rate of As, the surface is not contaminated by etching paraboloids, and therefore it is easy to connect to the gate electrode of a depletion type transistor. Furthermore, even if the insulating film is later etched with a hydrofluoric acid-based etching solution when forming power supply wiring,
Since the AN is not attacked, the gate electrode can continue to be maintained in good condition even after such a process.
第１図は従来技術に依って製造したＥ／Ｄ構成集積回路
の要部切断側面図、第２図乃至第５図は本発明一実施例
を説明する為の工程要所に於けるＥ／Ｄ構成集積回路の
要部切断側面図をそれぞれ表している。
図に於いて、１１は半絶縁性ＧａＡｓ基板、１１′はノ
ン・ドープＧａＡｓバッファ層、１２はノン・ドープＧ
ａＡｓチャネル層、１３はｎ型ＡＪＧａＡｓ電子供給層
、１４はｎ型ＧａＡｓコンタクト層、１５及び１６はゲ
ート電極、１７Ｅ及び１７Ｄはソース電極、１８Ｅ及び
１８Ｄはドレイン電極、１９は２次元電子ガス層をそれ
ぞれ３
示している。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 −
４FIG. 1 is a cutaway side view of essential parts of an E/D configuration integrated circuit manufactured according to the prior art, and FIGS. 2A and 2B each represent a cutaway side view of a main part of a D-configuration integrated circuit. In the figure, 11 is a semi-insulating GaAs substrate, 11' is a non-doped GaAs buffer layer, and 12 is a non-doped GaAs substrate.
aAs channel layer, 13 is an n-type AJGaAs electron supply layer, 14 is an n-type GaAs contact layer, 15 and 16 are gate electrodes, 17E and 17D are source electrodes, 18E and 18D are drain electrodes, 19 is a two-dimensional electron gas layer 3 each are shown. Patent applicant: Fujitsu Ltd. Representative Patent Attorney Shoji Aitani Representative Patent Attorney Hiroshi Watanabe - 4
Claims (1)
表面に向かって順に形成されている基板にエンハンスメ
ント型トランジスタ用のリセスを形成し、次いで、該リ
セス龜対応し且つ表面が窒化チタンで覆われたゲート電
極を形成し、次いで、前記リセスに比較して浅いディプ
レッション型トランジスタ用のリセスを形成し、次いで
、該リセスに対応するゲート電極を形成する工程が含ま
れてなることを特徴とするＥ／Ｄ構成集積回路の製造方
法。A recess for an enhancement transistor is formed in a substrate on which at least a channel layer, an electron supply layer, and a contact layer are formed in order toward the surface, and then a gate corresponding to the recess and whose surface is covered with titanium nitride is formed. An E/D comprising the steps of forming an electrode, then forming a recess for a depression type transistor that is shallower than the recess, and then forming a gate electrode corresponding to the recess. A method of manufacturing a component integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098546A JPS60244075A (en) | 1984-05-18 | 1984-05-18 | Manufacture of e/d structure integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098546A JPS60244075A (en) | 1984-05-18 | 1984-05-18 | Manufacture of e/d structure integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244075A true JPS60244075A (en) | 1985-12-03 |
Family
ID=14222684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098546A Pending JPS60244075A (en) | 1984-05-18 | 1984-05-18 | Manufacture of e/d structure integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244075A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022640A (en) * | 1987-12-23 | 1990-01-08 | Internatl Standard Electric Corp | Self-aligning gate fet and its manufacture |
| JP2000277724A (en) * | 1999-03-26 | 2000-10-06 | Nagoya Kogyo Univ | Field-effect transistor and semiconductor device equipped with the same and manufacture of the same |
| JP2013106018A (en) * | 2011-11-17 | 2013-05-30 | Toyota Central R&D Labs Inc | Semiconductor device |
-
1984
- 1984-05-18 JP JP59098546A patent/JPS60244075A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022640A (en) * | 1987-12-23 | 1990-01-08 | Internatl Standard Electric Corp | Self-aligning gate fet and its manufacture |
| JP2000277724A (en) * | 1999-03-26 | 2000-10-06 | Nagoya Kogyo Univ | Field-effect transistor and semiconductor device equipped with the same and manufacture of the same |
| JP2013106018A (en) * | 2011-11-17 | 2013-05-30 | Toyota Central R&D Labs Inc | Semiconductor device |
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