JPS60244036A - Semiconductor device and manufacture thereof - Google Patents

Abstract

PURPOSE:To remove a parasitic effect and to accomplish a high speed bipolar IC by a method wherein the isolation between elements is completely accomplished by enveloping the bottom face and all side faces with an insulating film of semiconductor oxide film. CONSTITUTION:For example, a silicon etching is performed while a plasma discharge is being conducted using CF4 gas as an etchant, a recessed part having a steep side face is obtained on the main surface of a silicon substrate 1, and an oxide film 5 of 1,000Angstrom or above in thickness is formed on the inner surface of the recessed part. Then, the surface of the substrate 1 is exposed, silicon to be turned to semiconductor is epitaxially grown on the whole surface, an annealing is performed using a laser beam, and a single crystal silicon layer 6 which will be turned to a semiconductor layer is formed in the recessed part. Subsequently, a semiconductor element surrounded by an oxide film is obtained by selectively introducing impurities into the semiconductor layer 6 located inside the recessed part.

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置において半導体酸化膜を利用したア
イソレーション（素子間分離）技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to an isolation (separation between elements) technology using a semiconductor oxide film in a semiconductor device.

〔背景技術〕[Background technology]

ＩＣ，ＬＳＩのごとき一つの半導体基体上に板数の半導
体素子を有する半導体装置のアイソレーションにおいて
は、ｆｌｌｐｎ接合を利用する、（２）半導体酸化物な
どの絶縁物を利用する方法が従来より知られている。For the isolation of semiconductor devices such as ICs and LSIs, which have several semiconductor elements on one semiconductor substrate, there are conventionally known methods that utilize a fll pn junction and (2) utilize an insulator such as a semiconductor oxide. It is being

ｐｎ接合を利用するアイソレーションは基体表面に基体
の導電型と異なる導電型の領域を拡散等により形成する
ものであって、拡散深さが大きくなると横方向への拡が
りも大きくなり集積度が確保できないということがあり
、素子との間隔も寄生容量の発生をなくすために充分に
広くとらなければならない。又、素子の底面方向におい
ても寄生容量が生じるということがある。Isolation using a pn junction forms a region with a conductivity type different from that of the substrate on the surface of the substrate by diffusion, etc., and as the diffusion depth increases, the lateral spread also increases, ensuring the degree of integration. Therefore, the distance between the elements must be sufficiently wide to eliminate the generation of parasitic capacitance. Furthermore, parasitic capacitance may also occur in the direction of the bottom surface of the element.

一方、絶縁膜を利用するアイソレーションにはアイソプ
レーナ構造（電子材料１９７４年３月アイソブレーナ構
造による高密度メモリ、江崎城一部、ｐ６５〜６６）が
あり、主として素子の側面方向を分離する場合に用いら
れ、底面に対しての分離には依然としてｐｎ接合が用い
られているため寄生容量はさけられない。On the other hand, there is an isoplanar structure for isolation that uses an insulating film (Electronic Materials, March 1974, High-density memory using isoplanar structure, part of Ezaki Castle, p. 65-66), which is mainly used when isolating elements in the side direction. Since a pn junction is still used for isolation from the bottom surface, parasitic capacitance cannot be avoided.

ところでバイポーラＩＣ等において高速化を図るために
は寄生効果をなくすことが要件であり、前記のようなア
イソレーション構造では高速化に限界があることが発明
者の検討によりわかった。By the way, in order to increase the speed of bipolar ICs and the like, it is necessary to eliminate parasitic effects, and the inventor's studies have revealed that there is a limit to the speed increase with the above-mentioned isolation structure.

〔発明の目的〕[Purpose of the invention]

本発明の上記した問題にがんがみてなされたもので、そ
の目的とするところは寄生効果のない高速度のバイポー
ラＩＣに適合したアイソレーション構造を提供すること
にある。The present invention has been developed in view of the above-mentioned problems, and its purpose is to provide an isolation structure suitable for high-speed bipolar ICs without parasitic effects.

〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。[Summary of the Invention] A brief overview of typical inventions disclosed in this application is as follows.

すなわち、本発明は半導体製造のアイソレーション技術
に関し、半導体基体の一主面に選択エッチにより凹陥部
を形成し、この凹陥部の内面（底面及び側面）に酸化膜
を形成したのち、この凹陥部を埋め込むように半導体と
なるシリコンを堆積し、この凹陥部内に堆積された半導
体に対し、レーザ照射によるアニールを行うことによっ
て凹陥部内の半導体層を単結晶化し、このあと凹陥部内
の半導体層内に不純物の選択的導入を行って前記酸化膜
によって囲まれた半導体素子を得るものであって、これ
により寄生の接合容量をなくし、高速度のバイポーラＩ
Ｃを提供できるものである。That is, the present invention relates to isolation technology for semiconductor manufacturing, in which a recess is formed on one main surface of a semiconductor substrate by selective etching, an oxide film is formed on the inner surface (bottom and side surfaces) of the recess, and then the recess is removed. Silicon, which will become a semiconductor, is deposited so as to bury it, and the semiconductor layer deposited in the recess is annealed by laser irradiation to make the semiconductor layer in the recess into a single crystal. A semiconductor element surrounded by the oxide film is obtained by selectively introducing impurities, thereby eliminating parasitic junction capacitance and realizing high-speed bipolar I.
C.

〔実施例〕〔Example〕

第１図乃至第１２図は本発明の一東施例を示すものであ
って、一つの半導体基体に酸化膜を利用したアイソレー
ションにより互いに電気的に分離された半導体素子を形
成する場合の製造プロセスの工程断面図である。1 to 12 show an embodiment of the present invention, which is a manufacturing method in which semiconductor elements electrically isolated from each other by isolation using an oxide film are formed on one semiconductor substrate. FIG. 3 is a cross-sectional view of the process.

以下、各工程に従って詳述する。Each step will be explained in detail below.

（１）第１図に示すように基体となるシリコン単結晶板
（ウェハ）１の主面上に表面酸化による薄い熱酸化膜（
Ｓｉｎ、膜）２及び窒化膜（ＳｊｌＮ４膜）３を生成す
る。(1) As shown in Figure 1, a thin thermal oxide film (
A Sin, film) 2 and a nitride film (SjlN4 film) 3 are generated.

（２）上記酸化膜２及び窒化膜３の一部を除去し、残っ
た部分のこれら被膜をエツチングマスクにしてシリコン
基体のドライエツチングを行い、第２図に示すようにＵ
形の凹陥部をあける。このドライエッチは、例えばプラ
ズマ放電中にＣＦ、ガスをエッチャントとしてシリコン
エッチを行うことにより急峻な側面をもつ凹陥部が得ら
れる。このようなドライエッチ以外に、シリコン結晶面
の結晶方位を選びアルカリエッチ液を用いる異方性エッ
チを採用してもよい。また、リアクティブイオンエツチ
ング（ＲＩＥ）の如き異方性ドライエツチングを用いて
もよい。(2) Part of the oxide film 2 and nitride film 3 is removed, and the remaining film is used as an etching mask to dry-etch the silicon substrate.
Open the concave part of the shape. In this dry etching, silicon is etched using CF or gas as an etchant during plasma discharge, for example, to obtain a recessed portion with steep sides. In addition to such dry etching, anisotropic etching may be employed in which the crystal orientation of the silicon crystal plane is selected and an alkaline etchant is used. Alternatively, anisotropic dry etching such as reactive ion etching (RIE) may be used.

（３：　熱酸化を行うことにより凹陥部内面（底面及び
側面）に第３図に示すように膜厚１０００Ａ程度又はそ
れ以上の厚さの酸化膜５を形成する。(3: By performing thermal oxidation, an oxide film 5 having a thickness of about 1000 Å or more is formed on the inner surface (bottom and side surfaces) of the recess as shown in FIG.

（４１凹陥部以外の基板表面の酸化膜２及び窒化膜３を
第４図に示すよ５にエッチ除去し、シリコン基板１の表
面を露出させる。(As shown in FIG. 4, the oxide film 2 and nitride film 3 on the substrate surface other than the concave portion 41 are removed by etching to expose the surface of the silicon substrate 1.

（５）選択的エピタキシャル成長、すなわち、第５図に
示すように全面に半導体となるシリコンをエピタキシャ
ル成長させるとともにレーザを使用したアニールを行う
ことにより、凹陥部内に半導体層となる単結晶シリコン
層６を形成する。このシリコン層６にはリン等のドナ不
純物をドープすることによりｎ−側シリコン層として形
成する。(5) Selective epitaxial growth, that is, as shown in FIG. 5, by epitaxially growing silicon that will become a semiconductor on the entire surface and performing annealing using a laser, a single crystal silicon layer 6 that will become a semiconductor layer is formed in the recessed part. do. This silicon layer 6 is doped with a donor impurity such as phosphorus to form an n-side silicon layer.

（６）シリコン層６の表面を酸化及び窒化処理すること
により、第６図に示すように酸化膜７及び窒化膜８を形
成する。(6) By oxidizing and nitriding the surface of the silicon layer 6, an oxide film 7 and a nitride film 8 are formed as shown in FIG.

（７）凹陥部上の酸化膜７、窒化膜８の一部をホトエッ
チにより除去し、さらに凹陥部内のシリコン層６を第７
図に示すように取り除き、新たな凹陥部９をほろ。この
エツチングは、前述のＲＩＥを用いてもよく、ＲＩＥを
用いた場合は微細な凹陥部９が得られ、素子自体の微細
化も可能となる。(7) Parts of the oxide film 7 and nitride film 8 on the recessed portions are removed by photoetching, and the silicon layer 6 within the recessed portions is removed by a seventh layer.
Remove it as shown in the figure and dig out the new recessed part 9. This etching may be performed by using the above-mentioned RIE. When RIE is used, fine concave portions 9 can be obtained, and the element itself can also be miniaturized.

（８）上記凹陥部９を埋めるようにリン等をドープした
シリコンを堆積し、第８図に示すようにｎ＋型のポリシ
リコン層１０を形成する。このｎ＋型層はトランジスタ
のコレクタ取り出し部となる。これは不純物拡散又はイ
オン打込み技術でコレクタ取出し層を形成すると横方向
への拡散層の拡がりが素子の微細化にとって問題となる
ためであり、また、ポリシリコン層１０をｎ＋型として
いるため、低抵抗化をも計っている。(8) Silicon doped with phosphorus or the like is deposited so as to fill the recess 9 to form an n+ type polysilicon layer 10 as shown in FIG. This n+ type layer becomes the collector extraction portion of the transistor. This is because when the collector extraction layer is formed using impurity diffusion or ion implantation technology, the spread of the diffusion layer in the lateral direction becomes a problem for device miniaturization.Also, since the polysilicon layer 10 is of n+ type, the They are also trying to create resistance.

（９）上層のポリシリコン層を平坦化エッチにより除去
した後、表面酸化を行い、第９図に示すように上面を酸
化膜１１で覆うように形成する。(9) After removing the upper polysilicon layer by planarization etching, surface oxidation is performed to form an oxide film 11 covering the upper surface as shown in FIG.

０θ）ホトレジスト処理により、表面の酸化膜１１の一
部を選択的に除去し、ポロン等のアクセプタ不純物なｎ
−型層６内にイオン打込乃至拡散することにより、第１
０図に示すようにペースｐ型領域１２を形成する。0θ) By photoresist treatment, a part of the oxide film 11 on the surface is selectively removed, and acceptor impurities such as poron are removed.
- By implanting or diffusing ions into the mold layer 6, the first
A paste p-type region 12 is formed as shown in FIG.

旧）　ペース表面にできた酸化膜の一部をエッチし、ヒ
素等のドナ不純物をイオン打込み又はデポジットし、拡
散することにより、第１１図に示すようにエミッタｎ＋
型領域１３を形成する。Old) By etching a part of the oxide film formed on the surface of the paste, implanting or depositing donor impurities such as arsenic, and diffusing them, the emitter n+ is formed as shown in Figure 11.
A mold region 13 is formed.

＋＋２１　表面に新たに酸化膜、あるいはＰＳＧ（ＩＪ
ンシリケートガラス）膜を形成した後、コンタクトホト
エツチングを行い、アルミニウム蒸着、パターニング、
及びアニール工程を経ることにより、第１２図に示すよ
うに電極エミッタＥ、ペースＢ１コレクタＣを有するｎ
ｐｎ型トランジスタを完成する。++21 New oxide film or PSG (IJ) on the surface
After forming the (silicate glass) film, contact photoetching is performed, followed by aluminum evaporation, patterning,
and an annealing process, as shown in FIG.
Complete the pn type transistor.

〔効果〕〔effect〕

以上、実施例で述べた本発明によれば下記の効果が得ら
れる。According to the present invention described in the examples above, the following effects can be obtained.

（１）　素子は絶縁膜によって底面及び全側面が囲まれ
ることによって素子間のアイソレーションが完全にでき
る。このことにより、従来のｐｎ接合によるアイソレー
ションと異なって接合容−１ｆｔ（ＣＴＳ）による寄生
効果を全くなくすことができ、高速度のバイポーラＩＣ
を実現できる。(1) Since the bottom and all side surfaces of the elements are surrounded by an insulating film, complete isolation between the elements can be achieved. This makes it possible to completely eliminate parasitic effects due to junction capacitance of -1 ft (CTS), unlike conventional isolation using pn junctions, making it possible to use high-speed bipolar ICs.
can be realized.

（２）　熱酸化膜よりなるアイソレーション絶縁膜は薄
くてよいから、横方向にも縦方向にもアイソレーション
のためのスペースをとることが少なくてすみ、ＩＣの高
集積化ができる。(2) Since the isolation insulating film made of a thermal oxide film can be thin, less space is required for isolation both in the horizontal and vertical directions, and the IC can be highly integrated.

（３１選択的エピタキシャル技術を採用することにより
、底面及び側面を絶縁膜で囲まれた領域内に素子形成の
ための単結晶シリコン層を形成することができる。(By employing the 31 selective epitaxial technique, a single crystal silicon layer for forming elements can be formed in a region whose bottom and side surfaces are surrounded by an insulating film.

＋４１　素子形成領域の一部を多結晶シリコン層により
形成することにより、深い高濃度不純物拡散を行うこと
なくコレクタ取出し部を形成することができ、その際に
横方向の拡散を考慮しなくてもよいから、狭い領域内で
素子の形成が可能になる。+41 By forming a part of the element formation region with a polycrystalline silicon layer, the collector lead-out portion can be formed without performing deep, high-concentration impurity diffusion, and at that time, there is no need to consider lateral diffusion. This makes it possible to form elements within a narrow area.

（５）（４１より微細な半導体素子の形成が可能となる
。(5) (41) It becomes possible to form a finer semiconductor element.

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で柚々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the above Examples, and it is possible to make various changes without departing from the gist thereof. Not even.

たとえば、熱酸化膜により囲まれた凹陥部内に選択エピ
タキシャル成長によりｎ−型シリコン層を形成した後凹
陥部底部に高濃度のｓｂ（アンチモン）、Ａｓ（ヒ素）
などのドナ不純物を深くイオン打込みすることにより第
１３図に示すようにｎ＋型埋込層１４を形成する。この
ｎ＋型埋込層１４は多結晶シリコンよりなるｎ＋型コレ
クタ取出し部１０に接続されることによりｎｐｎ　）ラ
ンジスタのコレクタ抵抗を小さくすることができる。For example, after forming an n-type silicon layer by selective epitaxial growth in a recess surrounded by a thermal oxide film, a high concentration of sb (antimony) and As (arsenic) is applied to the bottom of the recess.
By deeply ion-implanting donor impurities such as, an n+ type buried layer 14 is formed as shown in FIG. By connecting this n+ type buried layer 14 to an n+ type collector extraction portion 10 made of polycrystalline silicon, the collector resistance of the npn transistor can be reduced.

熱酸化膜により囲まれたｎ−型シリコン層からなる領域
に第１４図に示すようにポリシリコンよりなるｎ＋型ベ
ース取出し部１５を形成しｎ−型層６表面にｐ型拡散に
よるコレクタ１６及びエミッタ１７を形成することによ
り、横形ｐｎｐ）ランジスタを素子として形成する。As shown in FIG. 14, an n+ type base extraction portion 15 made of polysilicon is formed in a region made of an n-type silicon layer surrounded by a thermal oxide film, and a collector 16 and a p-type diffusion are formed on the surface of the n-type layer 6. By forming the emitter 17, a lateral pnp) transistor is formed as the element.

〔利用分野〕[Application field]

本発明はバイポーラＩＣ全般に適用でき、特に高速度バ
イポーラＩＣに適用して最も有効である。The present invention can be applied to bipolar ICs in general, and is most effective when applied to high-speed bipolar ICs in particular.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明一実施例の工程断面図であり、基板の断
面図、 第２図は同じく凹陥部の状態を示す断面図、第３図は同
じく凹陥部内を酸化した状態を示す断面図、 第４図は同じく基板表面を露出した状態を示す断面図、 第５図は同じく凹陥部をうめた状態を示す断面図、 第６図は同じく基板表面を平坦化した状態を示す断面図
、 第７図は同じくエツチングした状態を示す断面図、 第８図は同じくポリシリコンを形成した状態を示す断面
図、 第９図は同じく基板表面に酸化膜を形成した状態を示す
断面図、 第１０図は同じくベース拡散した状態を示す断面図、 第１１図は同じくエミ’）夕拡散した状態を示す断面図
、 第１２図は同じく電極を形成した状態を示す断面図、 第１３図は本発明の他の一実施例の半導体装置を示す断
面図、 第１４図は本発明のさらに他の一実施例の半導体装置を
示す断面図である。 １・・・半導体基板（シリコン）、２・・・熱酸化膜、
３・・・窒化膜、４・・凹陥部、５・・・熱酸化膜、６
・・・半導体層（ｎ−型シリコン）、７・・・酸化膜、
８・・・窒化膜、９・・・凹陥部、１０・・・多結晶シ
リコン（コレクタｎ＋型層）、１１・・・酸化膜、１２
・・・ｐ型層（ペース）、１３・・・ｎ＋型層（エミッ
タ）、１４・・・ｎ＋型埋込層、１５・・・多結晶シリ
コン（ベースｎ＋型層）、１６・・・コレフタル型層、
１７・・・エミッタｐ型層。 第　１０　図 第１１図 第　１２ｐ ノ２　、　、／　。　／６−−　’ｔ”　ｙ　。　４１
１開日ａ６０−２４４（１３６（６）第１３図 Ｃ岬計眠りFIG. 1 is a cross-sectional view of the process according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view of the substrate, FIG. 2 is a cross-sectional view showing the state of the recess, and FIG. 3 is a cross-sectional view of the inside of the recess being oxidized. , FIG. 4 is a sectional view similarly showing the state where the substrate surface is exposed, FIG. 5 is a sectional view similarly showing the state where the recessed part is filled, and FIG. 6 is a sectional view similarly showing the state where the substrate surface is flattened. FIG. 7 is a cross-sectional view showing the etched state, FIG. 8 is a cross-sectional view showing the same state in which polysilicon is formed, FIG. 9 is a cross-sectional view showing the same state in which an oxide film is formed on the substrate surface, and FIG. Figure 11 is a cross-sectional view showing a state in which the base is diffused, Figure 11 is a cross-sectional view in which the emitter is diffused, Figure 12 is a cross-sectional view showing the state in which electrodes are formed, and Figure 13 is a cross-sectional view of the present invention. 14 is a sectional view showing a semiconductor device according to still another embodiment of the present invention. FIG. 1... Semiconductor substrate (silicon), 2... Thermal oxide film,
3... Nitride film, 4... Concave portion, 5... Thermal oxide film, 6
... Semiconductor layer (n-type silicon), 7... Oxide film,
8... Nitride film, 9... Concave portion, 10... Polycrystalline silicon (collector n+ type layer), 11... Oxide film, 12
...p type layer (pace), 13...n+ type layer (emitter), 14...n+ type buried layer, 15...polycrystalline silicon (base n+ type layer), 16...chorephthal mold layer,
17... Emitter p-type layer. Fig. 10 Fig. 11 Fig. 12 p No. 2, , /. /6--'t"y. 41
1 open day a60-244 (136 (6) Figure 13 C Misaki Kei Nemuri

Claims (1)

【特許請求の範囲】 １、半導体単結晶基体と、上記単結晶基体主面に形成さ
れた複数の半導体素子と、各半導体素子の底面及び全側
面を完全に囲むように形成された半導体酸化物膜からな
るアイソレーション部を含むことを特徴とする半導体装
置。 ２、上記半導体素子はトランジスタ素子であって、その
コレクタ部は上記単結晶基体の一部に埋め込まれた多結
晶半導体層からなる特許請求の範囲第１項記載の半導体
装置。 ３、半導体基体の一主面に選択エッチにより複数の凹陥
部をあける工程、上記複数の凹陥部の底面及び側面に半
導体酸化膜を形成する工程、上記酸化膜の形成された凹
陥部を埋めるように半導体を堆積する工程、凹陥部内の
上記半導体を単結晶化し半導体層を得る工程、上記凹陥
部内の単結晶化された半導体層表面に不純物を選択的に
導入することにより半導体素子を形成する工程からなる
半導体装置の製造方法。[Claims] 1. A semiconductor single crystal substrate, a plurality of semiconductor elements formed on the main surface of the single crystal substrate, and a semiconductor oxide formed so as to completely surround the bottom and all side surfaces of each semiconductor element. A semiconductor device comprising an isolation section made of a film. 2. The semiconductor device according to claim 1, wherein the semiconductor element is a transistor element, the collector portion of which comprises a polycrystalline semiconductor layer embedded in a portion of the single crystal substrate. 3. A step of forming a plurality of recesses by selective etching on one main surface of a semiconductor substrate, a step of forming a semiconductor oxide film on the bottom and side surfaces of the plurality of recesses, and a step of filling the recesses on which the oxide film is formed. a step of depositing a semiconductor on the recess, a step of monocrystalizing the semiconductor within the recess to obtain a semiconductor layer, a step of forming a semiconductor element by selectively introducing impurities into the surface of the single crystallized semiconductor layer within the recess. A method for manufacturing a semiconductor device comprising: