JPS60243717A - 電圧レギユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は電子装置、特に基準電圧発生装置とその応用並
びに絶縁ゲート型電界効果トランジスタとその製造方法
に関する。 各種の半導体電子回路において、基準となる電圧を発生
させるには電圧の次元を持った物理量を利用することが
必須の条件である。これまで、その物理量としてはもっ
ばらＰＮ接合ダイオードの順方向電圧降下ｖ２や逆方向
降伏電圧（ツェナ電圧）ｖ２並びに絶縁ゲートａ電界効
果トランジスタ（ＩＧＦＥＴ、ＭＯＳＦＥＴで代表され
ることが多い）のしきい値電圧ｖｔｈ等が利用されてい
る。 これらの物理量は絶対的な電圧値を示すものでなく、そ
の電圧値はさまざまなファクターによっ。 て変動を受ける。従って、これらの物理量を各種電子回
路の基準電圧発生装置として利用するためＫは、得られ
る電圧値の変動要素と許容できる変動幅に注意を払わな
ければならない。 まず、これら物理量の温度特性について言えば、上記ｖ
２やｖｔｈは通常２〜３ｍＶ／Ｃ程度の温度依存性を持
っており、この温度変化に伴なう基準電圧の温度変化は
用途によっては実用を断念せざるを得ない程の大きさ及
ぶ。 例えば公称１．５Ｖの酸化銀電池を使用する電子時計に
おいて、電池の電圧の下がったことを警告する目的で作
られるノッテリー・チェッカーを実現しようとすれば、
１．４■程度を境（検出レベル）として電池電圧の高低
を判断する必要がある。 ・　これを０．６■程度のＭＯＳＦＥＴのしぎ゛島値電
圧ｖｔｈ又は、ダイオードの順方向降下電圧ｖ２を利用
して構成しようとすれば、１．４■を目標とした検出レ
ベルは ＝４．６７〜７．０　（ｍＶ／　Ｃ） の温度依存性を持ち、実用動作温度範囲をＯＣ〜５０Ｇ
と狭＜見積−＞でも、１．２３Ｖ　〜１．５７Ｖと大き
く変動すること釦なり、実用的なバッテリーチェッカー
とはなり得ない。 次に、これら物理量の製造バラツキ忙つい

【は、ＭＯＳ
ＦＥＴのしきい値電圧Ｖｔｈは±０．２Ｖ程度度のバラ
ツキがあり、このバラツキは温度変化よりも大きくなる
。従って、上述のバッテリ・チェッカをＶｔｈ　を利用
してＩＣ（集積回路）化した場合基準電圧補正のための
外部部品と接続ピン（端子）のみならず、ＩＣ製造後の
調整の手間が必要となる。 また半導体ＲＡＭ等、ＭＯ８ＦＥＴ集積回路において、
基板（パック・ゲート）Ｋ逆バイアス電圧を印加して、
ＦＥＴのしきい値電圧を制御したい場合、温度依存性お
よび製造バラツキに依存しない基準電圧源が必要であり
、しかも集積化が可能であることが必要であるが、上述
の■、やｖｔｈでは同様な理由で採用が難しい。また、
ツェナ電圧ｖ２は低い電圧では３■程度が限度であり、
３Ｖ以下の低電圧範囲で使用する基準電圧としては不適
当であり、又、ツェナ電圧及びダイオードの順方向降下
電圧を基準電圧として使用するのＫは、数ｍＡ〜数十ｍ
Ａ程度の電流を流す必要があり、低消費電力化という点
でも不適当である。 以上の説明から明らかなようにｖｔｈ　＝　Ｖ　Ｆおよ
びｖ２を利用した従来の基準電圧発生装置は、温度特性
１Ｍ造バラツキ、消費電力および電圧レベル等を考えれ
ば、必ずしもあらゆる用途に適合するものではな（、極
めて厳しい特性が要求される用途に対しては実用化や量
窒化を断念せねばならなくなるケースがしばしばであっ
た。 本発明者らは、以上のような検討から従来の基準電圧発
生回路の改良には物理的忙限界があると知り、新しい考
え、発想を持った基準電圧発生装置の研究、開発に踏み
切った。 なお、電圧調整回路としては、例えば特開昭４８　６３
２５７　ｐ公報に示されているものが公知である。 本発明の目的は従来にはみられない全く新しい考えに基
ずいた基準電圧発生回路を提供し、電子回路の設計、量
産化を容易にすることにある。 本発明の他の目的は温度変化の小さい基準電圧発生装置
を提供することである。 本発明の他の目的は得られる電圧値の変動が製造条件の
変動に対して小さい、例えばロフト間の製造バラツキ（
偏差）が小さい基準電圧発生装置を提供することである
。 以下余白 本発明の他の目的は製造後の調整が不要な程に製造バラ
ツキを小さくできる集積回路化された基準電圧発生装置
を提供することである。 本発明の他の目的は目標仕様に対して大きい余裕度を持
って製造することが可能な基準電圧発生装置を含む集積
回路化された電子回路装置を提供することである。 本発明の他の目的は製造歩留りの高い基準電圧発生装置
を含む集積回路化された電子回路装置を提供することで
ある。 本発明の他の目的はＩＧＦＥＴ集積回路に適した基準電
圧発生装置を提供することである。 本発明の更に他の目的は消費電力の少ない基準電圧発生
装置および電圧比較器を提供することである。 本発明の他の目的は精度の優れた低電圧（１，１Ｖ以下
）を得ることができる基準電圧発生装置を提供すること
である。 本発明の他の目的は比較的低い電圧（約１〜３■）の電
源、例えば１．５■の酸化銀電池や１．３ｖの水銀電池
に適合する基準電圧発生装置を提供することである。 本発明の他の目的は半導体集積回路に適合する基準電圧
発生装置を提供することである。 本発明の他の目的は高精度の電圧比較器、安定化電源装
置、定電流回路、バッテリ・チェッカを提供することで
ある。 本発明の他の目的は高精度のバッテリ拳チェッカを内蔵
した、外部端子数の少ない電子時計用半導体集積回路装
置を提供することである。 本発明の他の目的はバック・バイアスの印加さ・れたＩ
ＧＦＥＴのしきい値電圧を製造バラツキや温度変化に依
存しないほば一定の電圧に維持でき、もって製造歩留り
を向上できるＩＧＦＥＴ集積回路を提供することである
。 本発明の他の目的は相補型絶縁ゲート電界効果トランジ
スタ集積回路（０ＭＯ８ＩＣ）やＮチャンネルＭＯ８Ｉ
ＣやＰチャンネルＭＯ８ＩＣとコンパチブルな基準電圧
発生装置とその製造方法を提供することである。 本発明は半導体や金属の物性の原点にたちかえり、特に
エネルギーギャップ８ｇ１仕事関数φ、フ出ルミ準位Ｅ
ｆＩｌｐＫ着眼して成されたものである。 即ち、半導体がエネルギー・ギャップ１１ｇ、ドナー、
アクセプタおよび７土ルミ準位等の各種準位を持つこと
は周知であるが、これら半導体の物性、特にエネルギー
・ギャップＥｇやフェルミ準位Ｅ（Ｋ着目した基準電圧
発生装置は、半導体が発見されて以来広範囲の分野に目
覚ましい発展を遂げた現在に至るまで、いまだ例をみな
い。 結果論でｉｔ５と、本発明者らはこのエネルギー・ギ；
ツブＥ　、仕事関数φ、フェルミ準位Ｅ。 等を基準電圧源に利用することを考え、その実現に成功
した。エネルギー・ギャップＥｇ、）ｉルミ準位Ｅ、等
を基準電圧源に使用すること自体は決して難しい理論で
はなく、その結果はたやす（理解、納得できるところで
あろう。しかしながら、もはや浅い歴史ではな（なった
この半導体工業の分野において、半導体物性の原点にた
ちかえり、本発明者らがもたらした前人未到と信じられ
るこの成功例は独創的かつ一１期的なものであり、今後
の電子回路や半導体工業の一層の発展に大きく寄与でき
るものと期待される。 本発明の一実施例によれば、シリコン・ゲート電極の導
電型が異なる２つのＩＧＦＥＴがシリコン争モノリシッ
ク半導体集積回路チップ内に作られる。これらのＦＥＴ
はゲート電極の導電型を除いてほぼ同じ条件で製造され
るので、両者のｖｔｈの差はほばＰ型シリコン、Ｎ型シ
リコン、ｉ型（真性半導体）シリコンのフェルミ準位の
差に等しくなる。Ｐ型、Ｎ型ゲート電極には飽和濃度付
近にそれぞれの不純物がドープされ、この差はシリコン
のエネルギｍ−ギャップＥｇ（約１．１Ｖ）もしくはＥ
　／２（０，５５Ｖ）に捻ぼ等しくなり、これが基準電
圧源として利用される。 このような構成に基ずく基準電圧発生装置は温度依存性
が小さくまた製造偏差も小さいので、各種電子回路の基
準電圧発生装置として利用され得る。 本発明および本発明の更に他の目的は図面を参照した以
下の説明から一層明白忙理解されるであろう。 半導体の結晶構造から始まり、半導体のエネルギー・バ
ンドおよびドナーとアクセプタ不純物が半導体にもたら
す現象などへと展開していく半導体の物性論は数多くの
文献で説明されている。 組成の異なる半導体がそれぞれ固有のエネルギー・ギャ
ップＥｇを有し、ｅＶで表わされるエネルギー・ギャッ
プＥｇが電圧の次元を持っていることは言うまでもなく
周知である。しかしながら、前述したように半導体が固
有のエネルギー・ギャップＥｇを持ち、この温度依存性
が小さいことに着目し、これを基準電圧源として利用し
た例はいまだ例をみない。 本実施例はこのような半導体物性の基礎から出発して成
されたものであるので、本発明の詳細な説明はまずは半
導体の物性を引き合い忙して本発明の原理的なところか
ら始める。なお、半導体の物性については、多くの文献
でかなり丁寧に説明されているので、以下その文献の一
つであるＳ・Ｍ−８ＺＥ著、＠ｐｈｙｓｉｃｓ　ｏｆ　
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ”、１９６
９年Ｊ’ｏｈｎ　Ｗｉ　ｌｅｙ　＆Ｓ　ｏｎｓ社発行、
特ＫＣｈａｐｔｅｒ　２　”Ｐｈｙｓｉｃｓ　ａｎｄＰ
ｒｏｐｅｒｔｉｅｓｏｆ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
ｓ　−Ａ　Ｒｅｓｕｍｅ　”　１１頁ゝ６５頁の助けを
借りて簡単に説明する。 エネルギー・ギャップＥｇの応用 半導体の組成物としてはさまざまなものがあるが、その
うち現在工業的に利用されている半導体として代表的な
のがゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）の非化合
物半導体とガリュウム・ひ素（ＧａＡｓ）化合物半導体
である。これらのエネルギー・ギャップＥｇと温度との
関係は前述の著書２４頁で説明されており、これを第１
図に再掲する。 第１図から理解されるよう罠、Ｇｅ、ＳｉおよびＧ　ａ
　Ａ　ｓのＥｇは常温（３００°Ｋ）で、それぞれ、０
．８０（ｅＶ）、１．１２（ｅＶ）および１．４３（ｅ
Ｖ）である。またその温度依存性は、それぞれ、０．３
９（ｍｅＶ／”Ｋ）、０．２４　（ｍｅＶ／　’Ｋ　）
および０．４３　（ｍｅｎ／”Ｋ）である。従って、こ
れらのエネルギー−ギャップＥｇに相当する或いはそれ
に近い値の電圧を取り出すことによって、前述したＰＮ
ｍ合ダイオードの順方向電圧降下Ｖ。 やＩＧＦＥＴのしきい値電圧Ｖｔｈが持つ温度依存性よ
り１桁も小さい温度依存性を持つ基準電圧発生装置が得
られる。さらに、得られる電圧は半導体固有のエネルギ
ー・ギャップＥｇで決まり、例えばＳｉでは常温で約１
．１２（Ｖ）と他の要因とはほぼ無関係に定められ、製
造条件等のバ５　ツＩＣ左右されＫくい基準電圧を得る
ことが可能である。 では、この半導体のエネルギー・ギャップＥｇに相当す
る電圧はいかなる原理に基すいて取り出すことができる
か、その−例を説明する。 半導体にドナーおよびアクセプター不純物をドープした
場合のエネルギー準位の状態はよく知ら・れている。な
かでも本発明で注目したところは。 Ｎ型およびＰ型半導体のフェルミ・エネルギーの位置す
るところが、真性半導体のフェルミ・エネルギー準位Ｅ
ｌを基準にして、それぞれ伝導帯および価電子帯に向け
て２分されるという物性である。そして、アクセプター
およびドナー不純物の濃度が高ければ高い程、真性半導
体のフェルミ準位Ｅ１から一層離れる傾向で、Ｐ型半導
体のフェルミ準位Ｂｆ、は価電子帯の最上限準位Ｅｖに
近づき、Ｎ型半導体のフェルミ準位Ｅｆｎは伝導帯の最
下限準位Ｅｅに近づき、両フヱルミ準位の差Ｃ′Ｂｆｎ
７Ｅｆ、　）をとれば、これは半導体の持つエネルギー
・ギャップＢｇにより近づくことになり、その温度依存
性もエネルギー・ギャップＥｇのそれに近くなる。また
、Ｐ型半導体と真性半導体、およびＮ型半導体と真性半
Ｎｐ体のフェルミ単位の差（Ｅｆｎ−Ｅｉ　）、（Ｅｉ
−Ｅｆ、）についても同様であるが、この場合絶対値は
Ｅｇ／２に近づく。以下真性半導体との差についてはＰ
型とＮ型の差の半分になるということで、説明を省略す
る。詳しくは後述するが不純物濃度が高ければ高い程（
Ｅｆｎ−Ｅｆｐ）の温度依存性は小さくなり、飽和濃度
にできるだけ近い濃度にすることが好ましい。 フェルミ準位Ｅｆｎ　、Ｅｆｐはドナーおよびアクセプ
ター不純物の濃度だけでな（、ドナーおよびアクセプタ
ー準位ＢｄおよびＥ、にも関係し、この準位Ｅ　ｄｅ　
Ｅ　＠は不純物材料によって異なる。準位ＥｄおよびＥ
、がそれぞれ伝導帯および価電子帯に近い程、フェルミ
準位Ｅｆｄおよび”ｆａもそれぞれに近づく。言い換え
れば、ドナーおよびアクセプターの不純物準位Ｅｄ、Ｅ
１が浅い程、フェルミ準位の差（Ｅｆｎ”−Ｅｆｐ　）
は半導体のエネルギー・ギャップＥｇに近（なる。 ドナーおよびアクセプターの不純物準位１ｄ。 Ｅｆが真性半導体のフェルミ・レベルＥｌに近い程、す
なわち深い程フェルミ準位の差（Ｅｆｎ−Ｅ４ｐ）は半
導体のエネルギー・ギャップＥ、からより離れる。しか
しながら、このことは必ずしも温度依存性が悪くなるこ
とを意味しているのではなく、フェルミ準位の差（Ｅｆ
ｎ−Ｅｆｐ　）の絶対値が小さくなることを意味してい
る。従って、７工ルξ準位の差（ｌ１２ｆｎ−Ｂｆｐ）
や仕事関数の差は。 半導体材料および不純物材料等の材料固有のものであり
、別の見方をすれば半導体のエネルギー・ギャップＥ５
とカテゴリを異にした、ギャップＥ。 と並ぶ基準電圧源と成り得る。すなわち、フェルミ準位
の差（Ｅｆｎ−１ｊｐ）は、それ自体で、ＰＮ接合の順
方向電圧降下ｖＦやＩＧＦＥＴのしきい値電圧Ｖｔｈよ
りも温度依存性が小さく、また製造バラツキに左右され
にくい基準電圧源となり得、浅いドナーおよびアクセプ
タ準位ｇｄ、ｇｆを示す不純物材料を使用して７工ルミ
準位の差（”ｆｎ−Ｅｆ、）を取り出すことが、半導体
のエネルギー・ギャップＥ、にほば近い値の電圧を取り
出す一つの方法となり得る訳である。一方、得られる電
圧値の設定に関して言えば、半導体のエネルギー・ギャ
ップに相当するだけの比較的大きい基準電圧を得ること
を目的とする場合には、浅い準位を示す不純物を使用し
、比較的小さい基準電圧を得ることを目的とする場合に
は深い準位を示す不純物を使用すれば良い。 フェルミ準位Ｂｆとドナー準位Ｅｄ、アクセプタ準位Ｅ
ｅ、ドナー濃度Ｎｄ、アクセプタ濃度Ｎ＆および温度Ｔ
との関係については第２図および第３図を参照して更に
詳しく説明するが、それに先立ち、Ｇｏ、ＳｌおよびＧ
ａＡｓ牛導体に対して各不純物がどのような単位を示す
かを理解し、本発明ではそれらの不純物をいかに利用す
るかを理解するために、前述の文献第３０頁のデータを
第４図として再掲し、説明を加える。 第３図（ａ）　、　（ｂ）および（ｃ）は、それぞれ、
Ｇ　ｅ　＋ＳｌおよびＧａＡｓに対する各種不純物のエ
ネルギー分布を示す図であり、各図における数字は、破
線で表わされたギャップの中心Ｅｌから上側に位置する
準位については伝導帯の最下限準位Ｅ０からのエネルギ
ー差（Ｅｃ−１４）を示し、下側に位置する準位につい
ては価電子帯の最上限準位ＦＳｖからのエネルギー差（
Ｅ、−Ｅｖ）を示し、その単位はいずれも（ｅＶ）であ
る。 従って、同図において小さい数値で示された不純物材料
はその単位が伝導帯の最下限準位Ｅｃ若しくは価電子帯
の最上限準位Ｅｖに近いことを表わしており、エネルギ
ー・ギャップＥｇに近い電圧を得る不純物としてふされ
しい。例えば現在量もひんばんに使用されているＳｔに
対しては、Ｌｉ、Ｓｂ、Ｐ、ＡｓおよびＢｉのドナー不
純物およびＢ、ＡＪおよびＧａのアクセプター不純物の
示す準位差１ｃｍＥｄ）、（Ｅａ−Ｅｖ）が最も小さく
、それぞれの単位差はいずれもＳｉのエネルギー・ギャ
ップＥｇの約６％以下である。 これらの不純物を使用したＮ型ＳｉおよびＰ型８１のフ
ェルミ単位の差（Ｅｆｄ−Ｅｆａ）は、０６Ｋから、の
温度変化を無視すれば、Ｓｌのエネルギー・ギャップＥ
　の約９４％〜９７％となり、はぼＥｇに等しい値とな
る。また、上記不純物の次に小さい準位差（Ｅｃ−Ｅｄ
）、（Ｅ、−Ｅｖ）を示すドナー不純物はＳ（Ｅｇの約
１６％）で、アクセプター不純物はＩｎ（Ｅｇの約１４
％）であり、各不純物を使用したＮｕｓｔおよびＰ型Ｓ
ｌのフェルミ単位の差（Ｅｔｄ−”ｆ６）はθ°Ｋにお
いて約０．８５１ｇとなり、Ｓｌのエネルギー・ギャッ
プＥｇとのずれは約１５％にも及び、上述の、不純物忙
対してずれは極端に開くことが判る。 従って、Ｓｉのエネルギー・ギャップＥｇＫはば等しい
電圧を得るためのＰ型およびＮ型Ｓ１の不純物材料とし
ては、Ｌｌ、８ｂ、Ｐ’、ＡｎｌおよびＢｉのグループ
から選択された１つのドナー不純物およびＢ、ＡＪおよ
びＧａのグループから選択された１つのアクセプター不
純物が好適であり、その他の不純物はＳｌのエネルギー
・ギヤ°ツブＥｇよりかなり小さい電圧を得る目的に好
適であろう。 次に、フェルミ準位の差ＣＥｆｎ−Ｅｆｐ）ｌＩＣつい
て、第２図を参照して物性的な説明をする。第２図は半
導体のエネルギー準位を示す図であり、同図（ａ）およ
び（ｂ）はそれぞれＮ型半導体のエネルギー準位モデル
とその温度特性を示し、同図（ｃ）および（（至）はそ
れぞれＰ型半導体のエネルギー準位モデルとその温度特
性を示している。 半導体中のキャリアはドナーの不純物Ｎｄのうち、イオ
ン化して生じた電子ｎｄと価電子帯より励起された電子
及びホールのベアーである。不純物Ｎｄが十分大きい時
は励起された電子及びホールのペアーが無視でき、伝導
電子の数ｎはｎ＋ｎｄ　・・・（１） となる。ｎｄはドナー準位にトラップされる確率から、
またｎは、伝導帯に存在する電子数からめられ、各々 となる。ここで、 ｈ；ブランク定数、ｒｒＬ”；電子の有効質量これより
、 となり。 となる。 ここで、７エルミ・準位は、ＥｃＫ接近した位置にある
場合を相定しているから（５）式の第一項は無視できて となる。 この式の示すところは温度が低い時はもちろん、に位置
し、温度の依存性は、Ｅｃの温度特性にけぼ尋しくなる
。 以下余白 但し、温度が十分高くなった場合には、価電子帯から励
起された電子とホールのペアーから多数となり、不純物
の影響は少なくなり、７エルミ・単位は真性半導体の準
位Ｅｉに近ずく。以上の関係を示したものが、第２図伽
）である。 第２図（Ｃ）のようなアクセプター不純物だけを含んだ
Ｐ型半導体の場合も全く同様で、低温の時及び、アクセ
プター不純物濃度が大きい場合には、フェルミ準位は、
低電子帯の上端とアクセプター準位の中間Ｉｔぼ位置し
ｉ度が高くなると真性半導体のフェルミｓ単位に近づい
ていく。 この関係を示したものが第２図（ｄ）である。 ７工ルミ準位Ｅｆの温度特性と不純物濃度との関係−具
体例 ７工ルミ準位Ｅｆｐ　＊　Ｅｆｎの温度依存性と不純物
濃度との関係について物性的な駅間をしたが、次に、現
在最も多く実用されているＳｉ半導体を具体例として、
前述の著書３７頁のデータを参考にして、実用化する際
のフェルミ準位の差（Ｅｆｎ−Ｅ（ｐ）とその温度依存
性について説明する。 第３図にそのデータを再掲する。 通常のＳｉ半導体集積回路製造プロセスにおいて不純物
材料としてはもっばらボロンＢ、リンＰが使用され、そ
の不純物濃度の高いところで社−１０”　（ａｔｏｍｓ
　／ａａりであるが、不純物濃度ヲソれより２桁低い１
０　”　（ａｔｏｍｓ／ｃｍりとしても、第３図から読
み取れるように、Ｎ型半導体とＰ型半導体のフェルミ・
準位の差（Ｅｆｎ−Ｅｆｉ文、３００°Ｋｋおいて０．
５−（−０，５）−１，０（ｅＶ）であり、同温度での
エネルギーギャップＥ　ｇ　＝　１．１　ｅ　Ｖ　Ｋ比
較的近い値となる。温度に対する変化は２００°ＩＣか
ら４００°Ｋ（−７０Ｃ〜１３（１）の範囲で、約１．
０４（ｅＶ）から０．８６（ｅＶ）の変化で、変化率は
、０．９　（ｍＶ／Ｃ）である。これは先に述べたＩＧ
ＦＥＴのしきい値電圧Ｖｔｈ及び、ダイオードの順方向
降下電圧ＶＦの温度に対する変化率が２〜３　ｍ　Ｖ　
／　Ｃであるのに対し約１／３の小さい値である。 不純物濃度がｌＱ１’ｃｍ−８以上であればシリコン管
エネルギーギャップ（Ｅ　ｇ　）　Ｓ　ｉ−１，１（Ｖ
　）にほぼ等しくなり、温度の変化率は約０．２ｍＶ／
ｌ：’となり、十分小さいイ直となる。 従って、不純物濃度は約Ｉ　Ｑ　ｌ　＠　Ｃ講−１以上
であれば少くとも従来より１／２〜１／３に小さくされ
た温度依存性を得ることができ、更に好ましくはｌ　Ｑ
　１０　ｅｅｌ−”以上（約ｌ／１０に改善）、更に最
も好ましくは飽和濃度である。 ７工ルミ準位の差の取り出し原理と実例では、このフェ
ルミ準位の差（Ｂｆｎ−Ｅｆ、　）　。 （Ｅ（ｎ−Ｊ）、（Ｅｉ　”ｆｐ）に相当する電圧はい
かなる原理に基すいて取り出すことができるのか、その
−例は、同一半導体基体表面に形成された導電型の異な
る半導体グー）１１Ｔ、極を有する２つのＭＯＳＦＥＴ
のしきい値電圧Ｖｔｈの差を利用することである。以下
その具体例を説明する。 第５図は各ＦＥＴの概念的な断面構造を表わしたもので
ある。以後簡単のため、Ｐ十型半導体をゲート電極とし
たＭＯＳ）ランジスタをＰ＋ゲートＭＯＳ、Ｎ＋型半導
体をゲート電極としたＭＯＳトランジスタをＮ＋ゲグー
Ｍｏｓｔ型半導体なゲート電極としたＭＯＳトランジス
タなｉゲートＭＯ８と言うこととする。同図において左
半分はＰ＋、ｉおよびＮ＋ゲグーＰチャンネルＭＯ８）
ランジスタであり、右半分はＮ＋、ｉおよびＰ＋ゲート
ＮチャンネルＭＯＳ）ランジスタである。 第５図のＭＯＳＦＥＴ（Ｑａ　）〜（Ｑｓ）。 （Ｑ４　）〜（Ｑ６）の相互のしきい値電圧の差は下表
のようになる。 表 ＱＩ　Ｑｔ　Ｑａ　Ｑ４　Ｑｓ　Ｑ＾ Ｑ、　０．５５１．１　−　−　− Ｑ、０．５５　０．５５　−　−　− Ｑ、１．１　０．５５　−　−　− Ｑａ　０．５５１．Ｉ Ｑ、−−−０，５５０，５５ Ｑ、、　−−−１，１０，５５ ｍ６図（ａ）　、　（ｂ）ないし諏１１図（ａ）　、　
Ｏ））は、実際に回路構造上使用される平面パターンと
平面パターンのＡ−Ａ部断面とを、Ｐ＋ゲート、ｉゲー
ト。 Ｎゲートの６ｐ−チャンネルおよびＮチャンネルＭＯＳ
）う／シスタを断面構造と介せて、表わしたものである
。 ′　上記各図において、ソースおよびドレインのＰ型領
域は多結晶Ｓｉをマスクとして、不純物の拡散によりて
形成される。Ｐ型不純物及びＮｌｌ不純物を選択拡散す
るためのマスクと上記ソースおよびドレイン領域とのマ
スク合せの余裕をとるためにゲート電極のソース及び、
ドレインに接した両端部には、Ｐ＋ゲートＭＯＳ、Ｎ＋
ゲグーＭＯ８の両者ともソース及びドレイン領域と同じ
不純物が拡散される。例えばＰチャンネルＭＯ８ではＰ
型不純物である硼素が拡散される。ゲート電極の中央に
は、Ｐ＋ゲートＭＯＳはｐＨ−不純物が、Ｎ＋ゲグーＭ
Ｏ８はＮ型不純物が拡散される。 上記第６図、第７図及び＃８図は各々ＰチャンネルのＰ
＋ゲート、ｉゲート、Ｎ＋ゲグーＭＯ８の平面図と断面
図を表わしており、第９図、第１０図及び、第１１図は
各々ＮチャンネルのＮ＋ゲグー、ｉゲートＮ＋グー）Ｍ
ＯＳの平面図と断面図第６図〜第１１図において、セル
フ書アラインのためにとったゲートのソース及びドレイ
ン領域と同じ不純物拡散領域が、マスクの合わせの誤差
により、製造時において、左右（ソース側あるいはドレ
イン１Ｉｌ）の一方に片寄ったととによるＭＯＳトラン
ジスタの実効的なチャンネル長のずれ（変化）が極力少
なくなるよ５に、ソース領域とドレイン領域の列を交互
に配置し、かつ全体的に左半分と右半分がチャンネル方
向に対して線対称となるよ５に配置される。従って、マ
スク合わせのチャンネル方向に対する（左右）のズレが
各列のＦＥＴの実効チャンネル長に変化を及ばしても、
並列に接続された各列のＰ＋グー）ＭＯ８！ゲートグー
８．及びＮ＋ゲグーＭＯＳの平均的な実効チャンネル長
は、全体的にズレが相殺されほぼ一定となる。 第１２図は、通常のシリコングー）０ＭＯ８製造プロセ
スにおいて、いかｋしてＰ＋グー）ＭＯＳ及びＮ＋ゲグ
ーＭＯ８が構成されるかを示したものである。 ＠１２図（ａ）において、１０１は比抵抗１Ω備〜８Ω
ｅｌＲのＮ型シリコン半導体で、その上に熱酸化させ、
ホトエツチング技術により、選択的に拡散のための窓を
あける。Ｐ型不純物となるボロンを５０ＫｅＶ　〜２０
０ＫｅＶ　のエネルギーでＩＯ”−１０”ｃ＋ａ−”程
度の量でイオン打込みを行い、その後８時〜２０時間程
度熱拡散してＮチャンネルＭＯＳ）ランシスタの基板で
あるＰ−ウェル１０３を形成する。 同図Φ）において、熱酸化１１Ｅ１０２を除去し、熱酸
化１１［１０４をＩ　Ａｍ〜２Ａｍ＠、形成しＭＯＳト
ランジスタのソース、ドレインおよびゲートとなる領域
をエツチングにより除去する。その後３００する。その
上に多結晶５ｉ１０６を２０００Ａ〜６０００λ程成長
させ、ＭＯＳ）ランシスタのゲート部を残してエツチン
グにより除去する。 ａ　ＩＱ　（ｅ）　ｋおいて一恒相Ｊ！４により酸化膜
１０７を形成し、Ｐ型不純物を拡散する領域をホトエツ
チング技術により除去する。その後、１０１０〜１０！
ＩＣ１１１程の高濃度のＰ型不純物となるボロンを拡散
し、ＰチャンネルＭＯ８）ランシスターのソース、ドレ
イン領域１０８を形成し、同時にＰ型半導体のゲート電
極を形成する。 同図輔）において、先と同様４Ｃ気相成長により酸化！
１０９を形成し、Ｎ型不純物を拡散する領域をホトエツ
チング技術により除去する。その抜、ｌ　Ｑ　１６〜ｌ
　Ｑ　”　Ｃ１１−”程度の高濃度のＮＪｊ不純物とな
るリンを拡散し、ＮチャンネルＭＯＳ）９ンジスターの
ソース、ドレイン領域１１０を形成し、同時ＩＣＮＩＩ
半導体のゲート電極を形成する。 次に、酸化膜１０９を除去し、気相成長により４０００
Ａ〜８０００Ａ１！度の酸化膜を形成し、電極取り出し
部をホトエツチング技術により除去する。その後、金属
（人１）を蒸着し、ホト・エツチング技術により電極配
線部分を形成する。 次に、気相成長忙より１μｍ〜２μｍの酸化膜で覆う。 ここで、第１２図（ｄ）においてＱＩ＝Ｑ４は一般のＣ
ＭＯＳインバータを構成するＭＯＳであり、Ｑ、、Ｑ、
は基準電圧発生のためのＰ＋ゲート。 Ｎ＋ゲグーＭＯ８である。 第１３図（ａ）ないしけ）は、Ｐチャンネル型のＰ＋グ
ー）ＭＯＳとｉゲートＭＯ８の製造プロセスにおける断
面を示している。この例では同図（Ｃ）までは＃１１２
図（Ｃ）までと同じであるが、同図−）にお（。 てＭＯ３ＦＥＴＱｚのゲート上の酸化膜１０９６を除去
しないでＮ型不純物を拡散する。 ＃！１４図ム）ないし０）はＮチャンネル屋のＰ＋ゲー
トＭＯＳとＮ＋ゲグーＭＯ８の製造プロセスにおける断
面を示している。 第１５図（ａ）ないし０）はＮチャンネル型のＮ＋ター
トＭＯ３ｓｉゲートＭＯ８の製造プロセスにふける断面
を示している。 次忙、ゲート電極として半導体を用いたＭＯＳトランジ
スタのしきい値電圧について、第１６図に従って説明す
る。まずＰ＋グー）ＭＯＳの場倉につい【は、雛１６図
（Ｓ）のエネルギーバンド図よｑ ＱＶＧ＋ｑ１８ＦＰ　＋−＋ｑＸ−ｑＶｏ　＋ｑφｓｒ
ｆＱ 十ｑＸ＋−一−ｑφＢ φＳ であることが示される。 但しここで　Ｖ６　Ｉ半導体基板とゲート電極（Ｐ士卒
導体）との電位差 Ｘ　１１！子親和力ｔ　Ｅｇ　Ｉエネルギーギャップ φｓ　ｔＮＮ生学導体基板表面ポテ ンシャル φＦｐ　ｌ真性半導体の７エルミ・ポ テンシャルを基準としたＰ 型半導体の７エルミ・ボテ ノーシー中ダレ Ｌｔ− φＦ　＋真性半導体のフェルミ・ボテ ンシャルを基準としたＮ微生 導体基板のフェルミ・ポテン シャシ ｑ　蓼電子の単位電荷 ｖｏ　蓼絶縁物に加わる電位差 Ｅｃ　を伝導帯のエネルギー単位の下 限 Ｅｖ　＃価電子帯のエネルギー準位の 上限 Ｅｉ　ｌ真性半導体のフェルミ・単位 （７）式において、ゲート電極の仕事関数をポテンシャ
ルで表わして軸、十とし、又半導体の仕事関数を同様に
φｓｉとすると Ｑ であるから、 Ｖｏ−−ＶＧ＋φＭ−φ８！−φＳ　・・・・・・・・
・・・・・・・・・・四となる。 また第１６図か）の電荷の関係より −ＣＯＸ−Ｍｅ　＋Ｑｇａ＋Ｑｉ＋ＱＢ　−０・””０
０である。ここで Ｃ０Ｘ５単位面積当り、絶縁物の容 量 Ｑｓｓｌ＃！１級物中の固定電荷 ＱＢ　を半導体基板中不純物のイオ ン化による固定電荷 Ｑｉ　＋チャンネルとして形成され たキャリア ｏｎ　、　ａ］）より −ＣＯＸ（−ＶＧ十φＭＦ十−φ８−φｓｒｆ　）・・
・・・・ａ２＋Ｑｇｓ＋Ｑ４＋Ｑｉ＋−０・・・・・・
・・・・・・・・・・・・０となる。 チャンネルＱｉができるときのゲート電圧■。 が、しきい値電圧であるから、Ｐ　グー）ＭＯＳしきい
値電圧をＶｔｈｐ＋とすると この時φ、−２φｒである。 以下同様にして、Ｎ＋ゲグーＭＯＳ）ランシスタにおい
てはゲート電極の仕事関数φＭＮ＋のみの相違で ｑ である。従りてそのしきい値電圧ｖｔｈＮ＋はここでφ
、−２φ。 となる。 これよりＰ＋ゲグーＭＯ８とＮ＋ゲグーＭＯＢのしきい
値電圧の差ｖｔｈｐ”　−ｖｔｈＮ＋は、ｖｔｈｐ”　
’ｔｈＮ”−％ｐ十−φＭＮ４４４ＦＦ”−φｒＮ”　
……”°０ｅとなり、ゲート電極を構成している半導体
の７エルミーポテンシヤルの差になる。これは第１６図
においｔｌ″（ａ）　、　（ｃ）を比較して、同じ電荷
分布忙なる時のゲート電圧が、ゲート電極の仕事関数差
であり、フェルミ・準位の差になっていることで容易に
理解できる。 以上により、Ｐ＋ゲグーＭＯ８とＮ＋ゲグーＭＯ８のし
きい値電圧の差として、エネルギー、ギャップＥｇに＃
マげ等しい電圧を取り出すことができるということが分
ったが、その他の方法として、真性半導体をゲート電極
としたＭＯＳ（ｉゲート開Ｏ８と以下記す）のし唇い値
電圧とＰ＋ゲグーＭＯ８あるいはＮ＋ダグ−ＭＯＳのし
きい値電圧との差によっても、エネルギー・ギャップＥ
ｇの電圧を取り出すことができる、 ｉゲート開Ｏ８のしきい値電圧なりｔｈｉ　とすると、
真性半導体の７工ルミ単位は０であるから（真性半導体
のフェルミ準位を基漁としているため）１ゲー）ＭＯＳ
とＰ＋ゲグーＭＯ８′のしきい値電圧の差は １ｖｔｈｔ　Ｖｔｈｐ＋　ｌ−１０−φＦＰ＋　１　＋
　、　Ｅｇ　””””’Ｑ７）であり、ｉゲート開Ｏ８
とＮ＋ゲグーＭＯ８のしきい値電圧の差は １Ｖｉｈｉ−ｖｔｈＮ＋ｌ−１１１１１ＦＮ＋−０１Φ
−Ｅｇ・−−−−−−−−ａｍとなり、ちょうどエネル
ギーギャップＥｇの半分の電圧になることが容易に分る
。 このｉゲート開Ｏ８とＰ＋ゲートあるいはＮ＋ゲグーＭ
ＯＳのしきい値電圧の差によって得られる電圧は約０．
５５Ｖと低い基ｉ１１電圧源と適するとと、また後述す
るように０ＭＯ８の製造工程だけでなく、ゲート電極へ
の不純物のドープ工程は】回でできるのでシングル会チ
ャネルのＭＯＳの製造工程でも容易に高精度の基量電圧
源が得られるということで非常に有用である。 次にＮチャネンネルＭＯ８半導体集積回路でのプロセス
を第１７図（ａ）〜（ｅ）に示した断面を用いて説明す
る。 （１）比抵抗８〜２０Ωｃｍを有する半導体基板１０１
を用意し、この基板表面に厚さ１μｍの熱酸化膜１０３
を形成する。 ＋２）ＭＩＳＦＥＴが形成されるべき部分の半導体基板
表面を露出するために熱酸化膜を選択的にエツチングす
る。 （３）シかる後、露出した半導体基板表面に厚さ７５０
〜１００ＯＡのゲート酸化膜（ＳｉＯｙ　）１０３を形
成する（第１７図ａ） （４）多結晶シリコン層と直接コンタクトを取るべき部
分のゲート酸化膜１０３を選択的にエツチングし、ダイ
レクトコンタクト穴１０３ａを形成する。（第１７図ｂ
） （５）酸化膜１０２．ゲート酸化膜１０３．：ｌ／タク
ト穴１０３ａを有する半導体基板１０１主表面全体にシ
リコンなＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　
Ｄｅ−ｐｏｓｉｔｉｏｎ　）法によりデポジットし、厚
さ３０００〜５０００Ａの多結晶シリコン層を形成する
。 （６）多結晶シリコンＷ！１０４を選択的にエッチング
する。（第１７図Ｃ） （７）半導体基板１０１主表面全体にＣＶＤ法によ’）
ＣＶＤ−８ｉｆｔ膜を２０００〜３０００λの厚さにデ
ポジットする。 （８）メモリセル負荷抵抗等の高抵抗部分および、真性
準位ゲート部１０４ａの多結晶シリコン層上のみ上記Ｃ
Ｖ　Ｄ　−Ｓ　ｉｏｔ膜１０５大選択的に残す。 （第１７図ｄ） （９）多結晶シリコン層をマスクとして半導体基板１０
１内にリンを拡散し、不純物濃度１　Ｇ”ａｔｏｍ＠／
Ｃｌｌ”のソース領域およびドレイン領域１０６を形成
する。この時多結晶シリコン層内にも不純物が導入され
て、タート電極１０４ｂ、ダイレクトコンタクト１０４
ｃおよび多結晶シリコン配線部１０４ｄを形成する。（
第１７図ｄ） ０１　半導体基板１０１主表面全体Ｋ　Ｐ　Ｓ　Ｇ　（
Ｐｈｏｓｐｈ。 ５ｉｌｉｃａｔｅ　Ｇｌａｓｓ　）膜１０７を７０００
〜９０００Ａの厚さに形成する。 ａｌ）シかる後、Ａノを単導体基板１０１主表面に全面
蒸着し、厚さ３１１８のＡＩ膜１０８を形成する。 ０２１　上記ＡＢ膜を選択的にエツチングし、配線領域
１０８を形成する。（第１７図Ｃ） 以下Ｋｍ明する回路は上述したフェルミ準位の差（Ｅｒ
ｎ−Ｅｒｐ）　（Ｅｉｎ　”ｔ　）　ｅ　（Ｅｉ　Ｅｒ
ｐ　）を取り出すための一方法となり得るが、その他一
般的に、異なるＶｔｈを持っＦＥＴのＶｔｈの差に基ず
く電圧を基準電圧として利用する基準電圧発生装置とし
て応用できる。 第１８図伽）は、ＭＯＳ）ランシスタのしきい値電圧に
対応する電圧を発生する回路である。Ｔ、。 Ｔ、はドレインとゲートが共通に接続された、いわゆる
ＭＯＳダイオードを構成している。 工・は定電流源、ＴｓｔＴｔは異なるしきい値電圧ｖｔ
ｈｉ　ｌ　Ｖｔｈ２　とほば等しい相互コンダクタンス
βを持つＭＯＳＦＥＴであり、各々のドレイン電圧をＶ
Ｉ＝Ｖｔ　とすれば ＩＯ−一β（ｖ＋　Ｖｔｈｘ　）” Ｖ、　−ｖｔｈｌ　＋　Ａ／２Ｉ。／β　・・・・・・
・・・・・・・・・・・・（ＩυＶ、　−Ｖｌ）、２　
＋、Ｎ／２Ｉ。／β　・・・・・・・・・・・・・・・
・・・（１５１となり、ドレイン電圧の差をとれば、し
きい値電圧の差を取り出すことができる、 定電流源としては、十分大きな抵抗を使っても良（、特
性のそろったものであれば、拡散抵抗。 多結晶Ｓｉ抵抗、イオン打込みによって作られた抵抗、
ＭＯＳ）ランシスタによる抵抗を使用することができる
。 この回路で一例としてＴ、、Ｔ、として先に説ＩＭ　Ｌ
りＮ＋ゲグーＭＯＳ及びＰ＋ゲ−）ＭＯＳを使用すれば
、しきい値電圧の差とほぼ等しい値の、Ｎ型半導体とＰ
型半導体のフェルミ・電位の差（Ｅｆｎ−Ｅｆｐ　）を
取り出すことができる。 ［１９図および１１２０図は、異なるしきい値電圧な持
つＦＥＴをＭＯＳダイオード形弐に直列に接続して、し
きい値電圧の差を取り出す回路例である。Ｔ−１しきい
値電圧ｖｔｈｌ　ｅ　Ｔ！はし伊い値電圧ｖｔｔｌｚを
持りているとする。 抵抗Ｒ３がＴ１のインピーダンスに比較して十分大きく
、抵抗Ｒ８がＴ、のインピーダンスに比較して十分大き
い条件では ｖ、ｖ、　＋Ｖｔｈｌ　・・・・・・・・・・・・・・
・・・・＠Ｖ、　＋ｖｔｈｚ　・・・・・・・・・・・
・・・・・・・（財）ゆえに、ｖｔ　”Ｖｔｈｌ　−Ｖ
ｔｈ２　・・・・・・・・・川・・・・・・（至）とな
る。 第２１図６）は、容量の両端子にしきい値電圧に対応す
る電圧を加え、容量に保持された電圧を差電圧として取
り出すものである。第２１図伽）はその動作タイミング
を表わしたものである。クロックパルスφ、によりＴ、
、’ｒ６をオンさせて容量ＣＩＫＴ、、Ｔ、のしきい値
電圧Ｖｔｈｌ　＊　Ｖｔｈｚの差電圧をチャージする。 φ８が切れた後、クロックφ、によりＴ、をオンさせ％
Ｃ，のノード■を接地する。この時ｃＩＫはしきい値電
圧の差電圧が保持されているから、ノード■にはその電
位をそのままでる。後に述べるような電圧検出回路に使
用する場合には、この時のノード■の電位をそのまま基
準電圧として使用することもできる。が、より一般的な
形で使用できるためには、クロックφ、が入っている時
間内に／ロックφ３によってトランス・ミッションゲ−
１’ＴｅｅＴｙをオンさせて、容置：ｃ、にその電位を
とり込み、演算増幅器５の逆相入力（−）へ出力を全面
帰還した、いわゆるボルテージ・７オロワで受ければ、
その出力と１−て、十分内部インピーダンスの低い状態
で、Ｔｌ　ｔ　’ｒ、のしきい値雷、圧の差が基準電圧
として得られる。 第２２図は同様に容量Ｃ１をオ■団１した基型電圧発生
装置である。クロックφ、によりＴｓをオンさせる。こ
の時Ｔゆはり四ツクφ、によりオフ状態である。ノード
（りのｖ１１位はノード（５）の電位よりＴ、のしきい
値電圧■ｔｈ１だけ下がり、ノード■の電位はノード■
の電位よりＴ、のしきい値電圧Ｖｔｈ２だけ下がり、容
、ＩＩＣの両端には両者の差電圧がチャージされる。次
にφ１（（よりＴｓをオフし、φ！ＩＣよりＴ、をオン
させるとノード■忙しきい値電圧の差電圧が得られる。 第２３図は、肌２１図の回路で使用される演算増幅器を
示したものである。Ｔ、、Ｔ、は差動増幅回路を構成し
ている差動対であり、Ｔ、、Ｔ。 はその能動負荷である。Ｔ７は、Ｔ、、７４によるバイ
アス回路と共に定゛醒流回路を構成している。 Ｔｓ　、Ｔ、はＴｔを定電流源負荷とするレベル・変換
兼出力バッ７アー回路である。し１ではＣ−ＭＯＳでの
回路イ、〜成例を示したが、シングル・チャネルＭＯ８
でも構成できることは言うまでもない。 第２４図は、その差動部分のみを取り上げて一般的な演
算増幅器を概略的に表わしたものであるが、ここでＭＯ
Ｓ）ランシスタＴＩ　、Ｔｔは各々異なるしきい値笥、
圧ｖｔｈｌ　＝　Ｖｌｈｚを持っており、それ以外の特
性は等しいものとする。また入力側圧表われた（−）　
、　（＋）の記号は各々、出力に対して逆相、同相とな
ることを意味するものである。 Ｔ、の入力なＶ、、Ｔ、の入力を■、とすれば、Ｖ＋　
’ｔｈｌ　−ｖ、　−Ｖｔｈ２　ツ’！　’）Ｌ　Ｖｔ
　＝Ｖｔｂｔ　−Ｖｔｈｚ　”０＊′１°°０゛°”８
（ハ）の条件を境として一出力レベルが変化する。 ｌ算増ＷＡ器はしきい値電圧の４’、’４　’ｌ（！、
圧分の入力オフ−セットを持たせ、入力のいずれか一方
を接地あるいは、電源に接続すれば、このオフ−セット
電圧を基準電圧とするコンパレータとして動作させるこ
とができる。従って第２４図に示すようＫ。 （−）入力端子に出力を接続しく＋）入力端子を接地す
れば、出力ｏｕｔにはしきい値電圧の差が得られる。こ
の場合演′Ｘ増幅器の動作をさせるためには、Ｔｚはデ
グレクシｌン叱−ドであることが必要である。例えばＴ
、にＰ＋ゲグーＭＯＳ。 Ｔ、にＮ＋ダグ−ＭＯＳを使用する場合には、両方のＭ
Ｏ３ＦＥ’ｌ”のチャンネル部に同一の条件でイオン打
込みを行って、ディプレッジオン型とすれば良い。 第２５図は、第２４図における演算増幅器を使って、基
準電圧を任意に設定できるようＫしたものである、出力
を分圧手段Ｒｓ　、Ｉｔｓを通して（−）入力に帰還さ
せれば、その分圧比を「とすれば、出力電圧ｖｏは ｖｉｈｌ　Ｖｔｈ２ Ｖ、−−−□　・・・・・・・・・・・・・・・・・・
・・・罰となる。分圧手段Ｒｓ　＝　Ｒａは線形抵抗が
望ましいが、許容できる程度に十分に特性のそろった抵
抗であれば何でもよい。 第２４図、２５図の回路はディプレッジ９ン型ＭＯ８を
使用するのが前提であるのに対し、第２６図、第２７図
の回路はエンハンスメント１．ＭＯＳでも動作可能なよ
うにしたものである。もちろん、ディプレッジ日ン型で
あっても差しつかえない。 第２６図の例は、第２４図の例と同様出力を（ハ）入力
に直接帰還させたもので、出力■。は、電像電圧をｖＤ
Ｄとすれば　゛ ■。−ＶＤｎ　（Ｖｒｈｔ　”ｔｈｚ　）　・・・・・
・・・・・・・・・・（２）となる。第２４．２５図の
回路では差動対の少なく共一方をディプレジ目ン・モー
ドにする必要があり、ケースによっては製造工程数を増
やさなければならないことがあるが、Ｖｔｈの差電圧を
接地電位を基準にして取り出すことができるゎ逆に、第
２６．２７図の回路では得られる差電圧の基準が接地電
位でない方の電源電圧となるが、ＦＥＴの動作モードの
条件は特に付かない。 いずれの回路形式を採用するかはどの長短所を重くみる
かによって決めれば良い。 第２７図の例は第２５図の例と同様分圧手段Ｒ？、Ｒ＠
を通して出力を（−）入力に帰還させたもので、出力は Ｖｔｈｌ　Ｖｔｈ２ Ｖ、−Ｖ、Ｄ−□　・・・・・・・・・・・・・・・（
至）となる。 次に以上にのべた基準電圧発生装置の応用について、回
路、ＩＣチップの構造、等について説明する。 しきい値電圧の制御 ＭＯＳ集積回路において個所素子であるＭＯ８Ｆ　：Ｅ
　ＴノＬきい値電圧（Ｖｔｈ　）　ハ、ＬＳＩの特性を
決める重要なパラメータとなっている。このＶｔｈは、
製造プロセスによるバラツキ、ｉｉ度による変化が大館
く、Ｖｔｈの制御がＭＯＳＬＳＩ製造上の難点となって
いる。 一方第２８図に例として示す、ＭＯＳメモリにおいては
、基板にバイアス電圧をかけ、寄生容量を減少させてい
る。このバイアス電圧を得るために、基板バイアス発生
回路を用いている。基板バイアス発生回路は、第２９図
で示す構成となりている。従来の基板バイアス発生回路
は発振部および波形整形部のみからなり、Ｖｔｈによる
フィードバックがなされないのが一般的であった。この
ため、製造バラツキ、温度により発撮周波数、波形整形
能力の差が生じ、安定なバックバイアス電圧ＶＢＢを得
られず、Ｖｔｈの変動も大きいものであった。 本発明では、この基板バイアス発生回路に、前述したゲ
ート電極の仕事関数差を用いたコンパレーターな使用し
、Ｖｔｈを一定の宵、圧にコントロールする。 Ｖｔｈは、基板バイアスにより変化し、次の式で表わさ
れる。 Ｖｓｈ−Ｖｔｈ□＋Ｋ（２φ、＋ＩＶＢＢＩ−２φＦ）
ここでＶｔｂＯは、ＶＢＢ−ＯＶのｖｔｈ　、　Ｋは基
板効果定数、φ２はフェルミレベルを表わす７、このた
めＶｔｈは基板バイアスＶ０を変化させることｋよりコ
ン）０−ル可能であるｒ、第２９図忙おいて、発振回路
部は、リングオンレータを使用している。この発振回路
は他の発振回路としてもよい。波形整形部は２つのＭＯ
８ダイオードＱ１　。 Ｑ、およびコンデンサＣ１より成り、■■ｎの電荷をポ
ンプ作用によりＧＮＤ＃ｃ引き抜く作用をして〜・る。 このポンプ作用により％　ＶｌｌＢは負電圧に引かれて
いくがｌＶｍｉｌの最大電圧ｖ０つは、このポンプ作用
による引き抜き電圧と基板リーク電流の安定した点で決
定される。発振回路が動作しているかぎり、Ｖｌｌｍは
この安定点ＶｉｌＢＭ　”保たれるが、発振が停止する
と、基板リーク電流により、基板の電荷はリークしＧＮ
Ｄレベルに近づいていく。 ＶＢ’！ＩがＧＮＤレベルに近づくとＶｔｈは低下する
。 第２９図のコンパレータ部は、前述したゲート電極の仕
事関数差を利用したものであり、Ｎチャ図でＱ、は、真
性レベルゲートＭ　ＯＳ　、　ＱｔはＮグー）ＭＯＳを
用いている。またこれらはディプ部は一つの抵抗および
ＭＯ８ＦＥＴＱｓより成る。 ここで抵抗はポリシリデン抵抗拡散層抵抗、ＭＯ８抵抗
のいづれでもよいが、抵抗値は、ＱｓのＶｔｈが０，５
５Ｖとｔｔクタ時、出力が０Ｊ５Ｖとなるよう設定され
℃いる。今ＶＢＢがＧＮＤレベルに近＜ＱｓのＶｔｈが
０．５５Ｖ以下の時には、コンノ（レー）１％ＩＳ−入
力端子）ｔｏ、５５Ｖ以下となり、コンパレータの出力
は″１”　となり発振回路は動作を続けている。Ｖ□が
ＶＢＢＴｈｌに近づきＶｔｈが上昇し、０．５５Ｖを越
えるとコンパレータ出力は′θ′となり、発振は停止し
、ＶｌｌはリークによりＧＮＤレベルに近づく、すなわ
ち、フィードバックループが形成され、この基板バイア
ス発生回路によりＶｔｈがコントロールされる。コンパ
レート部で得られ、ＸＷＷＯ２５５Ｖは、エネルギーギ
ャップの−となるため、前述した通り温度、製造バラツ
キ、電源電圧に対し変化が少ないので、Ｖｔｈをきわめ
て精度よく制御することが可能となり、温度マージン製
造プロセスマージン、電源マージンの広いＭＯＳＬＳＩ
が得られる。また後述するよ５に、プロセス的にも第３
２図で示すメモリセルにおいて高抵抗Ｒを得るプロセス
と全く同一プロセスで真性レベルゲートＭＯ８を得るこ
とができるため、従来プロセスを用い容易に実現できる
一 レベルシフト回路 ＭＯＳＬＳＩにおいて電源として５ｖ電源を用い、入力
としてＴＴＬロジック回路からの信号を用いた場合、高
レベルとして２．ＯＶ、’低レベルとして０．８ｖの信
号となる。このＴＴＬ信号をＭＯＳレベルに変換する場
合には、従来入力部インバータのレシオをとり、ＭＯＳ
レベルへ変換していたが、Ｖｔｈバラツキ、温度変化に
より、入力レベルマージンが小さくなる問題がありた。 前述したゲート電極の仕事関数差を用いた基準電圧発生
回路を用〜・たＴＴＬ−＋ＭＯ８変換回路の例を示す。 第３２図ＩＣＭＯＳメモリのアドレス７７７７回路に本
方式を用いた具体例を示す。 ｖｒｅｆとして前述第２５図の回路により基準電圧１．
４ｖを発生する。アンプとして第ａａｉｉ＞の差動アン
プを用い入力のロジックＶＩＨヲ１．４Ｖとなる入カパ
ッファを作成する。本方法によりＴＴＬ→ＭＯ８変換回
路が得られる。 また他の方法としてアンプに、第２３図で示す路を用い
ｖｒｅｆすなわち第２４図■をＧＮＤ、■を入力として
もよい。この場合Ｔ、、Ｔ、はデプレッシ胛ンＩＩＭＯ
８を用いる。 、　論理Ｖｔｈ安定化回路 第３４図はインバータを始めとする論理回路の四ジッグ
スレッシ曹−ルドな使用電源電圧、ＭＯＳトランジスタ
のしきい値電圧、温度等の変化に対し、常に一定にしよ
うとするものである。 Ｑｓ　＝Ｑ＊　−Ｑｍで構成されるインバータ１゜Ｑ４
　、Ｑｓ　、Ｑｅで構成されるインバータ２は６各、四
シック・スレッシ曹−ルド制御用のＭＯ８Ｑｌ−Ｑ４を
持りている。 Ｑ、ｔＱｓ　、Ｑ、は先に述ぺたインバータ１゜インバ
ータ２と相似（ＭＯＳのパターンサイズ比が等しい）Ｋ
なるように構成されており、インバータとしての入力と
出力が結合されて、ちょうどロジック拳スレッシ讐−ル
ド電圧が得られるようになっている。 ＣＭＰｌは先に説明した基準電圧な差動回路のオフ書セ
ットとして有する比較回路である。ＣＭＰＩはこのロジ
ック・スレッシ層−ルドと自分の中に持クズいる基準電
圧とを比較し、両者の差がほぼＯとなるようＩＣＱ　ｑ
のゲート電圧を制御する。 つマリロジック・スレッシロールド〉蓄電電圧であれば
ＣＭＰｌの出力はハイ・レベルになりＱ。 の等価抵抗は大きくなり、ロジック・スレッシ嘗−ルド
を下げる方向に作用する。ロジック・スレッシ薦−ルド
＜ｉｓ電圧の場合にはこの逆となり、両者は等しいとこ
ろで平衡状態となる。 Ｑ、、Ｑ、のゲート電圧はＱ、のゲート電圧と共通であ
り、前者と後者は相似の関係にあるから。 これによりインバータ１．インバータ２のロジックＱス
レッシｌ−ルドは基ｆｐｋ電圧と等しくなり、非常に安
定なインバータ特性を有することＫなる。 始めに述べたように、これはインバータのみに必らず、
ナンド、ノア等の他の論理回路にも同様に適用できる。 ＣＭ　ＯＳ　１Ｎ成でなくとも、通常のシングル・チャ
ンネルのインバータ等の論理回路の場合にも、容Ｊ８に
適用できる。 これらの回路は、特に人カレベル、論理振巾の範囲が狭
い場合にも確実に信号をデジタル処理で′きる入力のイ
ンターフェース回路として有用であ・　るつ 電圧検出器 第３５図は、Ｖｔｈの差を利用した基準電圧発生装置か
らの基謳電圧を比較器の一人力に加え、他の一方の入力
に被検出電圧を加え、被検出電圧の基進箪圧に対する高
低が区別できるようにした電圧検出回路である。 第３６図の例は、Ｖｔｈの差を利用した基準電圧発生装
置からの基準電圧を比較器の一人力に加え、他の一方の
入力に被検出電圧を分圧手段Ｒｅ＝Ｒｔ・により分圧し
た電圧を加えた電圧検出回路である。 分圧比をｒ１基準電圧をｖｒｅｆ、検出レベルなＶ　と
すると ｅｎａｅ ｖｒｅｆ ｖｓｅｎｓｅ　−ｍ−・・−―−−今＠−１−・伽とな
り、分圧比「により検出レベルＶ　を任ｅｎｓｅ 意に設定できる。 第３７図の例は、Ｖｔｈの差に相当するオフ・セットを
持った演算増幅器を用いて、先に説明したようにオフ・
セット電圧を基準電圧として利用した電圧検出回路であ
る。またＲ、、、Ｒ，、は第３６図の例と同じ分圧手段
である。 第３６．３６．３７図の例において被検出電圧を電源電
圧とすればバッテリーを電源として使用するシステム化
おいては、バッテリーチェッカーとして利用で餘る。第
３７図の電圧検出回路を電子時計のバッテリ・チェッカ
ーに応用した具体例を＠４４図に示すが、詳しい説明は
後述する、第３８図の例は、安定化電＃回路に応用した
ものである。基準電圧発生回路は先に述べたいくつかの
方法で＃Ｉ成したものであり、Ｒ１１＋　１１４　によ
り安定化出力の一部と基準電圧とを比較し、一致するよ
うにＴ１・のゲート電圧を制御し、出力電圧を安定化す
る。演算増幅器は、その特性が許容される範囲で何を使
っても良い。 第３９図の例は第３８図の例でＴ、。にＭＯＳ）ランシ
スタを使用したのに代えてバイポーラ・トランジスタＴ
Ｒ，を使用したものである。 第４０図の例は第２４図の例で示したオフ・セット電圧
を持った演算増幅器を使用したものである。Ｔ、１は当
然ＭＯＳトランジスタであってもバイポーラトランジス
タであっても、接合型電界効果トランジスタであっても
良い。 定電流装置 第４１図の例は、Ｔ、　とＴ、のしきい値電圧の差によ
って決定される定電流回路である。 Ｔ、、Ｔ、は凹−の相互コンダクタンスβヲ持十分ｉ１
！ｌければ、＋１．のドレイン電圧（−ゲート電圧）ｖ
Ｉはｖｔｈ　＋とはは等しくなる、Ｔ、が飽和領域の時
は、Ｔ、に流れる電流工。 は となる。 第４２図の例は、Ｔｔｔに流れる電流Ｉによる電圧降下
工０ｕｌＲＨを＆＊１．圧Ｖｒｅｆと比ＭＬ、常ニ両者
が等しくなるように１１のゲート電圧を制御するように
した定電流回路である。 となる。 ここで基準電圧は、先の例にもあるように演算増幅器に
オフ・セットを持たせることによって得ても良い。 第４３ｒｇＪノ例は、ＴＳＩ　Ｉ　Ｔ％％を同一ノトラ
ンシスタとし、いわゆるカレント・ミラー回路を用いた
定電流回路である。 電子時開 ！４４図の例は、第３７図の例のバッテリ・チェッカー
を電子時計に応用した例である。 ＴＩ　ＨＴｌ　＋　Ｔ４１〜Ｔ４．およびＲ４１とＲ４
ｔは公称１．５ｖの水銀電池Ｅ１の電圧レベルをチェッ
クする回路を構成する。差動部のトランジスタ対をＰ＋
ゲート・Ｎチャンネル−ＭＯＳ、Ｎ＋ゲグー・Ｎチャン
ネル−ＭＯ８Ｔ、、Ｔ、で構成し、両者のしきい値電圧
が電子時計の動作電源範囲である１、０■〜１．５■以
内になるように、チャンネル部分にイオン打込みをはと
こしている。 基準電圧となるしきい値電圧の差は、シリコン牛導体の
場合は、約１．１■であり、バッテリーの電圧が下った
ことを検出するレベルを１．４■近辺−に合せるために
抵抗手段Ｒ，，Ｒ，の抵抗比で調整している。 このバッテリーチェッカーは、消費電流を実用上無視で
きる程度とするために１分局回路ＦＤよリタイミング回
路ＴＭを通して得られるりはツク信号φにより１間欠的
に動作する。 バッテリーチェッカーの出力はＮＡＮＤゲートグー、、
ＮＡ、で構成されたラッチによりスタティックに保持さ
れ、このラッチ回路出力の論理レベルにより、タイミン
グ回路ＴＭを制御し、それによってモー・夕の駆動出力
を変えて、指針の運針の方法を変えて、バッテリー電圧
の低下を光示する。バッテリー電圧の低下は指針の動き
を変えず、別に液晶や発光ダイオード等の電気元学的累
子を点滅させる等して表示することも可能である。 なお同図において、Ｏ２０はＣＭＯＳインバータで構成
され、ＩＣ外の部品水晶Ｘｔａ１及び容量Ｃ（１ｍ　Ｃ
Ｂを一緒に含む水晶発揚回路、ＷＳは七の発揚出力を正
弦波からく形波に変換する波形成形回路、ＣＭは秒針を
駆動するステップ・モータの励磁コイル、　Ｂ　Ｆ　＋
　−Ｂ　Ｆ　ｔはＣＭＯＳインバータで４１１成され励
磁コイルＣＭを１秒毎に極性を反転して駆動するための
バッフＴ−である。 ＩＣ内の全ての回路は公称１．５■の水銀電池Ｅｌで動
作する。またＴＭは分周ＤＯ＊ＦＤの複数の周波数の異
なる分局出力およびＮＡ、、ＮＡ。 で構成されたラッチの制御出力を入力として、任意の周
期およびパルス幅を持つパルスを発生するタイミングパ
ルス発生回路である。ＩＣは第６図に示ｊ３にゲートＣ
−Ｍ　０８プロセスで作られた指針式電子腕時計用モノ
リシックＳ過半導体チップである。 以上本発明について種々の実施例をもとに説明したが、
これに限定されず、ここに記載された技術思想はその他
色々な用途の電子機器に応用されるであろう。 次に本発明に係る基準電圧発生手段を電子装置の状態設
定回路、オートクリア回路等に応用した具体例につき説
明する。 第４５図は状態設定回路の一例を示す回路図であり、４
個のＭＯＳＦＥＴで構成されている。同図において、ａ
点、ｂ点の電位が０の場合、電源（−ＶＤＤ）投入時Ｍ
Ｏ８ＦＢＴＴ、、Ｔ、　はＮ−ＭＯＳＦＥＴであるので
共に”ＯＮ″状態となり、ａ点、ｂめけ電源の立下りと
同時に電源＠（−ＶＤＤ）に引っ張られる。この時Ｔ、
のＮ−ＭＯＳＦＥＴは牛導体のエネルギーバンド差を利
用したもので、七のＶｔｈＮがＭＯ８ＦＥＴＴ、のそれ
に比べ約３倍（１４Ｊ　Ｔ、Ｖｔｈ＝０．４５Ｖ、Ｔｐ
Ｖｔｈ−１，２５Ｖ）　トなっているので、電源の立下
りの途中で、ＭＯ８Ｆ　Ｅ　Ｔ　Ｔ　ｓは先Ｋ”　ＯＦ
Ｆ″となる。ＭＯ８ＦＥＴＴ、は引き続き”ＯＮ”状態
となっているため、ｂ点は−ＶＤＤ　ｐ　ａ点はＧＮＤ
の電位で安定となる。 又、電源（−ＹｏＤ）が切れた状態で、ａ点でＯＶ。 ｂ点でＩＶ位に電荷が残った場合においては、電Ｒｆ＞
立下り途中ＶＣおい’ＣＶＤＤ−ＭＯ８ＦＥＴＴｍの■
ｔ　ｈＮまではＴ、は′ＯＦＦ”状態となつ【おり、Ｍ
Ｏ８ＦＥＴＴ、　はＶＤＤ＝ＴＩＶｔｈＮでＯＮ”状態
となるため、初期伏動に８点がＯＶ、ｂ点がＩＶ（又は
Ｔ、のＶｔｈＮまで）位であっても、安定状態ではｂＡ
が■ＤＤ、ａ点がＯＶとなる。さらに本回路では全てＥ
−ＭＯＳＦＥＴで構成されているため安定状態での消費
ｗ、ｔＩＬは殆んど零である。 第４６ｆｉ４は従来提案されている状態設定回路の例を
示す回路図であり、同図において、ラッチ回路の安定度
を増すため、Ｔ、　ｆ＞ＮチャンネルＤ（デプリーシ曹
ン）−ＭＯＳＦＥＴが挿入されてイル。コｆ＞　Ｄ　−
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｋ　−１−’）　’１１１　ｋ
　（−ｖｏＤ）投入時、ａ点は必ず電源と同時に立下り
、又す点はＭＯ８ＦＥＴＴ４のＶｔｈまで１１Ｌ＃が立
下がらないと、”ＯＮ’Ｌないため安定状態ではｂ点が
ＶＤＤ　ｍ　ａ点がＯｖとなる。しかし本回路ではａ点
とＶＤＩ）との間にＤ−ＭＯＳＦＥＴを使用している１
こめ、次に何等かの形でａ点ＶＤＤ　＊　ｂ点０Ｖ（Ｒ
ＥＳＥＴ）状態になった時、Ｐ−ＭＯ８ＦＥＴＴ。 が”ＯＮ”となりＴ、とＴ、による直流バスが生じて消
費電流大となる。それに対して第４５図のような本発明
の状態設定回路では上記したように状態設定が確実にで
きると共に消費電流が極めて小さくてすむので有効な状
態設定回路を提供することができる。 次に本発明に係る電圧レギユレータ及びその応用例を説
明する。 −−、ｆｉ　−、−、−、、＝、、　−、、＊。 第４７図は本発明による電圧レギュレータであり、第４
８図はその特性図である。 第４７図の比較を電圧レギュレータは公知のそれと類似
の構成となっているが、１Ｍ、圧比較ｌ５ＣＰがプラス
・マイナス両入力端子からみて電圧レベルで非対称にな
りているところが通常の電圧比較器と異なっている。つ
まり、この電圧比較器はプラス・マイナス両入力の電圧
レベルが等しいときにはバランスせず、マイナス側の方
に所定の高い入力電圧（絶対値で）が印加されたときバ
ランスする。言い換えればこの電圧比較器はプラス・マ
イナスの入力レベルがバランス点に対し【オフセットを
持つ【いる。 このような電圧レギュレータによれば、入力電圧ＶＩｎ
が高い場合出力電圧Ｖ。ｕｔは基準電圧Ｖｒｅｆに依存
し’　Ｖｏｕｔ　−ＶＭｎ　ｌの差が大きくとられるが
、入力電圧■１ｎが低い場合は■。１は専らＶｉ。に依
在し、ｌ　ＶＭｎ　−Ｖ　ｏｕ　ｔ　’　の差は小さく
される。両者の習化点Ｐは、入力電圧ｖｉｎに関して言
えば、ｖｔｎ幽ｖ、の点に設定される（Ｖｔはレギュレ
ータ負荷／の最低動作電圧である）。 このように構成された電圧レギュレータによれば、負荷
Ｚは、入力電圧ｖＭｎが高いときは、最低動作電圧■、
よりも高いが入力電圧ｖ＋ｎよりも低い出力電圧Ｖ。ｕ
ｔで動作されるので、動作が保糺されつつその消費電力
が低減される。また入力電圧ｖｉｎが低いときは、負荷
ｌは入力電圧ｖＡｎとほば同じかそれより若干小さい出
力電圧Ｖ。ｕｌで動作させられるので、負荷／の入力電
圧ｖＫｎに対する最低動作電圧■１が保証され、高い入
力電圧Ｖｉ。 に対しては負荷／に合った電圧に出力電圧Ｖ。ｕｔを低
減しているので、この電圧レギュレータは負荷Ｚに対し
【低消費電力及び広範囲な入力電圧■ｉｎの幅を持たせ
ることができる、 このような効果を、オフセットを持たない電圧比較器レ
ギュレータに対比させて、第４８図のグラフを用いて詳
述する。 同図におい″Ｃ横軸は入力電圧Ｖｉｎ＆Ｍ軸は出力ｖｏ
ｕｔおよび基準電圧■ｒｅｆを示している。曲線ａはＶ
Ｕｎに等しいＶ。ｕｔを示しており、官い換えれば、１
１ｉｃＩＪ：、レギュレータを用いないで、入力電圧Ｖ
ｉｎで直接貴行／を動作させた場合の仮想曲線を示して
いる。 曲線Ｃは一般の基準電圧■ｒｅｆｒを示しており、通常
基準電圧発生回路Ｖ、ｅｆＧＥＮＦＥＴのしきい値電圧
Ｖｔｈ、電流増幅係数１３相互コンダクタンスｇｍ−＊
はＰＮ接合の順方向、逆方向電圧降下ｖｒ、■２、双極
トランジスタの電流増幅率ｈｆｅを利用しているため、
Ｖ、ｅ（ＧＥＮの出力可、圧”ｒｅｆはその１ｉｌｃ源
電圧Ｖｉｎに依存する（Ｖｒｅ［−ｆ　（Ｖｉｏ）　３
゜電圧比較回路ＣＰの基準電圧としてこのような基準電
圧■ｒｅｆ＋を使用し、また前述したようなオフセット
を比較回路ＣＰＫ持たせなかった場合、出力電圧■。ｕ
ｔは基準電圧■ｒｅｆ＊に等しくなり曲−〇に一致する
　そして、基準電圧■ｒｅｆｔは入力電圧ｖＡｎより高
くなることはないので、出力電圧Ｖｏｕｔはどの範囲に
おいても入力電圧Ｖ１ｎよりも低くなる。その結果、出
力電圧■。ｕｔが負荷／の＃低動作電圧Ｖ、に等しくな
るとき（点Ｒ）の入力電圧ＶＢｎｋ！Ｖｔ　（Ｖｙ　＞
Ｖｔ　）　トｆＬｋ。従ッ又。 負荷／かもみた入力電圧ｖｉｎの可能使用範囲はｌ　Ｖ
ｙ　−Ｖｌ　ｌに相当する電圧分だけ％損失が生ずるこ
とになる。 この損失を小さくするために、第４７図の電圧レギュレ
ータでは、マイナス入力がプラス入力よりもオフセット
電圧ΔＶｏ　（（７ｔｔ＋　＜なったとき平衡するよう
比較器ＣＰを構成する。 また基準電圧としては、仮想の基準電圧■ｒｅｆ＋より
も小さく類似特性をもつ：Ｍ準電圧Ｖｒｅｆｔ　（曲線
ｄ）を用い、目標通常入力電圧■、における実質的な比
較電圧（■ｒｅｆ２＋Δ■ｏｆｆ）が仮想の基珈電圧Ｖ
ｒｅｆｌに等しくなるよう、つまり目標動作点Ｓに一致
するようｖｒｅｆ２とΔ■。ｆｆ　の値を設定している
。 このような構成によれば、＊圧比較器ＣＰは。 ｖｏｕｔ　””　ｒｅ（ｚ＋Δ■ｏｆｆの条件で平衡し
、この平衡条件を満足する入力電圧Ｖ１ｎは、■ｉｎ全
Ｖ。ｕｔなので、■ｉｎ≧■ｒｅｆｓ＋Δ■。ｆｆのと
きだけとなる。 入力電圧ｖｉｎが（■ｒｅｆ２＋Δｖｏｆｆ）より小さ
い場合、出力電圧■ｉｎもそれより小さくなるので比較
器ＣＰは出力電圧Ｖ。ｕｔを高くしよ５と働くが。 この帰還制御は出力電圧Ｖ。ｕｔを入力電圧ＶｉｎＫ婢
しくしたところで制限されてしま５　（ｖｏｕｔ　６ｖ
ｆｆｉｎのため）。 従って出力電圧■ｏｕｔは■ｉ””ｒｅｆｔ＋Δｖｏｆ
ｆを変曲点（Ｐ）として、入力電圧ｖＩｎが変曲点Ｐよ
りも高いときはｖｒｅｆｌ＋Δｖｏｆｆ　Ｋ低減（制限
）され（曲縁ｂ＊　）、ｖｉｎがそれより低いときはは
ば入力電圧Ｖ＆ｎ（曲縁ａ！　）Ｋ＃Ｌ＜される。 そして、この変曲点Ｐが入力電圧Ｖｉｎ関して（横軸で
）Ｉ＆低動作電圧Ｖｔ（点Ｑ）と同じかまたは高ければ
前述した損失を避けることができる。 これは１曲＠ｂがΔ■。ｆｆ　Ｋよりて曲１１ｇと交差
点を持つからであり１曲ｉｄのように曲ｆｉａと交点を
持たない場合にはこのような効果は得られない。 なお、第４７図のＦＥＴはソース・フォロワーとして働
くもののデプレッシ冒ン・モードＮチャンネルＦＥＴで
あるので、■。ｕｔ　”　Ｖｉｎな可能とし、そのしき
い値電圧Ｖｔｈの損失がない。従り【、これは入力電圧
ｖｉｎが小さい場合に有効である。 しかしながら、このことはエンハンス・メントモードの
ソース・２ｔロワＦＥＴの使用を否定するものでなく、
入力電圧が太きく　Ｖｔｈ損失が重大な問題でなく【、
デプレッシ冒ン・モードＦＥＴ製造プロセスを採用する
ことが内離な場合極めて有効である。この場合、低い方
の出力電圧■。１（変化点Ｐより下）を決める曲ｈ　ａ
　ｔ　（Ｖ。ｕｔ−ｖｔｎ）はＶｔｈだけ下方の方ヘシ
フトする（■。ｕｔ−ｖｉｎ−ｖｔｈ　）だけであり、
出力電圧■。ｕｔ　に上述したような効果を持たせるこ
とが可能なことに変わりはない。 また、図中ＮチャンネルＦＥＴをＰチャンネルＦＥＴＫ
代えることもでき、この場合ＰチャンネルＦＥＴはソー
ス接地として働くので、上述したｖｔｈ１ｉＦ′）損失
ハナイ。 制御用のＦＥＴとしてソース接地、ソースフォロワのい
ずれを採用するかに本質的な差異はないが、ソース接地
にした場合はデプレッション・モードＦ　Ｅ　Ｔにする
ようなしきい値電圧Ｖｔｈ損失に対する特別な配慮は必
要でない。また、ソース・フォロワにした場合は、電圧
比ｔｙ＜の動作を側期的にサンプリングする必要がある
とき（例えば比較器ＣＰを低油Ｕ電力化のためにクロッ
ク・ドライブするとき）、このＦＥＴはポルチージ・フ
ォロワとして働くので便利である。つまりこのＦＥＴの
相互コンダクタンスｇｍが十分高ければ、出力電圧はゲ
ート電圧により一義的に決まるからである。 また制御用トランジスタとしてバイポーラ・トランジス
タを使用することも可能である。 オフセラ）Ｖ。ｆｆは入力電圧■ｉｎの関数になること
が必ずしも否定されることではないが、変曲点Ｐを設定
する上ではＶｉｎに対して一冗であることが望ましい。 また基準電圧■ｒｅｆ意　として、負荷／と同様な変動
要素を持つ基単電圧を使用すれは、負荷／の特性に応じ
た出力電圧■。ｕｉを得ることができるのでこれまた便
利である。その場合■ｒｅｆｇを負荷／を動作させる最
低の電圧の電圧に設定しておけば、Δｖｏｆｆを一定の
マージン手段として利用することができる。 オフセットΔｖｏｆｆを持たせる構成およびその応用回
路については後述するが、ここで出力電圧■ｏｕｔに変
曲点を持たせる他の方法を第４９図の回路図と＠５０閣
のグラフを用いて説明する。 以下の説明および第５０図のグラフでは電圧値は全【絶
対値にする。 第４９図においてＱＩｏｓはＮチャンネル・デプレッシ
ョン・モードＦＥＴかうなる制御用トランジスタである
ｏ　Ｑ＋ｏ＋とＱＩｏｔおよびＱ１１＋４　ｓ　ＱＩｏ
ｓはカレント・ミラー回路を構成しており、Ｑ、。、の
゛ドレイン電流とはば等しいドレイン電流がダイオード
接地されたＦ　Ｅ　Ｔ　Ｑ１０４とＱｒ　ｏｓに流れる
。ダイオード接続されたＰチャンネルＦＥＴＱＩ０４、
ＮチャンネルＦ　Ｅ　Ｔ　ＱＩｏｓのソース・ドレイン
間電圧降下ＶＯａは、高インピーダンス負荷Ｑ１０２、
ＱＩｏｓによってほぼそれぞれのしきい値電圧Ｖｔｈｐ
、■ｔｈｎとなる。 従って、比較器ＣＰのプラス・マイナス両入力端子にそ
れぞれ−Ｖｔｈｐ、（Ｖｉｎ　−■ｔｈｎ　）の電圧が
加わる（ｔＢ５０図曲線ｄ％ｂ）。 比較器ＣＰはオフセットを持たず、従っ【両入力が等し
いときバランスする。従って、その平衡条件Ｉｔ　（Ｖ
□ｕｔ　−Ｖｔｈｎ　）−■ｔｈｎ、すなわちｖ。ｕｔ
””’ｔｈｐ＋■ｔｈｎである。Ｖｉｎ会■。ｕｔの条
件より。 出力電圧Ｖ。ｕｔハ、ｖｉｎｌ！Ｔｈｖｔｈｐ＋■ｔｈ
ｎノトキ（ＶＨ，ｐ＋Ｖｔｈｎ）　Ｋ制限サレ、ｖｉｎ
妊ｖｔｈｐ”ＶｔｈｎのときほぼＶｆｆｉｎに等しくな
る。従って、負萄ｚか０ＭＯ８で構成されている場合、
その動作下限電圧は通常（Ｖｔｈ、＋Ｖｔｈｎ）　Ｋな
るので出方電圧ｖｏｕｔはそれを補償することができる
。 なお、ＭＯＳダイオード回路により【取り出されるしき
い値電圧は本来のしきい値電圧に近いが等しい訳でな（
、そのドレイン電流に追従する。 平衡点の出力電圧Ｖ。ｕｔは勿一本来の（ｖｔｈＤ＋ｖ
ｔｈｎ）　よりも大きめにした方が良く、そのためには
各ＭＯＳダイオードＱ１０４．　Ｑｌ１１！Ｉに流れる
電流を小さくするよ５　Ｆ　Ｅ　Ｔ　Ｑｚｏｓの相互コ
ンダクタンスを小さくしておけば良い。 また、ＭＯＳダイオードによりて取り出す近似のしきい
値電圧はドレイン電流が流れることか前提となるので、
六方電圧ｖｉｎが低くなっても、両方のダイオードに電
流が流れるよう回路を構成しなければならない。 次に第４９図の電圧レギュレータを電子時計忙応用した
例を第５１図を用いて説明する。 第５１図において、ＯＳＣは水晶発振器、ｗｓは正弦波
発振出力をく形波に変換する波形成形回路、ＦＤは分周
回路、ＴＭは分局出方から所定の周期、幅を持つパルス
を作るタイミング・パルス発生回路、ＬＦは低いレベル
の信号を高いレベルの信号に変換するレベルシフト回路
、ＢＣは電池寿命検出器、ＶＣは電圧比較器、ＶＲはそ
れを使用した電圧レギュレータ、Ｈはホールド回路、Ｄ
Ｔは発振状Ｎｌ４Ｉ／＊出器、ＬＭは秒針を駆動するス
テップ・モータの励磁；イルである。 検出器ＤＴは、ＯＳＣが発振したことを分周器ＦＤ、タ
イミング回路ＴＭを通して恢出し１発振した場合電圧レ
ギュレータＶＲを働かせて、発揚器ＯＳＣおよびＷＳ、
ＦＤ、ＴＭ等の動作電源電圧を１，５ｖから落とす。 Ｗ池Ｅを入れた瞬間、インバータｌ、の入カッ−）”ハ
放ｉＫ抵抗ＲＩ０４　Ｋ　ヨｖ　テ接地電位（ＭＷ”０
”）になっているのでＮチャンネル・ＦＥＴＱｔｏ＋　
ｔ’ＯＮ状態にし、レギュレータの出力を電池電圧の１
．５ＶＫｊる。コノときＱｔｏｓも０ＮｔＣｃｔｔ、Ｆ
ＥＴＱｔｏｔのゲート・ノードを充電してわく。これは
次にＦ　Ｅ　Ｔ　Ｑ、。、がＯＦＦにスイッチングした
瞬間、レギュレータ出力が落ち込むことがないよう、レ
ギュレータの負帰還ループを予め能動的にしておくため
である。 発振器が動作し始めたとき、他の論理回路は既に動作状
態に入っているため、タイミング回路ＴＭから検出器Ｄ
ＴにパルスφＢが供給される。排他的論理和回路ＥＸ、
はこのパルスφ８が出タコとを検出するもので、一方の
入力には他方に対してインバータＬ−Ｉｓ、ａ分回路Ｃ
ｌ０Ｉ　、１（１６１Ｋよって遅延されたパルスφＢが
印加される。従って、パルスφ８が出ると、ゲートＥＸ
、の出力には遅延時間に相当する幅のパルスが生じる。 このパルスはＦ　Ｅ　Ｔ　Ｑｕｓ　、インバータ１６、
コンデンサｃｈａｔから成る斃流回路で積分され、φＢ
が出始めてからしばら（経つとＮチャンネル、ＦＥＴＱ
ｙｏ＋、Ｑ、。、をＯＦＦにする。これＫよって、レギ
ュレータＶＲは自身の制御ループのみによって、所定の
出力電圧（１，５ｖ未満）を発生し、低消費電力に寄与
する。 以下、このレギュレータ、特に電圧比較器■ｃの動作を
説明する。この比較器ＶＣは第４７図の原理図と第４８
図の特性図で説明した比Ｖ器ＣＰと同様な動作をするの
で簡単な説明にとどめておく。 ＰチャンネルＭＯ８ＦＥＴＱｔ。８、Ｑ、。、はオフセ
ット電圧Ｖ。ｆｆｔ’得るために、Ｑ、。、のゲートは
第５図のＱ＋、第６図のようなＰｍにされ、Ｑ！。。 のゲートは菓５図のＱ２％第７図のようなＮ型にされる
。従って、Ｑ、。、のしきい値電圧ＶｔｈはＱ、。６　
より約０．５５Ｖ高（なり、これが前述した第２七ツト
電圧■。ｆｆ　となる。ＮチャンネルＦＥＴＱ２゜８　
とＰチャンネルＦＥＴＱ、。、は共にダイオード接続さ
れているので、比較器ｖｃのプラス入力であるＱ＊ｏｙ
　のゲートには両Ｖｔｈの和（Ｖｔｈい＋■ｔｈｎ）が
印加され、これが第４８図および第５０図の曲＃ｄＫ示
した■ｒｅｆ２の電圧となる。 従って、ａ圧しギエレータＶＲの出力電圧Ｖ。ｕ’ｔは
■。ｕｔ−ｖｔｈｐ＋■ｔｈｎ＋Δｖｏｆｆ（Ｖｉｎ会
■、ｈＸ）＋■ｔｈｎ＋ΔＶｏ　ｆ　ｆの場合）となる
。大刀電圧ｖＡｎが低いときは前述と同様■。ｕｔ＝Ｖ
ｉｎとなる。 この比較器は低消費電力化のためにタイミング信号φ、
によって動作時間が制限されている。勿論基単電圧Ｖｒ
ｅｆ！を得る回路もそうであり、そのため基準電圧Ｖｒ
ｅｆｔの電圧をホールドするようコンデンサＣＩ。４か
又Ｑ、。、のゲート電圧をホールドするようにコンデン
サｃ　ｔｏｗ　がゲート容量等の寄生容量とは別個に追
加されている。コンデンサ０１０ｍ　は帰還ループに幾
つかのＦＥＴが縦続接続されたことによりて位相回りが
住じ、それに起因する発振を防止するためのものである
。 バッテリ・チェッカーＢＣは第４４図とほば同様な構成
とな−）又いるのでその説明は省略する。 なお、ＩＣのａｌ力段テｊｌｉｌＬｆ）Ｊｊｉ　：ｆ　
４　／’　ノ駆ＩＡＪ器Ｉ　Ｈ。 工、は、駆動能力を大きくするため１．５ｖの電池を直
接電源にしている。 第５２図は本発明による電圧レギュレータＶＲとバッテ
リ・チェッカーＢｅをディジタル表示電子時計に応用し
た例を示している。 同図において、ＯＳＣ％ＷＳ、ＦＤは第５１図の例と同
様、１．５■より低い調整電圧を電源とし、またデフレ
ーダＤＣ時刻修正回路ＴＣのようなＩＣ内部の論理回路
も低い電圧を電源としている。 ＤＢは１．５■の電圧を３．Ｏｖに昇圧する信電圧回路
であり、この電圧は液晶表示装置ＤＰの駆動電圧として
使用される（駆動船は省略しである）、／Ｓはレベルシ
フト回路であり、電源電圧の高い回路へ低い信号レベル
を直流的に冒りｙＲ換して供給する。 このように、低い動作電圧で動作するＩＣ内部の通常の
論理回路は低い動作電沖で、ＩＣの入出力インターフェ
ースにおける高い動作電圧を必要とする表示駆動器等は
酔い動作電源を使用ｊると、低消費電力化や使用電源範
囲の拡張１１有効である。

【図面の簡単な説明】 館１図は（３ａＡｓ、　Ｓ　ｉおよびＧｅ半導体のエネ
ルギー・ギヤ・ノブＥ、とその温度依存性を示す図であ
る。ＩｔＥＳ２図は半導体のバンド構造と７工ルミ準位
Ｅ　（’に示Ｙｒｍ　’ｔ’、％す、Ｉｆｆ　ａＳ４（
４１、（ｂ））ｔ、　Ｎ警手導体の、同図（ｃ）　、　
（ｄ）はＰ型中導体の夫々バンド構造とフェルミ準位を
示す図である。鎖３図はＮ型及びＰ型Ｓｉのフェルミ準
位の、不純物濃度をパラメータにした温度特性を示す図
である。第４Ｅ（ａ）。 ｌｂ）および（ｃｌはそれぞれＧｅ、ＳｉおよびＧａ　
Ａ　ｓ半導体と各種のドナーおよびアクセグタ不純物が
持つエネルギー準位の分布を示す図である。 １８５図はＮ型およびＰＶ、牛４体のフェルミ準位の差
（Ｅｆｎ”−Ｅｆｐ）を取り出すために使用され得るＰ
＋ゲグーｇよびＮ＋ゲグーＭＯ８ＦＥＴの断面構造を概
略的に示し、左申分がＰチャンネルＦＥＴ、右手分がＮ
チャンネルＦＥＴを示している。 第６図（ａ）　、　（ｂ）は夫ｋｐ＋グートＰチャンネ
ｋＭ。 ５ＦＥＴの平面図と断面図を、第７ＦＡ（綽ｂ）は７１
ゲ一トＰチヤンネルＭＯ８ＦＥＴの平面１図と断面図を
、第８図（ａ）　、　（ｂ）はＮ＋ゲグーＰチ’ｒ７ネ
ルＭＯ８ＦＥＴの平面図と断面図を、第９　％（ａ）　
、　（ｂ）はＮ＋ゲグーＮチャンネルＭＯ８ＦＥＴの平
面図と断面図を、第１０図（ａ）　、　（ｂ）はｌゲー
トＮチャンネルＭＯ８ＦＥＴの平面図と断ｔｉｉ図を、
ｌｍ１１図（ａ）。 （ｂ）はＰ＋ゲグーＮチャンネルＭＯ８ＦＥＴの平面図
と断面図を示し【いる。 ＠１２図（ａ）〜（ｄ）、第１３図（ａ）〜（ｄ）、第
１４図（ａ）〜（ｄ）及び第１５図（ａ）〜（ｄｌは、
それぞれコンプリメンタリＭＯ８を一緒に製造する場合
の主要工程における断面図である。 第１６Ｔ７１４（ａ）　、　（ｂ）はそれぞれＰ１型牛
導体−絶縁物−Ｎ微生導体構造のエネルギー状態と電荷
の状態を示し、同図（ｃ）　、　（ｄ）はそれぞれＮ＋
型半導体−絶縁物−ＮＩＪ１半導体構造のエネルギー状
態と電荷の状態を示す図である。 第１７図（ａ）ないしくｅ）はＮチーｙ７ネルＭＯ８Ｆ
ＥＴの各製造工程における断面図である。 第１８図（ａ）　、　（ｂ）は夫々外なるしきい値電圧
Ｖｔｈを持つ２つのＦＥＴのＶｔｈの差を取り出すため
のＭ　ＯＳダイオード回路の咎性図とその回路を示す図
である。 第１９図及び第２０図は夫々Ｖｔｈの差を利用した基準
電圧発生回路の一例を示し、第２１図（ａ）は更に他の
基準電圧発生回路の一例を示し、同図（ｂｌは七のタイ
ミング信号波形を示−１−、第２２図乃至第２７ｖ４は
更に他の実施例にもとすく基準電圧発生回路を示す。 第２８図は半導体メモリのブロック図を示し、第２９図
は第２８図の基板バイアス発生回路の詳細な回路図を示
す。第３０図、第３１図、第３２１、第３３ｖ４はそれ
ぞれコンパレータ回路、メモリセル回路、アドレスバッ
ファ回路、差動アンプの回路図を示す。第３４図は論理
回路の回路図を示す。 第３５図〜第３７図は基線電圧発生回路を電圧検出回路
に応用した例を、第３８図〜第４０図は電圧レギユレー
タに応用した例を、第４１図〜第４３図は定電流回路に
応用した飼を、＠４４図は電子式腕時計用バッテリ・チ
ェッカーに応用した例を示している。 第４５図及び第４６図は夫々本発明及び従来の状態設定
回路の例を説明するための回路図である。 第４７図は本発明による電圧レギュレータの一例を説明
するための回路図であり、第４８図はその動作を説明す
るための電気的特性図である。 第４９図は本発明による電圧レギュレータの他の例を説
明するための回路図であり、第５０図はその動作を説明
するだめの電気的特性図である。 第５１図は本発明を電子時計に応用した例を説明するた
めの回路図であり、第５２図はディジタル表示電子時計
に応用した例を説明するための回路システム図である。 Ｔ・・・ＭＯ８ＦＥＴ％Ｒ・・・抵抗、Ｃ・・・コンデ
ンサ、Ｘｔａｌ・・・水晶振動子、Ｏ８Ｃ・・・水晶発
振回路、ＷＳ・・・正弦波−く形波変換波形成形回路、
ＦＤ・・・２進力ウンタ多段接続分周回路、ＴＭ・・・
タイミング回路、ＣＭ・・・秒針駆動用ステップモータ
の励磁コイ＃、ＢＦ・・・ＣＭの駆動用バッフブー、Ｎ
Ａ・・・ＮＡＮＤゲート、ＩＣ・・・モノリシックＳｉ
半導体集積回路チップ、φ・・・クロックパルス、Ｈｇ
・・・半導体のエネルギー・ギャップ、Ｅｖ・・・価電
子帯の最上限準位、ＰＪＣ・・・伝導帯の最下限準位、
Ｅｉ・・・真性半導体のフェルミ準位、　Ｅｆｎ＋　Ｅ
ｆｐ・・・Ｎ型、Ｐｖ半導体のフェルミ準位、Ｅｄ、Ｅ
ａ・・・ドナー、アクセプタ準位。 第　１　図 第　３　図 第　４　図 （ａ−） １７７’−Ｃｊｔ　ム＋　ｔ’ｔＭ算−””−ｆａ　％
（ＪＬｊ　ｃｗ第　１８　図 第１９１４　第２ｏａａ 第２１４ （ｂ） ■；；；→千竿戸さ尖兵ま二手 第２２図 第２４図 第２５図 第２６図 第２７図 第２８ｖＡ 第２９図 第３０図 第３１図 第３２図 に 第３３図　第３７図 第３４図 第３５図 第３６図 第３８図 第３９図 第４０図 第　４１　図 第４２図 第４３図 第　４６　図 第４５図 第４７図 第４８図 一 第５２図 手続補正書（方式） 発明の名称 電圧レギュレータ 補正をする者 事件との関係　特許出願人 名　称　ＣＳ＋Ｏ＋株式会＞１　日　立　製　作　所代
　理　人 補正の対象ｔ、Ａよｔ’（７）Ｂ　ｍ　（’）−ｆｘ　
ｍ　ｔ！ｌ］ｔｎヮ補正の内容 別紙の通り ゲート電極としたＭＯＳ）ランシスタをｉゲートＭＯ８
と言うこととする。同図において左半分はＰ＋、ｉおよ
びＮ＋ゲグーＰチャンネルＭｏｓトランジスタであり、
右半分はＮ＋、ｉおよびＰ＋ゲグーＮチャンネルＭＯ８
）ランシスタである。 第５図のＭ　ＯＳ　Ｆ　Ｅ　Ｔ’　（Ｑ＋　）〜（Ｑ８
）、（Ｑ４）〜（Ｑ＠）の相互のしきい値電圧の差は下
表のようになる。 表 第６図（ａ）　、　（ｂ）ないし第１１図（ａ）　、　
（ｂ）は、実際に回路構造上使用される平面パターンと
平面パターンのＡ−Ａ部断面とを、Ｐ＋ゲート、ｉゲー
ト。

Claims (1)

【特許請求の範囲】
1. 入力電極と第１と第２の出力電極を有する制御用素子と
   、反転および非反転入力と出力とを有する電圧比較器と
   、ドレインとゲートが直流結合された第１導電型の第１
   ＩＧＦＥＴと、ドレインとゲートが直流結合された第２
   導電型の第２ＩＧＦＥＴとを含み、上記制御用素子の第
   １の出力電極に非安定化電源が結合され、上記制御用素
   子の第２の出力電極が上記第１ＩＧＦＥＴを介して上記
   電圧比較器の反転入力に結合され、上記第２ＩＧＦＥＴ
   が上記電圧比較器の非反転入力に結合され、上記電圧比
   較器の出力が、上記制御用素子の入力電極に結合される
   ことにより、上記第１．第２ＩＧＦＥＴのしきい値電圧
   の和に基づいた安定化出力電圧を上記制御用素子の第２
   の出力電極より得ることを特徴とする電圧レギュレータ
   。