JPS60241396A - Time switch module - Google Patents
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- JPS60241396A JPS60241396A JP9821284A JP9821284A JPS60241396A JP S60241396 A JPS60241396 A JP S60241396A JP 9821284 A JP9821284 A JP 9821284A JP 9821284 A JP9821284 A JP 9821284A JP S60241396 A JPS60241396 A JP S60241396A
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- time switch
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル交換機等に使用する時間スイッチに
係り、特に、複数のノ１イウエイを収容する通話路装置
を構成するのに便利な時間スイッチモジュールに関する
ものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a time switch used in a digital exchange, etc., and particularly to a time switch module convenient for configuring a communication line device accommodating a plurality of ways. It is related to.
周知のように、時間スイッチはディジタル交換機の通話
路装置等に用いられ、入力データの時間的順序を入れ替
えることにより時分割交換を５う機能を有している。こ
の種のスイッチの基本構成を第２図に示す。第２図にお
いて、入ノ）イウエイ１から到着する各書込データＤＷ
はカウンタ４カ〜らセレクタ６を介して供給される書込
アドレスＡＷに従って通話路メモリ３に記憶された後、
カウンタ４により制御メモリ５の各アドレス信号ら読出
され、セレクタ６を介して供給される読出アドレスＡＲ
に従って通話路メモリ３から読出され、出ハイウェイ２
の各タイムスロットに読出しデータＤＲとして送出され
る。ここで、カウンタ４のカウント値をそのまま通話路
メモリ３の書込アドレスＡＷとし、制御メモリ５の各ア
ドレス番；、該書込アドレスＡＷと異った順序で通話路
メモｗノ３の続出アドレスＡＲを格納しておくことによ
り、入ハイウェイ１と出ハイウェイ２のデータの時間的
順序を入れ替えることができる。As is well known, time switches are used in communication path devices of digital exchanges, etc., and have the function of performing time-division switching by changing the temporal order of input data. The basic configuration of this type of switch is shown in FIG. In FIG. 2, each write data DW arriving from iway 1
is stored in the communication path memory 3 according to the write address AW supplied from the counter 4 through the selector 6, and then
Read address AR read out from each address signal of control memory 5 by counter 4 and supplied via selector 6
is read out from the communication path memory 3 according to the output highway 2.
The data is sent out as read data DR in each time slot. Here, the count value of the counter 4 is used as the write address AW of the communication path memory 3, and each address number of the control memory 5; By storing the AR, the temporal order of the data on the incoming highway 1 and the outgoing highway 2 can be changed.
この時間スイッチにより１通話路装置を構成した従来例
を第３図に示す。これは複数の入ハイウェイ１−１およ
び１−２と、複数の出ハイウェイ２−１および２−２と
が収容されている例である。FIG. 3 shows a conventional example in which a single channel device is constructed using this time switch. This is an example in which a plurality of incoming highways 1-1 and 1-2 and a plurality of outgoing highways 2-1 and 2-2 are accommodated.
入ハイウェイ１−１から入力されるデータＤＷＩは通話
路メモリ３−１１および３−１２に同時に書込まれ、入
ハイウェイ１−２から入力されるデータＤＷ２は１通話
路メモリ３−２１および３−２２に同時に書込まれる。Data DWI input from the input highway 1-1 is simultaneously written to the communication path memories 3-11 and 3-12, and data DW2 input from the input highway 1-2 is written to the communication path memories 3-21 and 3-1. 22 at the same time.
この時のアドレスはカウンタ４からセレクタ６−１．６
．−２を介して供給される書込アドレスＡＷが用いられ
る。こうして書込まれたデータＤＷｌおよびＤＷ２は、
制−メモリ５−１から供給される読出しアドレスＡＲ１
で、通話路メモリ３−１１および３−２１の中から読出
され、選択信号Ｓ１により制御されるセレクタ７−１を
介して出ハイウェイ２−１に読出しデータＤＲＩとして
出力される。同時に、制御メモリ５−２から供給される
読出しアドレスＡＲ２で通話メモリ３−１２および３−
２２の中から読出され、選択信号Ｓ２により選択される
セレクタ７−２を介して出ハイウェイ２−２に読出しデ
ータＤＲ２として出力される。ここで、読出しアドレス
ＡＲＩおよびＡＲ２は各通話路メモリ内のアドレスを指
示し１選択信号Ｓ１およびＳ２は同じ読出しアドレスで
アクセスされた通話路メモリの組のいずれか一方を選択
するものである。従って、ＡＲＩとＳｌとで、通話路メ
モリ３−１１及び３−２１よりなるメモリ空間の全てを
識別するアドレス情報を構成する。ＡＲ２と８２につい
ても同様である。At this time, the address is from counter 4 to selector 6-1.6
．． The write address AW supplied via -2 is used. The data DWl and DW2 written in this way are
Read address AR1 supplied from control memory 5-1
Then, the data is read out from the communication path memories 3-11 and 3-21 and output as read data DRI to the output highway 2-1 via the selector 7-1 controlled by the selection signal S1. At the same time, the call memory 3-12 and 3-
22 and is output as read data DR2 to the output highway 2-2 via the selector 7-2 selected by the selection signal S2. Here, the read addresses ARI and AR2 indicate addresses in each channel memory, and the 1 selection signals S1 and S2 select one of the sets of channel memories accessed by the same read address. Therefore, ARI and Sl constitute address information that identifies the entire memory space consisting of channel memories 3-11 and 3-21. The same applies to AR2 and AR82.
第３図の構成を実現するのに、従来は個々のメモリに、
各々個別の半導体メモリチップを用いていたが、近年の
ＬＳＩ技術の進展に伴い、この第３図に示されるような
構成全体を同一半導体上に集積回路として実現すること
も可能となってきた。In order to realize the configuration shown in Figure 3, conventionally, each memory
Separate semiconductor memory chips were used for each, but with recent advances in LSI technology, it has become possible to realize the entire configuration shown in FIG. 3 as an integrated circuit on the same semiconductor.
しかしながら、この従来構成のままで、ｌチップのＬＳ
Ｉを実現すると、１個のＬＳＩのもつ規模を越えた大規
模通話路装置を構成する場合には、特別の付加回路を必
要とするという欠点がある。However, with this conventional configuration, the l-chip LS
When realizing I, a special additional circuit is required when constructing a large-scale communication path device that exceeds the scale of a single LSI.
その例を第４図に示す。An example is shown in FIG.
第４図は第３図に示す構成をもつＬＳＩを更に４チツプ
用いて、４本の入出力ハイウェイを収容する場合の例を
示している。図において、ＬＳＩＡｌ１．ＬＳＩＢ１２
．ＬＳＩＣｌ３．ＬＳＩＤ１４はいずれも第３図の構成
を同一半導体上に集積回路として実現したものである。FIG. 4 shows an example in which four additional chips of the LSI having the configuration shown in FIG. 3 are used to accommodate four input/output highways. In the figure, LSIAl1. LSIB12
．． LSICl3. Each of the LSIDs 14 has the configuration shown in FIG. 3 realized as an integrated circuit on the same semiconductor.
ＬＳＩＡＩＩは入ハイウェイｌ−１，１−２からの書込
データＤＷＩおよびＤＷ２を書込み、内部の制御メモリ
（第３図の５−１．５”−２）からの読出しアドレスに
従ってデータＤＲＩＡおよびＤＲ２Ａを読出す。同様に
、ＬＳＩＢ１２は入ハイウェイ１−３および１−４から
の書込みデータＤＷ３およびＤＷ４を書込み、内部の制
御メモリからの読出しアドレスに従ってデータＤＲＩＢ
およびＤＲ２Ｂを読出する。ＬＳＩＣｌ３には入ハイウ
ェイ１−１と１−２が接続され、ＬＳＩＡｌ１ｌへの書
込データを該ＬＳＩＣｌ３にも同時に書込む。また、内
蔵する制御メモリからの読出しアドレスに従って。LSIA II writes write data DWI and DW2 from input highways l-1 and 1-2, and reads data DRIA and DR2A according to the read address from internal control memory (5-1.5"-2 in FIG. 3). Similarly, LSIB 12 writes write data DW3 and DW4 from input highways 1-3 and 1-4, and writes data DRIB according to the read address from internal control memory.
and read DR2B. Input highways 1-1 and 1-2 are connected to LSICl3, and write data to LSIAl1l is simultaneously written to LSICl3. Also, according to the read address from the built-in control memory.
データＤＲ１’ＣおよびＤＲ２Ｇを読出す。ＬＳＩＤ１
４は入ハイウェイ１−３および１−４が接続され、デー
タＤＷ３．ＤＷ４をＬＳＩＢ１２に書込まれると同時に
書込む。また、内部の制御メモリから供給される読出し
アドレスに従って、データＤＲｔＩ）、ＤＲ２Ｄを読出
す。ＬＳＩＤ１４は入ハイウェイ１−３および１−４が
接続され、データＤＷ３．ＤＷ４をＬＳＩＢ１２に書込
まれるのと同時に書込む。また、内部の制御メモリから
供給される読出しアドレスに従って、データＤＲＩＤ、
ＤＲ２Ｄを読出す。ＬＳＩの外部には制御メモリ１５お
よび１６とセレクタ１７，１８．１９および２０が設け
られ、ＬＳＩＡＩＩからの読出しデータＤＲＩＡとＬＳ
ＩＢ１２からの読出しデータＤ、ＲＩＢはセレクタ１７
を介し、制御メモリ１５から供給される選択信号ＳＬで
制御されて出ハイウェイ２−１にいずれか一方が出力さ
れる。Read data DR1'C and DR2G. LSID1
4 is connected to input highways 1-3 and 1-4, and data DW3. Write DW4 at the same time as it is written to LSIB12. Further, data DRtI) and DR2D are read out according to the read address supplied from the internal control memory. LSID14 is connected to input highways 1-3 and 1-4, and data DW3. Write DW4 at the same time as it is written to LSIB12. Also, according to the read address supplied from the internal control memory, the data DRID,
Read DR2D. Control memories 15 and 16 and selectors 17, 18, 19 and 20 are provided outside the LSI, and read data DRIA and LS from LSI AII are provided.
Read data D and RIB from IB12 are selector 17
is controlled by a selection signal SL supplied from the control memory 15 via the output highway 2-1.
同様に、ＬＳＩＡｌ１からの読出しデータＤＲ２ＡとＬ
ＳＩＡｌ１２からの読出しデータＤＲ２Ｂはセレクタ１
８を介し、制御メモリから供給される選択信号Ｓ２で制
御されて出ハイウェイ２−２にいずれか一方が出力され
る。、ＬＳＩＣｌ３およびＬＳＩＡ１４からの出力デー
タも同様にして出ハイウェイ２−３．’２−４に出力さ
れる。Similarly, read data DR2A and L from LSIAl1
Read data DR2B from SIAL12 is selected by selector 1
8, one of them is output to the output highway 2-2 under the control of a selection signal S2 supplied from the control memory. , LSIC13 and LSIA14 are similarly output from highway 2-3. ' Output on 2-4.
このように、従来構成では、時間スイッチを複数個使用
して収容ハイウェイ数を増加させようとすると、外部に
制御メモリやセレクタを付加しなければならず、しかも
、この制御メモリは、同−出ハイウェイに接続されるＬ
ＳＩ数が増加すれば、それに応じて、制御情報のビット
数を増加させなければならないという欠点があった。In this way, in the conventional configuration, when attempting to increase the number of accommodated highways by using multiple time switches, it is necessary to add an external control memory and selector. L connected to the highway
There is a drawback that if the number of SI increases, the number of bits of control information must be increased accordingly.
本発明の目的は、外部に制御メモリやセレクタを付加す
ることなく、収容ハイウェイ数の太き外通話路装置を構
成するのに便利な時間スイッチモ′ジュールを提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a time switch module that is convenient for configuring a wide communication path device that can accommodate the number of highways without adding an external control memory or selector.
本発明の要点は１時間スイッチＬＳＩ内に制御情報を格
納し、この制御情報でＬＳＩのデータ出力端を制御する
ようにして、外部の付加回路なしに同−ＬＳＩを反復使
用し、収容ハイウェイ数の大きな通話路装置を構成でき
るようにしたことである。The main point of the present invention is to store control information in the one-hour switch LSI, use this control information to control the data output terminal of the LSI, and use the same LSI repeatedly without an external additional circuit to accommodate the number of highways. This makes it possible to configure a large communication path device.
第１図は本発明の一実施例を示す。これは第３図の従来
構成において、セレクタ７−１，７−２の出力端に出力
制御回路８−１および８−２を付加し、これを制御メモ
リ５−１および５−２に各々付加した出力制御信号ｏ１
および０２で制御するものである。出力制御回路８−１
および８−２は各々出力制御信号０１および０２がＬＬ
Ｈ１１（ハイ）のときにセレクタ７−１あるいは７−
２からの信号をそのまま出ハイウェイ２−１あるいは２
−２に出力し、パＬ′″（ロウ）のときにはハイインピ
ーダンス状態となる周知の回路である。通話路メモリ３
−１１．３−１２．３−２１．３−２２はハイウェイ多
重度に等しいワード数Ｍを有する。制御メモリ５−１．
５−２は、ハイウェイ多重度に等してワード数Ｍを有し
、１つの＃御メモリが制約する通話路メモリの総ワード
数、すなわち、この場合には２Ｍワードをアドレスする
だけのビット数ｌｏｇ、２Ｍに出力制御信号１ビツトを
付加したビット数（ｌｏｇ２２ Ｍ ＋ １ ）を有す
る。 この例では（ＡＲｌ、！：Ｓｌ）および（ＡＲ２
と５２）が各々ｌｏｇ、２Ｍビット、ｏｌおよび０２が
各々１ビツトである。FIG. 1 shows an embodiment of the invention. This is done by adding output control circuits 8-1 and 8-2 to the output terminals of selectors 7-1 and 7-2, and adding them to control memories 5-1 and 5-2, respectively, in the conventional configuration shown in FIG. output control signal o1
and 02. Output control circuit 8-1
and 8-2, the output control signals 01 and 02 are LL.
When H11 (high), selector 7-1 or 7-
Take the traffic light from 2 to Highway 2-1 or 2.
-2, and is in a high impedance state when the output is L''' (low).Call path memory 3
-11.3-12.3-21.3-22 has the number of words M equal to the highway multiplicity. Control memory 5-1.
5-2 has the number of words M equal to the highway multiplicity, and is the total number of words of the channel memory restricted by one #control memory, that is, the number of bits sufficient to address 2M words in this case. It has the number of bits (log22 M + 1) obtained by adding 1 bit of the output control signal to log, 2M. In this example (ARl,!:Sl) and (AR2
and 52) are each log and 2M bits, and ol and 02 are each 1 bit.
第１図の実施例の構成をＬＳＩ化し、これを１チツプで
動作させる場合は、制御メモリ５−１゜５−２の制御情
報０１，０２としては、Ｍワード分の全てを゛Ｈ′″と
しておく。これにより、セレクタ７−１．７−２の出力
は常に出ハイウェイ２−１．２−２に出方されるので、
第３図に示す従来例と全く同じ通話路として機能する。When converting the configuration of the embodiment shown in FIG. 1 into an LSI and operating it on one chip, all M words of control information 01 and 02 of the control memories 5-1 and 5-2 are set to ゛H'''. As a result, the output of selector 7-1.7-2 is always output to output highway 2-1.2-2, so
It functions as a communication path exactly the same as the conventional example shown in FIG.
第５図は第１図に示す構成を同一半導体上に集積回路と
して実現したＬＳＩを４個用いて構成した通話路装置を
示すもので、４本の入出力ハイウェイを収容している。FIG. 5 shows a communication path device constructed using four LSIs, each of which has the configuration shown in FIG. 1 realized as an integrated circuit on the same semiconductor, and accommodates four input/output highways.
ＬＳ Ｉ ａ １０１およびＬＳＩｃ１０３には入ハイ
ウェイ１−１と１−２が接続され、各ＬＳＩは内部のカ
ウンタで示される書込アドレスに従って、書込データＤ
ＷＩ、ＤＷ２を同時に内部の通話路メモリに書込む。Ｌ
ＳＩＡ１０２およびＬＳＩＡ１０４には入ハイウェイ１
−３と１−４が接続され、同様に書込データＤＷ３とＤ
Ｗ４を同時に書込む。この各ＬＳＩにおける書込みは第
３図に示した従来例と同様に行われるので説明は略す。Input highways 1-1 and 1-2 are connected to LSI a 101 and LSIc 103, and each LSI writes write data D according to the write address indicated by an internal counter.
WI and DW2 are written to the internal channel memory at the same time. L
Entering Highway 1 for SIA102 and LSIA104
-3 and 1-4 are connected, and similarly write data DW3 and D
Write W4 at the same time. Writing in each LSI is performed in the same manner as in the conventional example shown in FIG. 3, so a description thereof will be omitted.
一方、読出しは、各ＬＳＩの内蔵された制御メモリ（第
１図の５−１．５−．２）から供給される読出しアドレ
スＡＲＩ、ＡＲ２゜及び選択信号Ｓｌ、Ｓ２により第３
図の従来例と同様に行われるが、ｍｓ工郊外部の出方は
ＬＳＩａ−１０１トＬＳ Ｉ ｂ １０２ノイずれが一
方、及びＬＳＩｃ１０３とＬｓＩｄ１ｏ４のいずれが一
方が活性化され、他方はハイインピー状態を呈するよう
に出力制御情報を設定する。例えば、出ハイウェイ２−
１に出力されるデータは、ＬＳＩＡ１０１の読出しデー
タＤＲ１ａトＬＳ Ｉ ｂ １０２（７）読出しデータ
ＤＲ１ｂのいずれが一方であり、他方はハイインピーダ
ンス状態となる。そのためには、第４図に示す従来例に
おいてＬＳＩＡｌ１とＬＳＩＢ１２の読出しデータＤＲ
ＩＡとＤＲＩＢのいずれか一方を選択するために外部の
制御メモリ１５に格納していた選択信号Ｓ１に相当する
信号を、第５図のＬＳＩａｌＯｌとＬＳＩｂ１０２に内
蔵した制御メモリ（第１図の５−１）の１ビット分に格
納すればよい。すなわち、第４図の選択信号Ｓ１がＬＳ
ＩＡＩＩの出力を選択する場合は、第５図ではＬＳＩａ
ｌＯｌの出力制御信号０１をＮ Ｈｌ＋に、Ｌ、５Ｉｂ
１０２の同出力制御信号０１をｒｒ Ｌ ｎにする。つ
まり、第５図のＬＳＩａｌＯｌとＬＳＩｂ１０２の各々
出力データＤＲ１ａとＤＲｌｂを出力する側の出力制御
回路（第１図の８−１）について、これを制御する制御
メモリ５−１に、互いに関連する出力制御信号０１が格
納される。同様にＬＳＩ５ｌＯ１とＬＳＩｂ１０２゜に
内蔵されて、出力データＤＲ２ａとＤＲ２ｂを出力する
側の出力制御回路（第１図の８−２）を制御する制御メ
モリ５−２について、互いに関連する出力制御信号０２
が格納される。同様のことは、出ハイウェイ２−３．２
−４に接続されるＬＳＩＢ１２３とＬＳＩＢ１２４につ
いても云える。On the other hand, reading is performed using the read addresses ARI, AR2° and selection signals Sl, S2 supplied from the built-in control memory (5-1.5-.2 in FIG. 1) of each LSI.
The process is carried out in the same way as the conventional example shown in the figure, but the output of the outer part of the ms construction is determined by the noise deviation of LSIa-101 and LSIb 102 being activated on one side, and which of LSIc103 and LsId1o4 is activated, while the other is in a high impedance state. Set the output control information so that the For example, Exit Highway 2-
One of the data output to the LSIA 101 is the read data DR1a of the LSIA 101 and the read data DR1b of the LS Ib 102 (7), and the other is in a high impedance state. To do this, in the conventional example shown in FIG.
A signal corresponding to the selection signal S1 stored in the external control memory 15 for selecting either IA or DRIB is transferred to the control memory (5-- in FIG. 1) built into LSIalOl and LSIb 102 in FIG. It is sufficient to store it in one bit of 1). That is, the selection signal S1 in FIG.
When selecting the IAII output, in Fig. 5, LSIa
Output control signal 01 of lOl to N Hl+, L, 5Ib
The same output control signal 01 of 102 is set to rr L n. In other words, for the output control circuit (8-1 in FIG. 1) that outputs the output data DR1a and DRlb of the LSIalOl and LSIb 102 in FIG. Control signal 01 is stored. Similarly, regarding the control memory 5-2 that is built in the LSI5lO1 and the LSIb102° and controls the output control circuit (8-2 in FIG. 1) on the side that outputs the output data DR2a and DR2b, the output control signals 02 related to each other are
is stored. The same thing is the exit highway 2-3.2
The same can be said of the LSIB 123 and LSIB 124 connected to -4.
第５図は、２木の入ハイウェイと出ハイウェイを収容す
る時間スイッチモジュールと、これを用いて４木の入ハ
イウェイを出ハイウェイを収容する通話路装置の例であ
るが、本発明は任意のハイウェイ数に対し同様に実施で
きる。FIG. 5 shows an example of a time switch module accommodating an incoming highway and an outgoing highway of two trees, and a communication path device that uses this to accommodate an incoming highway and an outgoing highway of four trees. The same can be done for the number of highways.
また１本発明は出力制御回路を時間スイッチモジュール
に内蔵させず、出力制御信号を制御メモリに格納し、こ
れを外部に出力することにより、外部に付加した出力制
御回路を制御してもよい。Furthermore, in one embodiment of the present invention, the output control circuit may not be built into the time switch module, but an output control circuit added to the outside may be controlled by storing the output control signal in a control memory and outputting it to the outside.
この場合にも、従来構成の接続する時間スイッチモジュ
ール数の増加に伴い、外付けの制御メモリのビット数を
増加させなければならないという欠一点を除去できる。In this case as well, it is possible to eliminate the drawback of the conventional configuration that the number of bits of the external control memory must be increased as the number of time switch modules to be connected increases.
また、この場合には、外付けの出力制御回路としては、
前記ハイイ′／、バーダンス状態を呈するものばかりで
なく、従来例で示したごときセレクタでもよい。In addition, in this case, the external output control circuit is
In addition to the selector that exhibits the high/bar dance state, the selector shown in the conventional example may also be used.
また、本実施例では、通話路メモリとして通常のランダ
ムアクセスメモリを用いているが、シフトレジスタとパ
イプラインマルチプレクサを用いた時間スイッチ回路（
特願昭５７−１５０３１０号）の場合や、マルチボート
メモリを用いた時間スイッチ方式（特願昭５７−２３２
６３２号）の場合にも同様に適用できる。In addition, in this embodiment, a normal random access memory is used as the channel memory, but a time switch circuit using a shift register and a pipeline multiplexer (
Japanese Patent Application No. 57-150310) and time switch method using multi-board memory (Japanese Patent Application No. 57-232).
632) can be similarly applied.
以上説明したように１本発明によれば１時間スイッチモ
ジュール内に、モジュールの出方状態を制御する信号を
内蔵することにより、外部の付加回路なしにモジュール
を反復使用して、収容ハイウェイ数の大きな通話路装置
を構成できるという利点がある。この出力制御信号を内
蔵するための記憶容量の増加は、従来構成において使用
していた制御メモリのビット数に１ビツト増加するだけ
であり、ハード量増加は無視できる。また、この同−Ｌ
ＳＩの反復使用により大規模通話路装置が構成できると
いう利点は、装置の部品点数、配線数の削減による経済
化、小型化、高信頼度化、低電力化等、種々の波及効果
をもたらし、その意義は極めて大きい。As explained above, according to the present invention, by incorporating a signal for controlling the output state of the module in the one-hour switch module, the module can be used repeatedly without an external additional circuit, and the number of highways accommodated can be increased. This has the advantage that a large channel device can be constructed. The increase in storage capacity for incorporating this output control signal is only an increase of one bit to the number of bits of the control memory used in the conventional configuration, and the increase in the amount of hardware can be ignored. Also, this same-L
The advantage of being able to configure large-scale communication line equipment by repeatedly using SI has various ripple effects, such as economicalization by reducing the number of equipment parts and wiring, miniaturization, higher reliability, and lower power consumption. Its significance is extremely large.
第１図は本発明の時間スイッチモジュールの一実施例を
示す図、第２図は時間スイッチの基本構成を示す図、第
３図は従来の時間スイッチモジュールの一例を示す図、
第４図は第３図の時間スイッチモジュールを用いた通話
路装置の構成例を示す図、第５図は第１図の時間スイッ
チモジュールを用いた通話路装置の構成例を示す図であ
る。
１−１．１−２・・・入ハイウェイ、２−１．２−２・
・・出ハイウェイ、 ３−１１〜３−２２・・・通話路
メモリ、４・・・カウンタ、５−１．５−２・・・制御
メモリ、 ６−１．６−２．７−１゜７−２・・・セレ
クタ、８−１．８−２・・・出力制御回路。FIG. 1 is a diagram showing an embodiment of the time switch module of the present invention, FIG. 2 is a diagram showing the basic configuration of the time switch, and FIG. 3 is a diagram showing an example of a conventional time switch module.
4 is a diagram showing an example of the configuration of a communication path device using the time switch module of FIG. 3, and FIG. 5 is a diagram showing an example of the configuration of a communication path device using the time switch module of FIG. 1. 1-1.1-2...Inbound highway, 2-1.2-2.
...Output highway, 3-11 to 3-22...Call path memory, 4...Counter, 5-1.5-2...Control memory, 6-1.6-2.7-1° 7-2...Selector, 8-1.8-2...Output control circuit.
Claims (1)
ータを、前記入ハイウエイ対応に設けた複数個の通話路
メモリに順次記憶し、該複数個の通話路メモリに記憶し
た時分割多重データを制御メモリより供給されるアドレ
ス信号で出ハイウェイに読出す時間スイッチ列を、複数
の出ハイウエイ対応に複数個設けてなる時間スイッチモ
ジュールにおいて、前記時間スイッチ列内に、当該時間
スイッチ列の出力データが有効であるか否かを識別する
出力制御信号を記憶する手段を設け、前記通話路メモリ
からの読出しデータを該出力制御信号ビ応じて制御して
出力することを特徴とする時間スイッチモジュール。(1) Time-division multiplexed data input from a plurality of input highways is sequentially stored in a plurality of communication path memories provided corresponding to the input highways, and the time-division multiplexed data stored in the plurality of communication path memories is stored in sequence. In a time switch module comprising a plurality of time switch rows corresponding to a plurality of outbound highways that are read out to an outbound highway using an address signal supplied from a control memory, the output data of the time switch row is stored in the time switch row. 1. A time switch module comprising means for storing an output control signal for identifying whether or not it is valid, and controlling and outputting read data from the communication path memory in accordance with the output control signal B.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9821284A JPS60241396A (en) | 1984-05-16 | 1984-05-16 | Time switch module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9821284A JPS60241396A (en) | 1984-05-16 | 1984-05-16 | Time switch module |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241396A true JPS60241396A (en) | 1985-11-30 |
Family
ID=14213668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9821284A Pending JPS60241396A (en) | 1984-05-16 | 1984-05-16 | Time switch module |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241396A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387667A2 (en) * | 1989-03-17 | 1990-09-19 | Siemens Aktiengesellschaft | Circuit arrangement for centrally controlled time-division telephone exchanges with a centralized switching network and decentralized connexion groups |
-
1984
- 1984-05-16 JP JP9821284A patent/JPS60241396A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387667A2 (en) * | 1989-03-17 | 1990-09-19 | Siemens Aktiengesellschaft | Circuit arrangement for centrally controlled time-division telephone exchanges with a centralized switching network and decentralized connexion groups |
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