JPS60239994A - Multivalued dynamic random access memory - Google Patents
Multivalued dynamic random access memoryInfo
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- JPS60239994A JPS60239994A JP59096915A JP9691584A JPS60239994A JP S60239994 A JPS60239994 A JP S60239994A JP 59096915 A JP59096915 A JP 59096915A JP 9691584 A JP9691584 A JP 9691584A JP S60239994 A JPS60239994 A JP S60239994A
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体メモリーに関し、殊に１トランジスタ１
キヤパシタのメモリセルによるダイナミックランダムア
クセスメモリ（以下ダイナミックラムと略す）の記憶容
量の増加方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a semiconductor memory, and in particular to a semiconductor memory with one transistor and one transistor.
The present invention relates to a method for increasing the storage capacity of a dynamic random access memory (hereinafter abbreviated as dynamic RAM) using a capacitor memory cell.
従来のダイナミックラムの基本構成は第８図に示すごと
くアドレス入力端子２０１によって入力されたアドレス
信号がアドレス入力回路２０２を軒由して行デコーダ２
０６、及び列デコーダ２０４によって指定された番地の
メモリセルがメモリセル群２０５により選択され、読み
出し動作時には出力回路２０８を経て１もしくは０の信
号が出力端子２１０に出力される。また書き込み時には
入力端子２０９により入力された１もしくは０の信号が
入力回路２０７を経て指定されたメモリセルに書き込ま
れる。The basic configuration of a conventional dynamic RAM is that, as shown in FIG.
06 and the memory cell at the address specified by the column decoder 204 is selected by the memory cell group 205, and a signal of 1 or 0 is output to the output terminal 210 via the output circuit 208 during a read operation. Further, during writing, a 1 or 0 signal input through the input terminal 209 is written into a designated memory cell via the input circuit 207.
なお第２図はメモリセルの構成を示している。以上の便
米のダイナミックムにおいてば１トランジスタ１キヤパ
シタからなる１つのメモリセルには１もしくは０に相当
する情報、すなわち１ビツトの情報しか蓄えられなかっ
た。さてダイナミックラムは年々、急速に記憶容量の増
大が要求されているかメモリ数を増大させるには記憶容
量の増大に反比例して集積回路内部の素子を微細化して
いく必要があり、Ｍ造技術上に難しい間鴫を山積するこ
とになった。Note that FIG. 2 shows the configuration of the memory cell. In the above-mentioned dynamic system, one memory cell consisting of one transistor and one capacitor could only store information corresponding to 1 or 0, that is, 1 bit of information. Now, dynamic RAM is required to rapidly increase its storage capacity year by year.In order to increase the number of memories, it is necessary to miniaturize the elements inside the integrated circuit in inverse proportion to the increase in storage capacity. I ended up piling up a lot of difficult questions.
本＃、明の目的は従来の同等の製造技術において、また
ほぼ同じテップ面積において回路上の工夫により記憶容
量乞増大させることにある。The purpose of the present invention is to increase the memory capacity by means of circuit improvements using the same conventional manufacturing technology and approximately the same step area.
本発明は１メモリーセルに記憶する電位を２閏を越す複
数個に設定することにより、１メモリセルに記憶する情
報量を増加させるものである。The present invention increases the amount of information stored in one memory cell by setting the potential stored in one memory cell to a plurality of potentials exceeding two leaps.
第１図は本発明の実施例のブロック図である。 FIG. 1 is a block diagram of an embodiment of the invention.
第１図において２０１はアドレス端子、２０２はアドレ
ス回路、２０６は行デコーダ、２０４は列デコーダ、２
０５はメモリセル群である。以上２０１〜２０５までは
従来のダイナミックラムと共通の構成要素である。さて
本発明の特徴の回路は一点鎖糾１０９の中にある回路で
あり、１０１は複数基準電位発生回路、１０２は入力に
逆回路、１０６は入力端子、１０４は出力変換回路、１
０５は出力端子、１０６は記憶信号判定回路、１０７は
比較電圧発生回路、１０８は選択電位供給回路である。In FIG. 1, 201 is an address terminal, 202 is an address circuit, 206 is a row decoder, 204 is a column decoder, 2
05 is a memory cell group. The above components 201 to 205 are common components to the conventional dynamic ram. Now, the characteristic circuit of the present invention is a circuit in a single-point chain circuit 109, in which 101 is a plurality of reference potential generation circuits, 102 is an input inverse circuit, 106 is an input terminal, 104 is an output conversion circuit, 1
05 is an output terminal, 106 is a storage signal determination circuit, 107 is a comparison voltage generation circuit, and 108 is a selection potential supply circuit.
次に１０１〜１０８の各ブロックの回路の働きと具体的
回路例を１１＠に示す。Next, the functions of the circuits of each block 101 to 108 and a specific circuit example are shown in 11@.
複数電位発生回路１０１はメモリセルが記憶する２個を
越す複数個の電位レベルに対応した電位、及び比較電圧
発生回路１０７と出力変換回路１０４に用いる比ｆ電位
を作っている。第２図は１メモリセルが２ビツトの情報
を蓄える場合の複数基準電位発生回路１０１の具体的回
路例である。The multiple potential generation circuit 101 generates potentials corresponding to more than two potential levels stored in the memory cells, and a ratio f potential used in the comparison voltage generation circuit 107 and the output conversion circuit 104. FIG. 2 shows a specific circuit example of the multiple reference potential generation circuit 101 when one memory cell stores 2 bits of information.
以下具体的回路側梁２．３．４．５．６．７図は１メモ
リセルが２ビツトの情報を蓄える場合の例を示す。第２
図の例においてはｇ、乞＋ＶＤＤＳＥ、を−ｙｓｓとし
て抵抗分割によりｇ、 、”！ 、ｇ、、 、”２３、
Ｅ３４を作り出している。ここでＫＩ＞ Ｋｉ２＞ ｍ
ｔ ＞ Ｅｗｓ 、＞ Ｊ＞ｌ１１８４ ＞ Ｆ’４の
関係があり、Ｅｔ 、）ｌｊ２ 、Ｔｊ２Ｂ 、Ｗ４は
メモリーセルの電位レベルに対応しており、℃１２、ｇ
、３、”！１４は比較電位に用いるものである。The following concrete circuit diagrams 2.3.4.5.6.7 show examples in which one memory cell stores 2 bits of information. Second
In the example shown in the figure, g, +VDDSE, is set as -yss, and by resistance division, g, ,"!,g,, ,"23,
It produces E34. Here KI>Ki2> m
There is a relationship of t>Ews,>J>l1184>F'4, Et, )lj2, Tj2B, and W4 correspond to the potential level of the memory cell, and at ℃12, g
, 3, "!14 is used for comparison potential.
入力変換回路１０２は入力端子１０３から入力したデジ
タル信号をメモリセルの電位レベルに変換する回路であ
る。第３図は入力変換回路１０２の具体的回路例である
。入力端子１１７．１１８により入力した２ビツトの信
号は一点鎖線１１９で示したデコーダによりＴＤ １−
Ｗ ４が選択されノ（ヌラインに続く端子１２４に選択
された電位が現われる。なお第３図のＥ１〜Ｅ４は第２
図のＥ１〜Ｅ４にそれぞれ＃続される。また入力端子１
１７．１１８の信号（０，０）、（０，１）、（１，０
）（１，１）は順に端子１２４においてＥ４、Ｅ３、Ｅ
２、ＥＩに変換される。The input conversion circuit 102 is a circuit that converts a digital signal input from an input terminal 103 into a potential level of a memory cell. FIG. 3 shows a specific circuit example of the input conversion circuit 102. The 2-bit signal input through the input terminals 117 and 118 is sent to TD1- by the decoder shown by the dashed line 119.
W4 is selected and the selected potential appears at the terminal 124 following the null line. Note that E1 to E4 in FIG.
# is continued in E1 to E4 in the figure, respectively. Also, input terminal 1
17.118 signals (0,0), (0,1), (1,0
)(1,1) are sequentially E4, E3, E at terminal 124.
2. Converted to EI.
５−
出力変換回路１０４はパスラインにより来た電位レベル
によって表わされる出力信号をデジタル信号に変換して
出力端子１０５に出力するものである。第４図は出力変
換回路１０４の具体的回路例である。第４図において１
６４．１３５．１３６はコンパレータであり基準端子に
はノ（スラインニつながる端子１３０が共に接続され比
較端子にはそれぞれ電位−２、”２Ｂ 、”！１４が与
えられている。5- The output conversion circuit 104 converts the output signal represented by the potential level coming from the pass line into a digital signal and outputs it to the output terminal 105. FIG. 4 shows a specific circuit example of the output conversion circuit 104. In Figure 4, 1
Reference numerals 64, 135, and 136 are comparators, and terminals 130 connected to the reference terminals are connected together, and potentials -2, 2B, and !14 are applied to the comparison terminals, respectively.
一点鎖線１２９はエンコーダであり１３７．１３Ｂは出
力端子である。第４図の回路では）くスラインの出力信
号がコンパレータ１６４．１３５．１５６によりＥ、、
、’Ｅ’２ｎ 、Ｆ！８４で比軟され、その結果か刊
１、Ｋ２ 、ＥＩ 、”４に対応したデジタル信号に変
換されて出力端子１！１７．１３Ｂに出力するようにエ
ンコーダ１２９が構成されている。A dashed line 129 is an encoder, and 137.13B is an output terminal. In the circuit of FIG. 4, the output signal of
,'E'2n,F! 84, and the encoder 129 is configured to convert the result into a digital signal corresponding to 1, K2, EI, and "4" and output it to the output terminal 1!17.13B.
記憶信号判定回路１０６はメモ１）セル群２０５の中の
選択されたメモリセルめ信号を比較電圧発生間ｌＩ！ｆ
８１０７から供給される信号と比較してメモリセルに蓄
えられた電位を検出する回路である。The storage signal determination circuit 106 compares the signal of the selected memory cell in the cell group 205 with the memory signal lI! f
This circuit detects the potential stored in the memory cell by comparing it with the signal supplied from the 8107.
第５図は記憶信号判定回Ｗ！ｒ１０６の具体的回路例
６−
である。第５図において一点鎖線１６９の中の回路はト
ランジスタ１５１．１５２のゲートとドレインが互いに
タヌキがげに接続された回路からなるセンスアンプ回路
であり、端子１４３はメモリセルのビット線に成続され
ており、トランジスタ１４４−１４５．１４６をそれぞ
れ経由して端子１４０．１４１．１４２を一端にそれぞ
れ持つセンスアンプの一端に接続されている。端子１４
０．１４１．１４２にはそれぞれ比較電圧発生回路の発
生する電位が印加される。第５図の回路において端子１
４６から入力したビットラインの信号は３個のセンスア
ンプ回路１６９においてＤ ＭＩ。Figure 5 shows the memory signal judgment time W! Specific circuit example of r106
6-. In FIG. 5, the circuit inside the dashed line 169 is a sense amplifier circuit consisting of a circuit in which the gates and drains of transistors 151 and 152 are connected to each other in a raccoon-like manner, and the terminal 143 is connected to the bit line of the memory cell. The transistors 144-145, 146 are connected to one end of a sense amplifier having a terminal 140, 141, 142 at one end, respectively. terminal 14
The potentials generated by the comparison voltage generation circuit are applied to 0.141 and 142, respectively. In the circuit shown in Figure 5, terminal 1
The bit line signal input from 46 is DMI in three sense amplifier circuits 169.
ＤＭ２、ＤＭ３市位と比較され、その比較結果が端子１
４８．１４９．１５０にそれぞれ信号０１％Ｃ２、Ｃ１
として出力される。ここではビットラインの信号、つま
りメモリセルの信号情報が比較され、Ｃ１、Ｃ２、Ｃ３
の信号として検出される訳である。なおトランジスタ１
４４．１４５．１４６はビットラインの＠号ケセンスア
ンプに入力俊、端子１４３と切り離すものである。It is compared with DM2 and DM3 city rank, and the comparison result is terminal 1.
Signal 01% C2, C1 at 48.149.150 respectively
is output as Here, the bit line signals, that is, the signal information of the memory cells are compared, and C1, C2, C3
This means that it is detected as a signal. Note that transistor 1
44, 145, and 146 are the input terminals of the bit line @# sense amplifier and are disconnected from the terminal 143.
比ｅ電圧酔生回ｌ＠１０７は記憶信号判定回路１０６に
比較電圧を供給する回路である。第６図は比較電圧発生
回路の具体的回路例である。第６図においてトランジス
タ１５５．１５６．１５７はメモリセルのトランジスタ
に対応し、キャパシタ１６７．１６８．１６９はメモリ
セルのキャパシタに原則的に対応している。トランジス
タ１５Ｂ、１５９．１６０はそれぞれｇ、、、 、Ｅ、
８、Ｅ３．の電位を充電する為のものである。さてメモ
リセルのキャパシタに蓄えられた′電荷は読み出されて
ビットラインに乗ると寄生容量の為に拡散し、メモリセ
ルの中のキャパシタ電位とビットライン上における電位
は異なる。このビットライン上の電位を比較する為の電
位を得る為に第６図の回路は比較電位り、 １．ｂ、、
、Ｋ３４を一度、制御信号９重によってキャパシタに
充電させた後、制御信号ψ２によって放電させることに
より端子１６１．１６２．１６３に比較市、位ＤＭ、、
ＤＭ、 、ＤＭ８を出力させ第５図の記憶信号判定回路
に用いている。The ratio e-voltage regeneration l@107 is a circuit that supplies a comparison voltage to the storage signal determination circuit 106. FIG. 6 shows a specific circuit example of the comparison voltage generation circuit. In FIG. 6, transistors 155, 156, 157 correspond to the transistors of the memory cell, and capacitors 167, 168, 169 correspond in principle to the capacitors of the memory cell. Transistors 15B, 159.160 have g, , , E, respectively.
8, E3. It is used to charge the potential of . Now, when the charge stored in the capacitor of the memory cell is read out and placed on the bit line, it is diffused due to parasitic capacitance, and the potential of the capacitor in the memory cell and the potential on the bit line are different. In order to obtain a potential for comparing the potentials on this bit line, the circuit of FIG. 6 uses a comparison potential.1. b...
, K34 is once charged into the capacitor by the control signal 9 times, and then discharged by the control signal ψ2, the comparison value DM, .
DM, , DM8 are outputted and used in the storage signal determination circuit shown in FIG.
選択電位供給回路１０８は記憶信号判定回路１０６でメ
モリセルの電位を判定した結果でビットラインに対応す
る電位を与える回路である。第７図は選択電位供給回路
ｉｎｓの具体的回路例である。第７図において端子１７
１．１７２．１７３には第５図の記憶信号判定回路によ
って得られたＣ１、Ｃ２、Ｃ３のそれぞれの信号が与え
られる。The selection potential supply circuit 108 is a circuit that provides a potential corresponding to the bit line based on the result of determining the potential of the memory cell by the storage signal determination circuit 106. FIG. 7 shows a specific circuit example of the selection potential supply circuit ins. Terminal 17 in FIG.
1.172.173 are given the respective signals C1, C2, and C3 obtained by the storage signal determination circuit shown in FIG.
１７０はデコーダであり、このデコーダの出力によって
トランスミッションゲート１７９．１８０．１８１．１
８２が制御され、ビットライン及びパスラインに接続さ
れる端子１７８にＪ−％−Ｅ、の電位が選択して供給さ
れる。170 is a decoder, and the output of this decoder causes transmission gates 179.180.181.1
82 is controlled, and a potential of J-%-E is selectively supplied to a terminal 178 connected to the bit line and the pass line.
以上の回路によって本発明の多値ダイナミックラムは基
本的に構成される。次に本発明の回路動作を説明するが
ダイナミックラムにとって本質的な動作は、ｕ＋ｇみ出
し動作、（Ｉｆｌ 書き込み動作、卸 リフレッシュ動
作の３つである。したがってこの６つの動作について説
明する。まず読み出し動作であるが、アドレスによって
選択されたメそリセルは畜積された１荷をビットライン
に放出し、１１１２憶信号判定回路１０６は比較電圧発
生回路１０７９−
によって得た複数の比較電圧を参照にしてメモリセルの
電位を判定し、選択電位供給回路１０８でメモリセルの
電位に相当する電位をビットライン及びパスラインに供
給する。パスラインに供給された電位は出力変換回路１
０４によって２ビット信号に変換されて出力端子１０５
より出力される。The multivalued dynamic RAM of the present invention is basically configured by the above circuit. Next, the circuit operation of the present invention will be explained. The essential operations for the dynamic RAM are the u+g read operation, (Ifl write operation, and wholesale refresh operation. Therefore, these six operations will be explained. First, read In operation, the memory cell selected by the address releases one accumulated load to the bit line, and the 1112 billion signal determination circuit 106 refers to the plurality of comparison voltages obtained by the comparison voltage generation circuit 1079-. The selected potential supply circuit 108 supplies a potential corresponding to the potential of the memory cell to the bit line and the pass line.The potential supplied to the pass line is applied to the output conversion circuit 1.
04 into a 2-bit signal and output to the output terminal 105.
It is output from
−万ピットラインに供給された電位によってメモリセル
は再び元の信号電位を充電し、情報を確保する。以上が
読み出し動作である。次に書き込み動作であるがアドレ
スによって選択されたメモリセルに入力端子１０６より
デジタル信号の入力信号を入力し、入力変換回路１０２
により対応する電位に変換してその電位をメモリセルに
充電することで完了する。すたりフレッシュ動作は読み
出し動作において出力端子からの出力を県止すれば良い
。以上、ダイナミックラムの３つの基本動作を本発明の
多値ダイナミックラムは支障なくすることがわかった。- The memory cell is charged again with the original signal potential by the potential supplied to the 10,000-pit line, and information is secured. The above is the read operation. Next, in a write operation, a digital signal is input from the input terminal 106 to the memory cell selected by the address, and the input conversion circuit 102
This is completed by converting the voltage into a corresponding potential and charging the memory cell with that potential. For the fresh refresh operation, it is sufficient to stop the output from the output terminal during the read operation. As described above, it has been found that the multivalued dynamic RAM of the present invention can perform the three basic operations of the dynamic RAM without any problems.
また以上は２ビツトを越す場合でも容易に拡張できるこ
とは明らかである。Furthermore, it is clear that the above can be easily extended even when the number exceeds 2 bits.
−１０−
〔効果〕
以上、本発明は１トランジスタ１キヤパシタかうする１
メモリセルに１ビツトを越える情報が蓄積できるのでＩ
ＴｙＩじ製造技術、同じチップ面積において記憶容量を
倍増できる回路を提供てろものであり、また特に２ビツ
ト以上の入出力の構成のダイナミックラムに適した回路
である。-10- [Effect] As described above, the present invention has one transistor and one capacitor.
Since more than 1 bit of information can be stored in a memory cell, I
It is possible to provide a circuit that can double the storage capacity in the same chip area using the same manufacturing technology as TyI, and is particularly suitable for a dynamic RAM having an input/output configuration of 2 bits or more.
第１図は本発明の多値ダイナミックランダムアクセスメ
モリの基本構成？示すブロック図、第２図は本発明の中
で用いる夕数華準電位発生回路の具体的回路例を示す図
、第６図は本発明の中で用いる入力変換回路の具体的回
路例を示す図、第４図は本発明の中で用いる出刃変換回
路の具体的回路例を示す図、第５図は本発明の甲で用い
る記憶信号判定回路の具体的回路例を示す図、第６図は
本発明の中で用いる比較電圧発生回路の具体的回路例を
示す図、第７図は本発明の中で用いる選択′電位供給回
路の具体的回路例を示す図、第８図は従来のダイナミッ
クランダムアクセスメモリの基本構成を示すブロック図
、第９図は１トランジスタ１キヤパシタからなるメモリ
セルの構ｈｆｔ ｋ示す図である。
１０１・・・作数基準敵位発生回路、１０２・・・入力
変換回路、１０６・・・入力端子、１０４・・・出刃変
換回路１０５・・・出力端子、１０６・・・記１恵信−
￥ｊ判定回路、１０７・・・比較電圧発生回路、１０８
・・・選択電位供給回路、１２５〜１２８・・・トラン
ミッションケート、１６１〜１３３・・・コンパレータ
、１４４．１４５．１４６．１５５．１５６．１５７．
１５８．１５９．１６０．２１１・・・ＭＯ８ｈランジ
スタ、１６７．１６８．１６９．２１２・・・キャパシ
タ、１７０・・・デコーダ、１７９〜１８３・・・トラ
ンミッションゲート、２０１・・・アドレス端子、２０
２・・・アドレス回路、２０６・・・行デコーダ、２０
４・・・列デコーダ、２０５・・・メモリセル群、２０
６・・・センスアンプ１０１路、２０７・・・入力回路
、２０８・・・出力回路、２０９・・・入力端子、２１
０・・・出力端子、２１３・・・ワードライン、２１４
・・・ビットライン、１０９・・・本発明の回路と従来
と共通の回路との視界、１１９・・・デコーダ、１２９
・・・エンコーダ、１３９・・・センスアンプ、１５１
．１５２・・・ＭＯＳ）ランジスタ。
以上
出願人 株式会社膣訪梢工舎
代理人弁理士 最 上 務
−１３−
〜
ヤ仔FIG. 1 shows the basic configuration of the multi-level dynamic random access memory of the present invention. FIG. 2 is a block diagram showing a specific circuit example of the evening voltage quasi-potential generation circuit used in the present invention, and FIG. 6 is a specific circuit example of the input conversion circuit used in the present invention. 4 is a diagram showing a specific circuit example of the blade conversion circuit used in the present invention, FIG. 5 is a diagram showing a specific circuit example of the storage signal determination circuit used in the first part of the present invention, and FIG. 7 is a diagram showing a specific circuit example of the comparison voltage generation circuit used in the present invention, FIG. 7 is a diagram showing a specific circuit example of the selection potential supply circuit used in the present invention, and FIG. FIG. 9 is a block diagram showing the basic structure of a dynamic random access memory, and is a diagram showing the structure of a memory cell consisting of one transistor and one capacitor. DESCRIPTION OF SYMBOLS 101...Number-based enemy position generation circuit, 102...Input conversion circuit, 106...Input terminal, 104...Deba conversion circuit 105...Output terminal, 106...Note 1 Keishin-
¥j judgment circuit, 107... comparison voltage generation circuit, 108
...Selection potential supply circuit, 125-128...Transmission gate, 161-133...Comparator, 144.145.146.155.156.157.
158.159.160.211... MO8h transistor, 167.168.169.212... Capacitor, 170... Decoder, 179-183... Transmission gate, 201... Address terminal, 20
2... Address circuit, 206... Row decoder, 20
4... Column decoder, 205... Memory cell group, 20
6...Sense amplifier 101 path, 207...Input circuit, 208...Output circuit, 209...Input terminal, 21
0... Output terminal, 213... Word line, 214
...Bit line, 109...Visibility between the circuit of the present invention and the circuit common to the conventional circuit, 119...Decoder, 129
... Encoder, 139 ... Sense amplifier, 151
．． 152...MOS) transistor. Applicant: Tsutomu Mogami-13- ~ Yako, Patent Attorney, Patent Attorney, Vagina Hashikosha Co., Ltd.
Claims (1)
ナミックランダムアクセスメモリにおいて、負極である
一ｙｓｓと正体である＋ＶＤＤの間の複数の基準゛電位
を発生する複数基準電位発生回路と、該複数基準電位発
生回路の複数電位を複数のキャパシタに充電する複数の
ダミーセルからなる比較電圧発生回路と、該比較′電圧
発生回路の発生する複数の電圧とメモリセルから読み出
された信号電圧を比較判定する記憶信号判定回路と、該
記憶信号判定回路によって検出された信号レベルを再び
メモリセルのビット線に供給する選択電位供給回路と、
該選択電位供給回路によって供給された出力信号を変換
して外部出力信号とする出力変換回路と、外部からの入
力信号ン該入力信号に対応する電位に変換する入力変換
回路を少くとも具備し、１トランジスタ１キヤパシタか
らなる１メモリセルに１ビツトを越す情報を蓄積するよ
５に構成したことを特徴とする多値ダイナミックランダ
ムアクセスメモリ。In a dynamic random access memory in which one memory cell is composed of a transistor and one capacitor, there is provided a plurality of reference potential generation circuits that generate a plurality of reference potentials between yss, which is a negative electrode, and +VDD, which is a positive electrode, and the plurality of reference potential generation circuits. A comparison voltage generation circuit consisting of a plurality of dummy cells that charges a plurality of capacitors with a plurality of potentials, and a storage signal determination circuit that compares and determines a plurality of voltages generated by the comparison voltage generation circuit and a signal voltage read from a memory cell. and a selection potential supply circuit that again supplies the signal level detected by the storage signal determination circuit to the bit line of the memory cell.
comprising at least an output conversion circuit that converts the output signal supplied by the selected potential supply circuit into an external output signal, and an input conversion circuit that converts an input signal from the outside into a potential corresponding to the input signal, 5. A multi-level dynamic random access memory characterized in that it is configured to store more than one bit of information in one memory cell consisting of one transistor and one capacitor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59096915A JPS60239994A (en) | 1984-05-15 | 1984-05-15 | Multivalued dynamic random access memory |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP59096915A JPS60239994A (en) | 1984-05-15 | 1984-05-15 | Multivalued dynamic random access memory |
Publications (1)
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|---|---|
| JPS60239994A true JPS60239994A (en) | 1985-11-28 |
Family
ID=14177653
Family Applications (1)
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|---|---|---|---|
| JP59096915A Pending JPS60239994A (en) | 1984-05-15 | 1984-05-15 | Multivalued dynamic random access memory |
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1984
- 1984-05-15 JP JP59096915A patent/JPS60239994A/en active Pending
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