JPS60234360A - Semiconductor memory - Google Patents
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- JPS60234360A JPS60234360A JP59090379A JP9037984A JPS60234360A JP S60234360 A JPS60234360 A JP S60234360A JP 59090379 A JP59090379 A JP 59090379A JP 9037984 A JP9037984 A JP 9037984A JP S60234360 A JPS60234360 A JP S60234360A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、スタティック型ランダムアクセスメモリセル
に関し、特にセル面積を小型化して大容量メモリの実現
を容易ならしめる改良されたメモリセル構造に関する。TECHNICAL FIELD The present invention relates to static random access memory cells, and more particularly to an improved memory cell structure that reduces cell area and facilitates the realization of large capacity memories.
第１図は周知のＭＯ８構造のスタティック型ランダムア
クセスメモリセル部の等何回略図であり、第２図は従来
例に係る２層多結晶シリコンプロセスによるＮチャンネ
ルＭＯ８構造のレイアウトパターンの概略を示す上面図
である。FIG. 1 is a schematic diagram of a static random access memory cell portion of a well-known MO8 structure, and FIG. 2 is a schematic layout pattern of an N-channel MO8 structure formed by a conventional two-layer polycrystalline silicon process. FIG.
なお、本発明とは直接関係のない第２層めの多結晶シリ
コンパターン部分、即ち第１図において破線で囲まれた
領域は第２図において省略している０
第２図において、Ｐ−型シリコン基板１の主面側に７リ
ツプフロツグを構成する一対の絶縁ゲート型電界効果ト
ランジスタ（以下ＭＯ８と略す）ＭＯ８１゜とＭＯ８２
のソース又はドレイン用のＮ＋型拡散領域２．３．４及
び５がそれぞれ形成されている。Note that the second layer polycrystalline silicon pattern portion that is not directly related to the present invention, that is, the region surrounded by the broken line in FIG. 1, is omitted in FIG. A pair of insulated gate field effect transistors (hereinafter abbreviated as MO8) MO81° and MO82 forming a 7-lip frog on the main surface side of the silicon substrate 1.
N+ type diffusion regions 2.3.4 and 5 for the source or drain are respectively formed.
ＭＯＳｌのドレイン領域３には、破線の対角線で示すダ
イレクトコンタクト６を介してＭＯ８２の多結晶シリコ
ンゲート電極７の一端側が接続されると同時に、該多結
晶シリコンゲート電極７の一端上に設けられた右下りの
太線の対角線で示す層間コンタクト１０を介して第２層
めの多結晶シリコン層から成る第１図にＲ１で示した負
荷抵抗が接続され、これによってＭＯｓｌとＲ１とで第
１のインバータが構成されている０又、Ｍｏ８２のドレ
イン領域５には、破線の対角線で示すダイレクトコンタ
クト１２を介してＭＯ８ｌの多結晶シリコンゲルト電極
９の一端側が接続されると同時に、該多結晶シリコンゲ
ート電極９の他端に設けられた右下９の太線の対角線で
示す眉間コンタクト１１を介して、第２層めの多結晶シ
リコン層から成る第２図にＲ２で示した負荷抵抗が接続
され、これによってＭｏ８２とＲ２とで第２のインバー
タが構成されている。Ｒ１とＲ２とは第２層めの多結晶
シリコン配線によりＶｃｃに接続されている（ただし第
２図には示されていない）。One end side of a polycrystalline silicon gate electrode 7 of MO82 is connected to the drain region 3 of MOS1 via a direct contact 6 shown by a broken diagonal line, and at the same time, a A load resistor shown as R1 is connected to the second polycrystalline silicon layer in FIG. One end side of the polycrystalline silicon gel electrode 9 of MO8l is connected to the drain region 5 of Mo82, which is composed of a polycrystalline silicon gel electrode 9, via a direct contact 12 indicated by a dashed diagonal line, and at the same time, the polycrystalline silicon gel electrode 9 is connected to the drain region 5 of Mo82. A load resistor indicated by R2 is connected to the second layer of polycrystalline silicon layer in FIG. A second inverter is configured by Mo82 and R2. R1 and R2 are connected to Vcc by a second layer of polycrystalline silicon wiring (not shown in FIG. 2).
さらに、多結晶シリコン配澗１３を各ゲート電極とする
一対のトランスファーゲート用の絶縁ゲート型電界効果
トランジスタｙｆＯ８３及びＭＯｓ４がそれぞれ設けら
れている。Ｍｏ８３はＭＯ８Ｉと共通のドレイン領域３
と、コンタクト１４を介して第２図の縦方向に延びてい
るアルミニウム配線２１釦よりデータ線りに接続された
Ｎ十型拡散領域１６とをそれぞれ有している。Ｍｏ８４
の方もＭｏ５２のドレイン領域５にダイレクトコンタク
ト１２を介して接続された多結晶シリコンゲート電極９
及びダイレクトコンタクト８を介して接続されたドレイ
ン領域１８と、コンタクト１５を介して第２図の縦方向
に延びているアルミニウム配線２０によυデータ線りに
接続されたＮ＋＋拡散領域１７とをそれぞれ有している
。又、ＭＯ８ｌ、Ｍｏ８２のソース領域２．４は、Ｎ＋
型型数散層領域２３共通配線層として、コンタクト１９
を介し、第２図の縦方向に延びているアルミニウム配線
２２により接地電位に接続されている。ここで該接地電
位に接続されているアルミニウム配線２２は該アルミニ
ウム配線をはさんで隣り合うメモリセルと共有できるの
で、メモリセル１個当りのアルミニウム配線り、Ｄの分
と合わせて２′１／２本となる。通常、このアルミニウ
ム配線ピッチでメモリセルの横巾囚の下限が決まる。ま
たメモリセル内における一対の絶縁ゲート型電界効果ト
ランジスタＭＯ８１とＭｏ８２との共通のソース領域と
してＮ生型拡散層配線を用いている為、該Ｎ＋型型数散
層抵抗アルミニウム配線に比べて極めて高いことにより
、第２図に示すように特にＭｏ８２のソース領域の接地
電位の浮きを生じ、該ＭＯ８２のトランジスタ特性のア
ンバランスが生じる為、設計上の不都合となシやすい。Furthermore, a pair of insulated gate field effect transistors yfO83 and MOs4 for transfer gates each having a polycrystalline silicon substrate 13 as a gate electrode are provided. Mo83 is the common drain region 3 with MO8I
and an N0 type diffusion region 16 connected to the data line from the aluminum wiring 21 button extending in the vertical direction in FIG. 2 via the contact 14. Mo84
The polycrystalline silicon gate electrode 9 is also connected to the Mo52 drain region 5 via a direct contact 12.
and a drain region 18 connected through a direct contact 8, and an N++ diffusion region 17 connected to a υ data line through an aluminum wiring 20 extending in the vertical direction in FIG. 2 through a contact 15, respectively. have. In addition, the source regions 2.4 of MO8l and Mo82 are N+
The contact 19 serves as a common wiring layer for the type scattering layer region 23.
It is connected to the ground potential via an aluminum wiring 22 extending in the vertical direction in FIG. Here, the aluminum wiring 22 connected to the ground potential can be shared with adjacent memory cells across the aluminum wiring, so the aluminum wiring per memory cell, including D, is 2'1/ There will be 2 pieces. Usually, this aluminum wiring pitch determines the lower limit of the width of the memory cell. In addition, since the N-type diffusion layer wiring is used as the common source region of the pair of insulated gate field effect transistors MO81 and Mo82 in the memory cell, the resistance is extremely high compared to the N+ type diffused layer resistance aluminum wiring. As a result, as shown in FIG. 2, the ground potential of the source region of the Mo 82 in particular floats, resulting in unbalanced transistor characteristics of the MO 82, which is likely to cause problems in design.
前記不都合をできるだけ減少させる為には、前記共通ソ
ース領域の抵抗をできるだけ小さくしなければならず、
その為には、第２図におけるＮ＋＋拡散領域２３の巾を
ある程度大きくしなければならず、従ってセルの縦方向
の長さくＢ）が大きくなる欠点がある。In order to reduce the disadvantage as much as possible, the resistance of the common source region must be made as small as possible,
For this purpose, the width of the N++ diffusion region 23 in FIG. 2 must be increased to some extent, which has the disadvantage that the length B) of the cell in the vertical direction becomes large.
本発明の目的は、前述した従来のスタディツク型メモリ
セル構造の欠点を解消し、セル面積の°小型化および特
性の良好な半導体記憶装置を提供するものである。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the conventional study type memory cell structure described above, and to provide a semiconductor memory device with a smaller cell area and better characteristics.
本発明は、互いにゲートとドレインを交差接続した一対
の電界効果トランジスタと該トランジスタの各々へ電流
を供給する一対の負荷とより成るフリップフロップ回路
、及び該回路の選択用トランジスタを備えだランダムア
クセスメモリセルにおいて、前記一対のトランジスタの
ソース領域が半導体基板中に形成された高融点金属シリ
サイド層から成る接地線に接続されていること全特徴と
する半導体記憶装置である。The present invention provides a random access memory comprising a flip-flop circuit comprising a pair of field effect transistors whose gates and drains are cross-connected to each other and a pair of loads that supply current to each of the transistors, and a selection transistor of the circuit. The semiconductor memory device is characterized in that in the cell, source regions of the pair of transistors are connected to a ground line made of a refractory metal silicide layer formed in a semiconductor substrate.
以下、本発明の実施例に係るスタティックＲＡＭＩＣの
メモリセル構造を図面を参照して説明する。Hereinafter, a memory cell structure of a static RAMIC according to an embodiment of the present invention will be explained with reference to the drawings.
第３図はそのレイ、アウトパＺ−ンの上面図である。第
３図のパターンレイアウトは第２図のパターンレイアウ
トを改良したものであり、それぞれのパターンについて
以下のような対応がある。FIG. 3 is a top view of the lay and out pan Z. The pattern layout in FIG. 3 is an improved version of the pattern layout in FIG. 2, and each pattern has the following correspondence.
Ｍｏ８５・・・Ｍ ＯＳ １ ＋ Ｍ ＯＳ ６・・・
Ｍｏ８２．Ｍｏ８７・・・Ｍ ＯＳ ３ ＋ＭＯ８８・
・・Ｍｏ８４．６１・・・１，６２・・・２，６３・・
・３゜６４・・・４．６５・・・５．６６・・・６．６
７・・・７，６８・・・８゜６９・・・９．７０・・・
１０．７１川１１．７２・・・１２．７３・・・１３゜
７４・・・１４．７５・・・１５．７６・・・１６．７
７・・・１７．７８・・・１８゜８０・・・２０．８１
・・・２１゜
又、第２図の場合と同様に、負荷抵抗および電源Ｖｃｃ
への接続配線を形成する第２層めの多結晶シリコン層の
図示は省略しである。Mo85...M OS 1 + M OS 6...
Mo82. Mo87...M OS 3 +MO88・
...Mo84.61...1,62...2,63...
・3゜64...4.65...5.66...6.6
7...7,68...8°69...9.70...
10.71 River 11.72...12.73...13°74...14.75...15.76...16.7
7...17.78...18°80...20.81
...21°Also, as in the case of Fig. 2, the load resistance and power supply Vcc
The illustration of the second polycrystalline silicon layer forming the connection wiring to is omitted.
本発明の実施例を示す第３図が従来技術による第２図と
異なるのは、ＭＯＳ５及びＭＯＳ、のソース領域となる
６２．６４のＮ＋＋拡散領域上に接地電位の高融点金属
シリサイド層８４が配されていることである。これによ
シ、第２図におけるメモリセル図面上縦方向に延びてい
るアルミニウム配線のうち、接地線を省くことができる
。従ってメモリセル１個当りのアルミニウム配線は、デ
ータ線り。The difference between FIG. 3 showing the embodiment of the present invention and FIG. 2 showing the prior art is that a refractory metal silicide layer 84 at ground potential is provided on the N++ diffusion region 62.64 which becomes the source region of MOS5 and MOS. It is that it is arranged. Accordingly, the ground line can be omitted from the aluminum wiring extending vertically in the memory cell drawing in FIG. Therefore, the aluminum wiring per memory cell is a data line.
Ｄのみの２本とすることができ、第２図のセルサイズと
比較して、第３図の横巾（Ｑは、第２図の横巾（４）よ
り小さくすることができる。It is possible to have two cells of only D, and compared to the cell size in FIG. 2, the width (Q can be made smaller than the width (4) in FIG. 2) in FIG. 3.
又、接地配線として高融金属シリサイド層を用いている
為、第２図における共通のソース領域としてのＶ型拡散
層領域に比べて、各メモリセルの接地配線層の層抵抗を
小さくすることができるので、第２図における共通のソ
ース領域としてのＮ＋凰拡散領域２３の巾と比較して、
本発明における第３図の共通ソース領域としてのす型拡
散領域巾を小さくすることができる。すなわち、第２図
のセルサイズと比べて、第３図の縦の長さく６）は、第
２図の縦の長さくＢ）よシ小さくすることができる。Furthermore, since a refractory metal silicide layer is used as the ground wiring, it is possible to reduce the layer resistance of the ground wiring layer of each memory cell compared to the V-type diffusion layer region as a common source region in FIG. Therefore, compared to the width of the N+ diffusion region 23 as a common source region in FIG.
In the present invention, the width of the square-shaped diffusion region as a common source region in FIG. 3 can be reduced. That is, compared to the cell size in FIG. 2, the vertical length 6) in FIG. 3 can be made smaller than the vertical length B) in FIG.
従って、本発明によるメモリセル構造を用いれば、従来
よりセル面積の小型化に対して有効とな９、大容量メモ
リの実現を容易ならしめることができる。Therefore, by using the memory cell structure according to the present invention, it is possible to easily realize a large-capacity memory, which is more effective in reducing the cell area than in the past.
次に本発明の実施例に係る半導体記憶装置の断面構造を
説明する。第４図は第３図中の一点鎖線で示した■−（
Ｅり部分の断面図である。６１はＰ−型シリコン基板、
１０１は該基板上に選択酸化法により形成されたフィー
ルド酸化膜、６９は第１層めのリンドープの気相成長に
よ多形成された多結晶シリコン配線、６３はイオン注入
法によ多形成されたドレイン領域となるＮ＋型型数散層
領域６２は該ドレイン領域６３と同時に形成されたソー
ス領域となるＮ＋型型数散層領域１０２は気相成長法に
より形成されたシリコン酸化膜、８４は該シリコン酸化
膜１０２に選択的に設けられた開口部を介して前記ソー
ス領域６２上に形成された高融点金属シリサイド層、１
０３は前記第１層めの多結晶シリコン配線層と第２層め
の多結晶シリコン配線層（図示せず）との絶縁の為の気
相成長法によるシリコン酸化膜、１０４は第２層めの多
結晶シリコン配線層（図示せず） とアルミニウム配線
層との絶縁の為の気相成長法によるリンガラス層、８０
はアルミニウム配線層である。Next, a cross-sectional structure of a semiconductor memory device according to an embodiment of the present invention will be explained. Figure 4 shows the ■-(
It is a sectional view of the E part. 61 is a P-type silicon substrate;
101 is a field oxide film formed on the substrate by selective oxidation, 69 is a first layer of polycrystalline silicon wiring formed by phosphorus-doped vapor phase growth, and 63 is a polycrystalline silicon wiring formed by ion implantation. The N+ type scattered layer region 62, which will become the drain region, is formed at the same time as the drain region 63. The N+ type scattered layer region 102, which will become the source region, is a silicon oxide film formed by vapor phase growth. A high melting point metal silicide layer 1 formed on the source region 62 through an opening selectively provided in the silicon oxide film 102.
03 is a silicon oxide film grown by a vapor phase growth method for insulating the first polycrystalline silicon wiring layer and the second polycrystalline silicon wiring layer (not shown), and 104 is a second layer silicon oxide film. A phosphorus glass layer formed by vapor phase growth for insulation between a polycrystalline silicon wiring layer (not shown) and an aluminum wiring layer, 80
is an aluminum wiring layer.
本構造において重要なことは、本発明で用いられる絶縁
ゲート型電界効果トランジスタのソース領域上に高融点
金属シリサイド層が形成されているということであり、
これにょシンース領域の抵抗はＮ＋型型数散層みの場合
に比べて十分に小さくなっている為、ソース電位のグラ
ンド電位からの浮きが大きくなることによるトランジス
タ特性の悪化を防止できるとともに、ソース領域に接続
されるアルミニウム配線の数を減らすことができるので
、装置サイズの小型化を実現できるものである。What is important in this structure is that a high melting point metal silicide layer is formed on the source region of the insulated gate field effect transistor used in the present invention.
Since the resistance of the N+ type scattering region is sufficiently smaller than that of the N+ type sparsely-dispersed layer, it is possible to prevent deterioration of transistor characteristics due to an increase in the deviation of the source potential from the ground potential. Since the number of aluminum wirings connected to the area can be reduced, the size of the device can be reduced.
次に本発明における構造の作製方法を、上述した構造以
外の領域をも含めて第５囚図〜第５■図を参照して説明
する。まず、第５（５）図に示すように、 Ｐ″″型半
導体基板２０１の主面側に周知の選択酸化法によって厚
いフィールド酸化膜２０２を形成した後、ゲート酸化膜
としての薄い酸化膜２０３を熱酸化法で形成する。そし
て周知のフォトエツチング法によりダイレクトコンタク
ト部２０４のゲート酸化膜をエツチング除去してから、
表面上全体に第１層めの多結晶シリコン層２０５を気相
成長法によ多形成する。その後、熱拡散法にょシ該多結
晶シリコン層２０５にリンをドープし、同時にダイレク
トコンタクト開口部下にＮ＋型型数散層領域２０６形成
する。Next, a method for manufacturing the structure according to the present invention will be explained with reference to FIGS. First, as shown in FIG. 5(5), a thick field oxide film 202 is formed on the main surface side of a P"" type semiconductor substrate 201 by a well-known selective oxidation method, and then a thin oxide film 203 as a gate oxide film is formed. is formed using a thermal oxidation method. Then, the gate oxide film of the direct contact portion 204 is removed by etching using a well-known photoetching method.
A first polycrystalline silicon layer 205 is formed over the entire surface by vapor phase growth. Thereafter, the polycrystalline silicon layer 205 is doped with phosphorus using a thermal diffusion method, and at the same time an N+ type scattered layer region 206 is formed under the direct contact opening.
次に第５の）図に示すように、前記第１層めの多結晶シ
リコン層２０５を周知のフォトエツチング法でパターニ
ングすることにより多結晶シリコンゲート電極２０７及
び多結晶シリコン配線２０８を形成する。しかる後、該
多結晶シリコンゲート電極２０７及び該多結晶シリコ／
配線２０８をマスクとして、前記薄いゲート酸化膜２０
３をエツチング除去する。その後Ｎ型不純物としての砒
素を基板２０１にイオン注入法によりドープし、かつア
ニールすることによって所定の深さのＶ型ソース領域２
０９及びドレイン領域２１０をそれぞれ形成する。そし
て気相成長法によるシリコン酸化膜２１１を表面上全体
に被着した後に周知のフォトエツチング法により前記Ｖ
型ソース領域２０９上の前記シリコン酸化膜をエツチン
グ除去して開口部２１２を形成し、その後スパッタ法に
より高融点金属、例えばチタ／２１３を被着する。Next, as shown in FIG. 5), the first polycrystalline silicon layer 205 is patterned by a well-known photoetching method to form a polycrystalline silicon gate electrode 207 and a polycrystalline silicon wiring 208. After that, the polycrystalline silicon gate electrode 207 and the polycrystalline silicon/
Using the wiring 208 as a mask, the thin gate oxide film 20 is
3 is removed by etching. Thereafter, the substrate 201 is doped with arsenic as an N-type impurity by ion implantation, and annealed to form a V-type source region 2 of a predetermined depth.
09 and a drain region 210 are formed, respectively. After a silicon oxide film 211 is deposited on the entire surface by vapor phase growth, the V
The silicon oxide film on the type source region 209 is removed by etching to form an opening 212, and then a high melting point metal such as titanium/213 is deposited by sputtering.
次に第５ （（１”１図に示すように、熱処理法により
該高融点金属をシリサイド化してＮ＋型ソース領域２０
９上にチタンシリサイド層２１４を形成し、シリコン酸
化膜２１１上のチタンを選択的に除去した後に気相成長
法によるシリコン酸化膜２１５を表面上全体に被着する
。Next, as shown in FIG.
A titanium silicide layer 214 is formed on the silicon oxide film 211, and after selectively removing titanium on the silicon oxide film 211, a silicon oxide film 215 is deposited on the entire surface by vapor phase growth.
次に１第５（２）図に示すように、周知のフォトエツチ
ング法によシ該シリコン酸化膜２１５に開口部２１６を
形成した後に第２層めの多結晶シリコン層２１７を表面
上全体に気相成長法により被着する。Next, as shown in FIG. 5(2), after forming an opening 216 in the silicon oxide film 215 by a well-known photoetching method, a second polycrystalline silicon layer 217 is formed over the entire surface. Deposited by vapor phase growth method.
さらに気相成長法によりシリコン窒化膜２１８を表面上
全体に被着した後に周知のフォトエツチング法によシ、
負荷抵抗部分とすべき前記第２層めの多結晶シリコン層
２１７上にのみ該シリコン情化膜２１８を残す。その後
、該シリコン窒化膜２１８をマスクとして前記第２層め
の多結晶クリコン層２１７にリンをイオン注入法により
ドープし、配線層として適当な抵抗値を示すＮ＋型多結
晶シリコン層２１７及び高抵抗値を示す負荷抵抗として
の多結晶シリコンＲ２１９を得る。そして周知のフォト
エツチング法により第２層めの多結晶シリコン層２１７
のパターンを形成する。Furthermore, after a silicon nitride film 218 is deposited on the entire surface by a vapor phase growth method, a well-known photoetching method is applied.
The silicon film 218 is left only on the second polycrystalline silicon layer 217 which is to be the load resistance portion. Thereafter, using the silicon nitride film 218 as a mask, the second polycrystalline silicon layer 217 is doped with phosphorus by ion implantation to create an N+ type polycrystalline silicon layer 217 with a resistance value suitable for use as a wiring layer and a high resistance layer. Polycrystalline silicon R219 is obtained as a load resistor that exhibits a value. Then, a second polycrystalline silicon layer 217 is formed using a well-known photoetching method.
form a pattern.
次に、第５（ト）図に示すように、通常の方法に従って
前記シリコン窒化膜２１８をエツチング除去した後、リ
ンガラス層２２０を気相成長法により表面上全体に被着
し、コンタクト開口部を形成して、アルミニウム配線２
２１．２２２を施す。Next, as shown in FIG. 5(g), after the silicon nitride film 218 is removed by etching according to a conventional method, a phosphorus glass layer 220 is deposited on the entire surface by vapor phase growth, and the contact openings are and aluminum wiring 2
Apply 21.222.
以上、本発明に係る構造を得る為の製造方法を例示した
が、上述の実施例は、本発明の技術的思想に基づいて更
に変形が可能である。例えば第３図に示したメモリセル
レイアウトパターンは、該当プロセスの設計基準により
種々変更できるし、ソース領域上に設けられるシリサイ
ド層は、上述のチタンシリサイド以外の高融点金属シリ
サイドでも可能である。また上述の半導体領域の導電型
や使用する不純物の種類を変更してもよい。Although the manufacturing method for obtaining the structure according to the present invention has been illustrated above, the above-mentioned embodiment can be further modified based on the technical idea of the present invention. For example, the memory cell layout pattern shown in FIG. 3 can be changed in various ways depending on the design criteria of the relevant process, and the silicide layer provided on the source region can be made of refractory metal silicide other than the above-mentioned titanium silicide. Further, the conductivity type of the above-described semiconductor region and the type of impurity used may be changed.
以上説明したように本発明によれば、単位セル当シのア
ルミニウム配線の数を減らすことができるのでメモリセ
ルサイズの小型化が可能である。As described above, according to the present invention, the number of aluminum wiring lines per unit cell can be reduced, so that the size of the memory cell can be reduced.
またセルの接地線の抵抗を低くすることができるので、
性能の良好なメモリセルを得ることができる。Also, the resistance of the cell's grounding wire can be lowered, so
A memory cell with good performance can be obtained.
第１図は、メモリセル部の等側口略図、第２図は、従来
例に係る２層多結晶シリコンプロセスによるＮチャンネ
ルＭＯ８構造のレイアウトパターンの概略上面図、第３
図は本発明の実施例に係る２層多結晶シリコンブ日セス
によるＮチャンネルＭＯ８構造のレイアウトパターンの
概略上面図。
第４図は第３図のＥ −Ｅ’部の構造断面図、第５（４
）図〜第５（６）図は本発明に係る構造の製造方法を説
明するための構造断面図である。
Ｍｏ Ｓ ５ ＋ ＭＯＳ ６・・・インバータ用の電
界効果トランジスタ、
ＭＯ８７，ＭＯ８，・・・トランス７アーゲート用の電
界効果トランジスタ、
６２・・・ＭＯ８５のソース領域、
６４・・・ＭＯ８６のソース領域、
８４・・・ＭＯ８５，ＭＯ８６のソース領域上に設けら
れた高融点金属シリサイド層、
６３・・・ＭＯ８５のドレイン領域、
６５・・・ＭＯ８６のドレイン領域、
６６、６８．７２・・・ダイレクトコンタクト、６７、
６９．７３・・・多結晶シリコン配線０特許出願人 日
本電気株式会社
１ ；
第１図
第 ２ 図FIG. 1 is a schematic diagram of the isolateral opening of the memory cell section, FIG. 2 is a schematic top view of a layout pattern of an N-channel MO8 structure formed by a two-layer polycrystalline silicon process according to a conventional example, and FIG.
The figure is a schematic top view of a layout pattern of an N-channel MO8 structure using a two-layer polycrystalline silicon substrate according to an embodiment of the present invention. Figure 4 is a structural cross-sectional view of section E-E' in Figure 3;
) to FIG. 5(6) are structural sectional views for explaining the manufacturing method of the structure according to the present invention. Mo S 5 + MOS 6... Field effect transistor for inverter, MO87, MO8,... Field effect transistor for transformer 7 argate, 62... Source region of MO85, 64... Source region of MO86, 84... Refractory metal silicide layer provided on the source regions of MO85 and MO86, 63... Drain region of MO85, 65... Drain region of MO86, 66, 68.72... Direct contact, 67,
69.73...Polycrystalline silicon wiring 0 Patent applicant NEC Corporation 1; Figure 1 Figure 2
Claims (1)
トランジスタと該トランジスタの各々へ電流を供給する
一対の負荷とよ構成るフリツプフロツプ回路及び該回路
の選択用トランジスタを備えたランダムアクセスメモリ
セルにおいて、前記一対のトランジスタのソース領域が
半導体基板中に形成された高融点金属のシリサイド層か
ら成る接地線に接続されていることを特徴とする半導体
記憶装置。In a random access memory cell comprising a flip-flop circuit comprising a pair of field effect transistors whose gates and drains are cross-connected to each other and a pair of loads supplying current to each of the transistors, and a selection transistor of the circuit, A semiconductor memory device characterized in that a source region of the transistor is connected to a ground line made of a silicide layer of a refractory metal formed in a semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090379A JPS60234360A (en) | 1984-05-07 | 1984-05-07 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090379A JPS60234360A (en) | 1984-05-07 | 1984-05-07 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234360A true JPS60234360A (en) | 1985-11-21 |
Family
ID=13996930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090379A Pending JPS60234360A (en) | 1984-05-07 | 1984-05-07 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234360A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186655A (en) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPH01264257A (en) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | Semiconductor device |
| JPH02122522A (en) * | 1988-10-31 | 1990-05-10 | Sony Corp | Semiconductor device and manufacture thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843568A (en) * | 1981-09-09 | 1983-03-14 | Nec Corp | Complementary type insulating gate field effect semiconductor memory device |
| JPS5858766A (en) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | Insulating gate type field-effect semiconductor device and its manufacture |
| JPS594160A (en) * | 1982-06-21 | 1984-01-10 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | Static ram cell |
| JPS5958860A (en) * | 1982-09-29 | 1984-04-04 | Toshiba Corp | Semiconductor memory device |
-
1984
- 1984-05-07 JP JP59090379A patent/JPS60234360A/en active Pending
Patent Citations (4)
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