JPS60233740A - Scan path controller - Google Patents
Scan path controllerInfo
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- JPS60233740A JPS60233740A JP59090394A JP9039484A JPS60233740A JP S60233740 A JPS60233740 A JP S60233740A JP 59090394 A JP59090394 A JP 59090394A JP 9039484 A JP9039484 A JP 9039484A JP S60233740 A JPS60233740 A JP S60233740A
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- Japan
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- scan
- data
- register
- scan path
- path
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、装置またはパッケージ単位に複数のフリップ
フロップを直列に接続し、クロックを供給するごとに前
記フリップフロップに格納されたデータの全体が接続順
にしたがってシフトするスキャンパスを備えたデータ処
理装置に使用されるスキャンバス制御装置に関する。Detailed Description of the Invention [Technical Field] The present invention connects a plurality of flip-flops in series in each device or package, and each time a clock is supplied, the entire data stored in the flip-flops is connected in the order of connection. The present invention relates to a scan path control device used in a data processing device having a shifting scan path.
従来、この種のスキャンバス制御装置は、被制御装置で
ある論理装置を複数制御し5るように構成されて〜・る
ため、各々の論理装置からは物理的に遠隔の場合が多い
。Conventionally, this type of scan canvas control device is configured to control a plurality of logical devices, which are controlled devices, and is therefore often physically remote from each logical device.
第1図はこの種の従来のスキャンバヌ制御装置を備えた
データ処理装置の一例を示すブロック図である。論理装
置lはスキャンパス2.8.4および5を備え、それぞ
れのスキャンパス2〜bにはスキャンインデータ111
がスキャンパス制御装置9内のスキャンレジスタ11か
ら入力し、スキャンパス2〜5のそれぞれ出力であるス
キャンアウトデータ21.81.41.51は論理装置
l4餡けられた選択手段6へ入力され、選択手段6の出
力であるスキャンアウトデータ61はスキャンレジスタ
11へ入力される。スキャンパス制御装置9に備えられ
たスキャンパス制御手段lOはシフトクロック102を
スキャンパス2〜5へ、スキャンアクトデータ21.8
1.41.51のいずれ塾を選択するかを制御する選択
信号105を選択手段6へそれぞれ送出する。また、シ
フトレジスタで構成されスキャンデータを保持するスキ
ャンレジスタ11のシフトクロック104もスキャンパ
ス制御手段lOから送出される。FIG. 1 is a block diagram showing an example of a data processing device equipped with this type of conventional scan vane control device. Logical device l comprises scan paths 2.8.4 and 5, each scan path 2-b has scan-in data 111.
is input from the scan register 11 in the scan path control device 9, and the scan out data 21, 81, 41, 51, which are the outputs of scan paths 2 to 5, are input to the selection means 6 which is added to the logic device 14, Scan-out data 61, which is the output of the selection means 6, is input to the scan register 11. The scan path control means lO provided in the scan path control device 9 shifts the shift clock 102 to the scan paths 2 to 5, and scan act data 21.8.
A selection signal 105 for controlling which cram school to select from 1.41.51 is sent to the selection means 6, respectively. Further, a shift clock 104 of the scan register 11, which is constituted by a shift register and holds scan data, is also sent from the scan path control means IO.
次に、第2図のタイムチャートを参照しながら、第1図
に示したスキャンパス制御装WIL9におけるスキャン
動作を、スキャンパス2の内容とスキャンレジスタ11
の内容を入れ替える場合について説明する。シフトクロ
ック102 、104をスキャンパス2I4.スキャン
レジスタ11にそれぞれ印加する前はスキャンインデー
タ111およびスキャンアクトデータ61としてそれぞ
れデータa1%h’%が出力されている。これらのデー
タa1〜. bi%は伝搬時間を紅遇してそれぞれスキ
ャンパス2とシフトレジスタ11の入力端子へ到達する
。到達した時点でスキャンパスz叫、シフトレジスタ1
1にシフトクロック109.104がそれぞれ印加され
、スキャンインデータa1$はスキャンパス2.スキャ
ンアウトデータb1%はスキャンレジスタ11の先頭の
フリップフロップへ取込まれる。これらシフトクロック
102.104によりスキャンパス2およびスキャンレ
ジスタ11は1ビツトシフトし、スキャンインデータi
llとしてデータa2h*スキャンアウトデータ61と
してデータbzlが出力される。以上の動作を5回繰返
すことによりスキャンパス2の内容と、スキャンレジス
タ11の内容なすべて入れ替えることができる。Next, referring to the time chart in FIG. 2, the scan operation in the scan path control device WIL9 shown in FIG.
We will explain the case where the contents of . Shift clocks 102, 104 are transferred to scan path 2I4. Before being applied to the scan register 11, data a1%h'% is output as scan-in data 111 and scan act data 61, respectively. These data a1~. bi% reaches the scan path 2 and the input terminal of the shift register 11, respectively, depending on the propagation time. When reached, scan path z shout, shift register 1
Shift clocks 109 and 104 are applied to scan path 2.1, respectively, and scan-in data a1$ is applied to scan path 2.1. The scan-out data b1% is taken into the first flip-flop of the scan register 11. These shift clocks 102 and 104 shift the scan path 2 and the scan register 11 by 1 bit, and the scan in data i
Data a2h as ll*data bzl as scan-out data 61 is output. By repeating the above operation five times, the contents of the scan path 2 and the contents of the scan register 11 can all be replaced.
このように、従来のスキャンパス制御装置においては、
スキャンイン動作においてスキャンレジスタからスキャ
ンパスの入力端子へスキャンインデータを伝達する際に
はスキャンレジスタからスキャンインデータを送出し、
それがスキャンパスの入力端子へ到達するまではシフト
クロックを印加できず、クロックでフリップフロップに
取込まれるまでは次のスキャンインデータを送出するこ
とかできなかった。また、スキャンアウト動作において
も同様に、スキャンアウトデータがスキャンレジスタの
入力端子へ到達し、取込まれるまでは次のシフトクロッ
クを印加することができなかった。従って、スキャンパ
スとスキャンレジスタから互いにデータを送出してそれ
が相手方に到達するまでデータを変化させることができ
ず、シフトクロックの間隔を長く設定せざるを得なかっ
丸この結果、シフト動作に多大の時間を要し、スキャン
パス制御装置が使用されるデータ処理装置の保守、診断
およびデバッグ等の性能の低下をきたしていた。In this way, in the conventional scan path control device,
In scan-in operation, when transmitting scan-in data from the scan register to the input terminal of the scan path, the scan-in data is sent from the scan register,
A shift clock could not be applied until the data reached the input terminal of the scan path, and the next scan-in data could not be sent until it was clocked into the flip-flop. Similarly, in the scan-out operation, the next shift clock cannot be applied until the scan-out data reaches the input terminal of the scan register and is taken in. Therefore, it is not possible to send data from the scan path and scan register to each other and change the data until it reaches the other party, and the shift clock interval has to be set long.As a result, the shift operation takes a lot of time. The scan path control device requires a lot of time to perform maintenance, diagnosis, debugging, etc. of the data processing device in which the scan path control device is used.
したがって、本発明の目的はシフト動作を高速に行なっ
てデータ処理装置の高性能の保守、診断およびデバッグ
機能を実現できるようにしたスキャンパス制御装置を提
供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a scan path control device that can perform shift operations at high speed and realize high-performance maintenance, diagnosis, and debugging functions of a data processing device.
本発明のスキャンパス制御装置は、スキャンパスから出
力されたスキャンアクトデータおよびスキャンパスへ入
力するスキャンインデータを格納するスキャンレジスタ
と、入力がスキャンパスの出力に接続され、出方がスキ
ャンレジスタの入力に接続されてスキャンアウトデータ
をスキャンレジスタへ伝達するために一時、保持する第
1のラッチ手段と、入力がスキャンレジスタの出方に接
続され、出力がスキャンパスの入力に接続されて、スキ
ャンインデータをスキャンパスへ伝達するために一時、
保持する第2のラッチ手段と、スキャンパスおよびスキ
ャンレジスタにシフトクロックを、第1および第2のラ
ッチ手段へラッチクロッりを、それぞれ出力するスキャ
ンパス制御手段とを有する。The scan path control device of the present invention includes a scan register that stores scan act data output from the scan path and scan-in data input to the scan path, and an input connected to the output of the scan path, and an output direction of the scan register. a first latch means connected to the input to temporarily hold the scan out data in order to transfer it to the scan register; temporarily in order to convey the information to the scan path.
It has a second latch means for holding, and a scan path control means for outputting a shift clock to the scan path and the scan register, and a latch clock to the first and second latch means, respectively.
以下、図面を参照しながら本発明の詳細な説明する。第
8図は本発明の一実施例に係るスキャンパス制御装置を
備えたデータ処理装置のブロック図である。Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 8 is a block diagram of a data processing device equipped with a scan path control device according to an embodiment of the present invention.
本実施例のスキャンパス制御装置Vは第1図のデータ処
理装置の従来のスキャンパス制御装置9において、スキ
ャンレジスタ11からスキャンパス2〜4へのスキャン
インデータillの信号路および選択手段6からスキャ
ンレジスタ11へのスキャンアウトデータ61の信号路
にラッチ手段7゜8を設け、スキャンパス制御手段10
′からラッチ手段7.8をそれぞれストローブするクロ
ック10L10Bを出力するようにしたものである。The scan path control device V of this embodiment is the conventional scan path control device 9 of the data processing device shown in FIG. A latch means 7.8 is provided on the signal path of the scan out data 61 to the scan register 11, and the scan path control means 10
', clocks 10L10B are outputted to strobe the latch means 7, 8, respectively.
次に、第4図のタイムチャートを参照しながら、本実施
例のスキャンパス制御装置qにおけるスキャン動作を、
スキャンパス2の内容とスキャンレジスタ11の内容を
入れ替える場合について説明する。Next, referring to the time chart in FIG. 4, the scan operation in the scan path control device q of this embodiment will be described as follows.
A case will be described in which the contents of the scan path 2 and the contents of the scan register 11 are exchanged.
先ず、スキャンレジスタ11に準備されたデータa11
. e a、91・・・・・・*al15のうち先頭の
データalがスキャンインデータ111として出力され
る。このデータa t’lは比較的短かい伝搬時間の経
過後にラッチ手段7の入力端子へ到達する。到達した時
点でスキャンパス制御手段lOからラッテクロック10
1がラッチ手段7に印加されると、データa4はラッチ
手段?へ保持されるとともにデータ線71へ出力される
。また、ある程度の伝搬時間の経過後にスキャンパス2
の入力端子へ到達する。なお、ラッチ手段7ヘデータが
保持された後はラッチ手段7の入力・は変化しても支障
がないのでスキャンインデータ111は次のデータに切
替えることができる。次に、スキャンパス制御手段IO
からシフトクロック102がスキャンパス2S4に印加
されると、データallがスキャンパス2の先頭のフリ
ップフロップに取込まれるとともにスキャンパス2が1
ビツトシフトしスキャンアウトデータ61はデータb1
iからデータb2 へ変化する。このデータb2 は伝
搬されラッチ手段8の入力端子へ到達する。クロック1
08はスキャンアウトデータ61が変化する前に印加さ
れ、データb五 がラッチ手段8へ取込まれるとともに
データ線81からスキスキャンレジスタ11の入力端子
に到達した時スー+−Vンパス制御手段10からスキャ
ンレジスタ11ヘクロツク104が印加され、データb
1 がスキャンレジスタllへ取込まれる。このように
ラッチ手段8ヘデータが保持された後はラッチ手段8の
入力は変化しても支障がな−いのでスキャンアウトデー
タ61は次のデータに切替えることが可能である。すな
わち、シフトクロックを次に印加できる間隔を短かく設
定できる。以上の動作を5回繰返すことによりスキャン
パス2の内容とスキャンレジスタ11の内容をすべて入
替えることができる。First, data a11 prepared in the scan register 11
.. e a,91...*al15, the first data al is output as scan-in data 111. This data a t'l reaches the input terminal of the latching means 7 after a relatively short propagation time. At the time of arrival, the scan path control means 10 outputs the latte clock 10.
When 1 is applied to the latch means 7, the data a4 is applied to the latch means ? It is held in the data line 71 and output to the data line 71. Also, after a certain amount of propagation time, the scan path 2
reaches the input terminal of Note that after the data is held in the latch means 7, there is no problem even if the input to the latch means 7 changes, so the scan-in data 111 can be switched to the next data. Next, the scan path control means IO
When the shift clock 102 is applied to the scan path 2S4, all data is taken into the first flip-flop of the scan path 2 and the scan path 2 is
Bit-shifted scan-out data 61 is data b1
i changes to data b2. This data b2 is propagated and reaches the input terminal of the latch means 8. clock 1
08 is applied before the scan out data 61 changes, and when the data b5 is taken into the latch means 8 and reaches the input terminal of the scan scan register 11 from the data line 81, the input voltage is applied from the +-V pass control means 10. A clock 104 is applied to the scan register 11, and data b
1 is taken into scan register ll. After the data is held in the latch means 8 in this way, there is no problem even if the input to the latch means 8 changes, so the scan-out data 61 can be switched to the next data. That is, the interval at which the shift clock can be applied next can be set short. By repeating the above operation five times, the contents of the scan path 2 and the contents of the scan register 11 can be completely replaced.
本発明は、以上説明したようにスキャンパスとスキャン
レジスタとの間にラッチ手段を設けることによりシフト
クロックのサイクルを短縮でき、データ処理装置の保守
、診断およびデバッグの機能の性能向上を実現できる。As described above, the present invention can shorten the cycle of the shift clock by providing the latch means between the scan path and the scan register, and can improve the performance of maintenance, diagnosis, and debugging functions of the data processing device.
第1図は従来のスキャンパス制御装置を備えたデータ処
理装置の一例を示すブロック図、第2図は第1図の動作
例を示すタイムチャート、第8図は本発明の一実施例に
係るスキャンパス制御装置を備えたデータ処理装置のブ
ロック図、第4図は第8図の動作例を示すタイムチャー
トである。
1・・・・・・論理装置、 2.8.4.5・・・・・
・スキャンパス。
6・・・・・・選択手段、 7.8・・・・・・ラッチ
手段。
9′・・・・・・スキャンパス制御装置。
1σ・・・・・・スキャンパス制御手段。
11・・・・・・スキャンレジスタ。
代理人内 原 晋″パ
/
% 、/
]1]
第 1 図
第 21!!
第 3 図
第 4 因FIG. 1 is a block diagram showing an example of a data processing device equipped with a conventional scan path control device, FIG. 2 is a time chart showing an example of the operation of FIG. 1, and FIG. 8 is a block diagram showing an example of the operation of FIG. 1. A block diagram of a data processing device equipped with a scan path control device, and FIG. 4 is a time chart showing an example of the operation of FIG. 8. 1...Logic device, 2.8.4.5...
・Scan path. 6... Selection means, 7.8... Latching means. 9′...Scan path control device. 1σ...Scan path control means. 11...Scan register. Agent Susumu Hara %, / ]1] Figure 1 Figure 21!! Figure 3 Figure 4 Cause
Claims (1)
直列に接続し、り四ツクを供給するごとに前記7リツプ
70ツブに格納されたデータの全体が接続順にしたがっ
てシフトするスキャンパスを備えたデータ処理装置に使
用されるスキャンバス制御装置であって、 前記スキャンパスから出力されたスキャンアウトデータ
および前記スキャンパスへ入力するスキャンインデータ
を格納するスキャンレジスタと、入力が前記スキャンパ
スの出力に接続され、出力が前記スキャンレジスタの入
力に接続されてスキャンアウトデータを前記スキャンレ
ジスタへ伝達するために一時、保持する第1のラッチ手
段と、入力が前記スキャンレジスタの出力に接続され出
力が前記スキャンパスの入力に接続されて、スキャンイ
ンデータを前記スキャンパスへ伝達するために一時、保
持する第2のラッチ手段と、前記スキャンパスおよび前
記スキャンレジスタにシフトクロックを、前記第1およ
び第2のラッチ手段へラッテクロックをそれぞれ出力す
るスキャンバス制御手段とを有することを特徴とするス
キャンバス制御装置。[Scope of Claims] A scan path in which a plurality of 70 tabs are connected in series in each device or package, and the entire data stored in the 70 tabs is shifted in accordance with the connection order each time the 70 tabs are supplied. A scan canvas control device used in a data processing device comprising: a scan register that stores scan-out data output from the scan path and scan-in data input to the scan path; a first latch means having an output connected to an input of the scan register to temporarily hold scan-out data in order to transmit the scan-out data to the scan register; and a first latch means having an input connected to the output of the scan register. a second latch means having an output connected to an input of the scan path to temporarily hold scan-in data for transmitting it to the scan path; and a scan canvas control device that outputs a latte clock to the second latch device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59090394A JPS60233740A (en) | 1984-05-07 | 1984-05-07 | Scan path controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59090394A JPS60233740A (en) | 1984-05-07 | 1984-05-07 | Scan path controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60233740A true JPS60233740A (en) | 1985-11-20 |
Family
ID=13997361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59090394A Pending JPS60233740A (en) | 1984-05-07 | 1984-05-07 | Scan path controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60233740A (en) |
-
1984
- 1984-05-07 JP JP59090394A patent/JPS60233740A/en active Pending
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