JPS60231999A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS60231999A JPS60231999A JP59086930A JP8693084A JPS60231999A JP S60231999 A JPS60231999 A JP S60231999A JP 59086930 A JP59086930 A JP 59086930A JP 8693084 A JP8693084 A JP 8693084A JP S60231999 A JPS60231999 A JP S60231999A
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- data bit
- parity
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はメモリ内で発生するビット誤Ｃｆｆ１自動的に
訂正する自己訂正回路を有する半導体記憶装置に係シ、
特に自己訂正回路の占有回路面積の縮小を図れる半導体
記憶装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a semiconductor memory device having a self-correction circuit that automatically corrects a bit error Cff1 occurring in a memory.
In particular, the present invention relates to a semiconductor memory device that can reduce the circuit area occupied by a self-correcting circuit.
従来の技術
半導体メモリ内で発生するビット誤りヲ自動的に訂正す
る回路を内蔵した半導体記憶装置として水平垂直パリテ
ィチェック符号を一本のワード線に接続している複数の
メモリセルに適用させることによシ、ビット誤ｂｔ自己
訂正する半導体記憶装置は先に提案している（％願昭５
６−３７２２３号）。2. Description of the Related Art As a semiconductor memory device with a built-in circuit that automatically corrects bit errors that occur within a semiconductor memory, horizontal and vertical parity check codes are applied to multiple memory cells connected to a single word line. Yes, a semiconductor memory device that self-corrects bit errors has been proposed (%Gan-Sho 5).
No. 6-37223).
第６図はその原理説明図で４Ｘ４のマトリックス上に配
置した１６個のデータビットに対する水平パリティビッ
トをａで示し、垂直パリティビットをｂで示す。ここで
データビットおよびパリティピッ）ａ、ｂｖｆ−第６図
（ａ）の破線で示す如く移動させると、同２次元マトリ
ックスは（ｂ）のような１次元マトリックスに変換する
ことができる。従って、第６図Φ）の１次元マトリック
スにおける２４ビツトのうち、上位１６ビツトの中の任
意の１ビツトの誤シは、同図実線で示すグループ毎に下
位８ビツトのパリティビットと比較することにょシ、誤
シビット位置を検出することができる。このため、上位
１６ピツトの任意の１ビツトに固定欠陥あるいは非固定
的な欠陥が生じても、その欠陥ビット位置を検出するこ
とができ、これに伴い誤シ訂正を簡単に行うことができ
る。FIG. 6 is an explanatory diagram of the principle, and the horizontal parity bit for 16 data bits arranged on a 4×4 matrix is indicated by a, and the vertical parity bit is indicated by b. By moving the data bits and parity bits (a, bvf) as shown by the broken lines in FIG. 6(a), the two-dimensional matrix can be converted into a one-dimensional matrix as shown in FIG. 6(b). Therefore, among the 24 bits in the one-dimensional matrix in Fig. 6 Φ), any one bit error among the upper 16 bits can be detected by comparing the parity bits of the lower 8 bits for each group shown by the solid line in the figure. It is possible to detect incorrect bit positions. Therefore, even if a fixed defect or a non-fixed defect occurs in any one of the upper 16 pits, the defective bit position can be detected, and accordingly, error correction can be easily performed.
第６図の原理を用いた自己訂正メモリの構成を第４図に
示す。第４図はデータビット幅が１ビツトの場合の自己
訂正メモリで、図中、１はメモリセル４で構成されるメ
モリセル部、２は水平パリティセル５で構成される水平
パリティセル部、３は垂直パリティセル６で構成させる
垂直パリティセル部、７−１〜７−ｍ、 ９ 、１３は
に本のビット線情報の中から１ビラトラ選択するセレク
タ、８は（Ｋｘｍ）本のビット線情報の中からにピッ）
’（ｆ−選択するセレクタ、１２はｍ本のビット線情報
の中から１ビツトを選択するセレクタ、２０ 、２１は
水平および垂直パリティチェック回路、２４はワード線
、３１は２人力ＡＮＤゲート、３２は２人力ＦＯＲゲー
トである。Ｋは垂直データビット線群の個数、ｍは水平
データビット線群の個数上水している。この構成では（
Ｋｘｍ）本のデータビット線と、（Ｋ十ｍ ）本のパリ
ティビット線で形成されている。（ＫＸｍ）本のデータ
ビット線はにビット単位で水平パリティビット情報を形
成するため、Ｋビット単位でグループ化され、ｍ個のグ
ループのデータビット線群を構成する。また、（Ｋｘｍ
）本のデータビット線はｍビット単位で垂直パリティビ
ット情報を形成するため、ｍビット単位でグループ化さ
れ、Ｋ個のグループのデータビットａ群を構成する。そ
して、水平パリティビット情報形成用のｍ個のグループ
の水平データビットａ群に対応して、ｍ本の水平パリテ
ィピット線と垂直パリティビット情報形成用のに個のグ
ループの垂直データビット線群に対応してに本の垂直パ
リティビット線が設けられ、それぞれのデータビット線
群の検査情報を受けもつ。FIG. 4 shows the configuration of a self-correcting memory using the principle of FIG. 6. FIG. 4 shows a self-correcting memory when the data bit width is 1 bit. In the figure, 1 is a memory cell section consisting of memory cells 4, 2 is a horizontal parity cell section consisting of horizontal parity cells 5, and 3 is a self-correcting memory when the data bit width is 1 bit. is a vertical parity cell section composed of vertical parity cells 6; 7-1 to 7-m, 9, and 13 are selectors for selecting one bit line information from among bit line information; and 8 is (Kxm) bit line information. (Pips from inside)
'(f-selector for selection; 12 is a selector for selecting one bit from m pieces of bit line information; 20 and 21 are horizontal and vertical parity check circuits; 24 is a word line; 31 is a two-manual AND gate; 32 is a two-person FOR gate. K is the number of vertical data bit line groups, m is the number of horizontal data bit line groups. In this configuration, (
It is formed of (Kxm) data bit lines and (K10m) parity bit lines. (KXm) data bit lines form horizontal parity bit information on a bit-by-bit basis, and are therefore grouped on a K-bit basis to form m groups of data bit lines. Also, (Kxm
) data bit lines form vertical parity bit information in units of m bits, and are therefore grouped in units of m bits to form K groups of data bits a. Then, corresponding to m groups of horizontal data bits a group for forming horizontal parity bit information, m horizontal parity pit lines and n groups of vertical data bit lines for forming vertical parity bit information are formed. Correspondingly, vertical parity bit lines are provided to receive test information for each data bit line group.
この構成において、水平および垂直パリティチェックを
行うための所望のデータビット情報が属しているデータ
ビット情報群はセレクタ８ ＋ ７−１〜７−ｍによっ
て選択され、水平および垂直パリティチェック回路２０
、２１に供給される。また、所望のデータビット情報
に関する水平および垂直パリティビット情報もセレクタ
１２ 、１３で選択され、それぞれ水平および垂直パリ
ティチェック回路２０ 。In this configuration, the data bit information group to which desired data bit information for performing horizontal and vertical parity checks belongs is selected by selectors 8+7-1 to 7-m, and horizontal and vertical parity check circuits 20
, 21. Horizontal and vertical parity bit information regarding desired data bit information are also selected by selectors 12 and 13, and horizontal and vertical parity check circuits 20, respectively.
２１に供給される。そして、所望のデータビット情報に
誤シが検出された場合、ゲート３１の出力は”１・とな
シ、ゲート３２においてそのデータビット情報は反転さ
れ、即ち訂正されて出力する。21. If an error is detected in the desired data bit information, the output of the gate 31 becomes "1", and the data bit information is inverted, ie, corrected, and outputted at the gate 32.
この構成のセレクタ、マルチプレクサ周辺のレイアウト
を第５図に示す。１はメモリセル部、２は水平パリティ
セル部、３は垂直パリティセル部、８は水平データビッ
ト線情報を選択するセレクタ、１０は垂直データビット
線情報群を選択するセレクタ、１１はマルチプレクサ、
１２ 、１３は水平あるいは垂直パリティピット線情報
を選択するセレクタ、２０ 、２１は水平および垂直パ
リティチェック回路、蜀はビット線情報すと選択信号８
を入力とじた２人力ＡＮＤゲート（第５図（ｂ）に示す
）、３１は２人ヵＡＮＤゲート、３２は２人力ＦＯＲゲ
ートである。このレイアウトにおいて、データビット線
は（ＫＸｍ）本、水平および垂直データビット線情報を
選択するセレクタ８．ｌＯの出力線は合わせて（Ｋ＋ｍ
）本となっている。したがってセレクタ８と１０の回路
面積は（ＫＸｍ）ＰＢ・（Ｋ＋ｍ）Ｐｓ（但しＰＢ：ビ
ット線ピッチ、ｐｓ：セレクタ出力線ピッチ）となる。FIG. 5 shows the layout around the selector and multiplexer in this configuration. 1 is a memory cell section, 2 is a horizontal parity cell section, 3 is a vertical parity cell section, 8 is a selector that selects horizontal data bit line information, 10 is a selector that selects a group of vertical data bit line information, 11 is a multiplexer,
12 and 13 are selectors for selecting horizontal or vertical parity pit line information, 20 and 21 are horizontal and vertical parity check circuits, and Shu is a bit line information selection signal 8.
31 is a two-person AND gate, and 32 is a two-person FOR gate (shown in FIG. 5(b)). In this layout, the data bit lines are (KXm), selector 8. selects horizontal and vertical data bit line information. The output lines of IO are (K+m
) It has become a book. Therefore, the circuit area of the selectors 8 and 10 is (KXm)PB·(K+m)Ps (where PB: bit line pitch, ps: selector output line pitch).
このセレクタの回路面積はメモリ内で、犬きく占有する
ことから、回路面積の低減化という点で問題がある。Since this selector occupies a large amount of circuit area within the memory, there is a problem in terms of reducing the circuit area.
発明が解決しようとする問題点
本発明は、上記従来における水平および垂直データビッ
ト線情報を選択するセレクタの回路面積がメモリ内で犬
きく占有するという問題を解決するものである。Problems to be Solved by the Invention The present invention solves the above-mentioned conventional problem in that the circuit area of the selector for selecting horizontal and vertical data bit line information occupies too much space in the memory.
問題点を解決するための手段
上記問題点を解決するため、本発明においては、所望の
データビット情報の誤り訂正を行うために、ビット線上
に、セレクタと共に複数のビット線情報のパリティチェ
ック回路を構成することによシ、メモリセルアレイ外に
引出すセレクタの複数の出力＋Ｗ金不要としている。Means for Solving the Problems In order to solve the above problems, in the present invention, in order to correct errors in desired data bit information, a plurality of parity check circuits for bit line information are provided on the bit line together with a selector. This structure eliminates the need for multiple outputs of the selector to be drawn out of the memory cell array.
実施例
第１図は本発明の１実施例の概念図であり、誤シ訂正符
号として水平垂直パリティチェック符号を用いたもので
ある。４０はＫＸｍ本のデータビット線、４１はｍ本の
水平パリティビット線、４２はに本の垂直パリティビッ
ト線、４３は垂直データビット線情報群を選択し、パリ
ティチェックをする回路、４４は水平データビット線情
報群を選択し、パリティチェックをする回路であり、こ
の実施例において、データビット線、水平パリティビッ
ト線と垂直パリティビット線に第１図の左に示す様にコ
ラムアドレス（Ａｏ〜Ａ、）ｖｉ′割シ当てる。そして
、同じ水平データビット線群に属するデータビット線は
割シ当てられた上位コラムアドレス（Ａｔ〜ＡＩ）が同
じものとし、同じ垂直データビット線群に属するデータ
ビット線は割ｇ当てられた下位↑
コラムアドレス（Ａｏ−Ａ４−ｓ ）が同じものとする
。Embodiment FIG. 1 is a conceptual diagram of an embodiment of the present invention, in which horizontal and vertical parity check codes are used as error correction codes. 40 is KXm data bit lines, 41 is m horizontal parity bit lines, 42 is two vertical parity bit lines, 43 is a circuit for selecting a vertical data bit line information group and performing a parity check, 44 is a horizontal circuit This circuit selects a data bit line information group and performs a parity check. In this embodiment, the data bit line, horizontal parity bit line, and vertical parity bit line are assigned column addresses (Ao to A.) vi′ assignment. Data bit lines belonging to the same horizontal data bit line group have the same assigned upper column address (At to AI), and data bit lines belonging to the same vertical data bit line group have the same assigned lower column address. ↑ The column addresses (Ao-A4-s) are the same.
このようにすると、水平データビット線群は連続したに
本のデータビット線で１グループ會構成し、全体でｍグ
ループを構成する。また垂直データビット線群はに本ご
とにｍ本のデータビット線で１グループを構成し、全体
でにグループを構成する。In this way, the horizontal data bit line group constitutes one group of consecutive data bit lines, and constitutes m groups in total. Further, each vertical data bit line group constitutes one group of m data bit lines, and constitutes a group as a whole.
このようなコラムアドレス配置を利用し、回路４３゜羽
は検査対象のデータビットが属している水平データビッ
ト線情報群と垂直データビット線情報群とを選択しパリ
ティチェック金する。そして、検査対象のデータビット
情報に誤シが検出された場合、ゲート３１の出力は“１
”となシ、ゲート３２においてそのデータビット情報は
反転され、即ち訂正されて出力する。Using such a column address arrangement, the circuit 43 selects the horizontal data bit line information group and the vertical data bit line information group to which the data bit to be inspected belongs and performs a parity check. If an error is detected in the data bit information to be inspected, the output of the gate 31 is “1”.
Then, in gate 32, the data bit information is inverted, ie, corrected, and output.
次に具体的な構成について説明する。第２図は第１図の
回路４３ 、４４の具体的な構成例であシ、ビット線情
報の相補信号を入力としている。刃、６０−１〜６０−
Ｋ 、 ６１ 、６２はビット線情報の相補信号上用い
て、２つの基準電圧（ＶＨ、Ｖｙ、、 ） ｋ伝達する
２つの経路をスイッチする回路、５１−１〜５１−ｍは
それぞれ連続したに対のデータビット線情報から１対を
選択し、前段から入力した基準電圧を伝達する経路を選
択したデータビット線情報に従ってスイッチし、その基
準電圧を出力する回路、５２はに対の垂直パリティビッ
ト線情報から１対を選択し、その情報と５１−ｍの出力
を用いて垂直データビット線情報群のパリティチェック
をする回路、５３−１〜５３−にはそのビット線対に割
り当てられた下位コラムアドレスのデコード信号線、５
４は垂直データビット線情報群のパリティチェック結果
の出力線、５５−１〜５５−ｍは連続したに対のデータ
ビット線情報を入力し、それらのパリティを生成し、そ
のパリティ金信号ｆｆＭ５７ （５７−１〜５７−ｍ）
に従って信号線５９に出力する回路、閃はｍ対の水平パ
リティビット線情報から１対を選択し、その情報と信号
線５９上の情報とを用いて水平データビット線情報群の
パリティチェックをする回路、５７−１〜５７−ｍはそ
のビット線対に割り当てられた上位コラムアドレスのデ
コード信号線、品は水平データビット線情報のパリティ
チェック結果の出力線、５９は信号線である。次に回路
動作について説明する。第２図の（ａ）において、入力
するビット線情報が確定した後、回路５１−１〜５１−
ｍはそれぞれ連続するに対のデータビット線情報の中か
ら、下位コラムアドレスデコード信号、５３−１〜５３
−Ｋに従って１対のデータビット線情報を選択する。そ
して、回路５１−１〜５１−ｍの全体でｍ対のデータビ
ット線情報を選択し、それらの情報に従って基準電圧（
ＶＬ、ＶＨ）を伝達する２つの経路が形成され、垂直デ
ータビット線情報群のパリティを生成する。さらに、回
路５２ではに対の垂直パリティビット線情報の中から下
位コラムアドレスデコード信号に従って、前記垂直デー
タビット線情報群に対応しｆｃ１対の垂直パリティビッ
ト線情報を選択し、その情報と回路５１−ｍの出力とを
用いて、垂直データビット線情報群のパリティチェック
を行う。その結果は出力線９に伝えられる。次に第２図
の（ｂ）において、入力するビット線情報が確定後、回
路５５−１〜５５−ｍでは各々２つの基準電圧（ＶＬ
＋ ＶＨ）を伝達する経路が形成され、ｍグループの水
平データビットａ情報群のパリティが生成される。そし
て、上位コラムアドレスデコード信号に従って、所望の
水平データビット線情報群のパリティを信号線５９に伝
える。また、回路Ｉではｍ対の水平パリティビット線情
報の中から上位コラムアドレスデコード信号に従って前
記水平データビット線情報群に対応した１対の水平パリ
ティビット線情報を選択し、その情報と信号線５９上に
伝えられたパリティと全周いて水平データビットａ情報
群のパリティチェックを行い、その結果は出力線部に伝
えられる。Next, a specific configuration will be explained. FIG. 2 shows a specific example of the configuration of the circuits 43 and 44 shown in FIG. 1, which input complementary signals of bit line information. Blade, 60-1 to 60-
K, 61, 62 are circuits for switching two paths for transmitting two reference voltages (VH, Vy, . . . ) using complementary signals of bit line information; 52 is a circuit that selects one pair from data bit line information of the pair, switches the path for transmitting the reference voltage input from the previous stage according to the selected data bit line information, and outputs the reference voltage; 52 is the vertical parity bit of the pair; A circuit that selects one pair from the line information and uses that information and the output of 51-m to check the parity of the vertical data bit line information group. Column address decode signal line, 5
4 is an output line of the parity check result of the vertical data bit line information group, and 55-1 to 55-m input the data bit line information of consecutive pairs, generate their parity, and output the parity gold signal ffM57 ( 57-1 to 57-m)
Accordingly, the circuit that outputs to the signal line 59 selects one pair from m pairs of horizontal parity bit line information, and uses that information and the information on the signal line 59 to perform a parity check on the horizontal data bit line information group. In the circuits, 57-1 to 57-m are decode signal lines for upper column addresses assigned to the bit line pairs, 57-m are output lines for parity check results of horizontal data bit line information, and 59 is a signal line. Next, the circuit operation will be explained. In FIG. 2(a), after the bit line information to be input is determined, the circuits 51-1 to 51-
m is the lower column address decode signal, 53-1 to 53, from among the data bit line information of each successive pair.
- Select a pair of data bit line information according to K. Then, m pairs of data bit line information are selected in the entire circuits 51-1 to 51-m, and the reference voltage (
Two paths are formed to transmit the data (VL, VH) to generate parity for the vertical data bit line information group. Furthermore, the circuit 52 selects the fc1 pair of vertical parity bit line information corresponding to the vertical data bit line information group from among the pairs of vertical parity bit line information according to the lower column address decode signal, and the circuit 52 selects fc1 pair of vertical parity bit line information corresponding to the vertical data bit line information group. -m is used to perform a parity check on the vertical data bit line information group. The result is transmitted to output line 9. Next, in FIG. 2(b), after the input bit line information is determined, the circuits 55-1 to 55-m each receive two reference voltages (VL
+VH) is formed, and parity of m groups of horizontal data bits a information group is generated. Then, the parity of the desired horizontal data bit line information group is transmitted to the signal line 59 in accordance with the upper column address decode signal. Further, in circuit I, one pair of horizontal parity bit line information corresponding to the horizontal data bit line information group is selected from m pairs of horizontal parity bit line information according to the upper column address decode signal, and the information and the signal line 59 are selected. A parity check is performed on the horizontal data bit a information group all around the parity transmitted above, and the result is transmitted to the output line section.
このように構成すると、水平ならびに垂直データビット
線情報群を選択しパリティチェックを行う回路は、おの
おのセレクタ領域として、ワード線に並行な２本の配線
領域とパリティチェック全行う回路領域として、ワード
線に並行な２本の配線領域（合計４本の配線）とで占め
られる。従ってそれら全体の回路はワード線に並行な８
本の配線領域で構成できる。その回路面積は（Ｋ Ｘ
ｍ ）ＰＢ・８Ｐｓとなシ、従来構成のセレクタ８・１
０の回路面積の８／（Ｋ＋ｍ）倍で実現できる。With this configuration, the circuit that selects horizontal and vertical data bit line information groups and performs a parity check has two wiring areas parallel to the word line as a selector area, and a circuit area that performs all parity checks on the word line. and two wiring areas parallel to each other (four wirings in total). Therefore, their entire circuit consists of 8 parallel to the word line.
It can be configured with the wiring area of the book. The circuit area is (K
m) PB・8Ps and conventional configuration selector 8・1
This can be realized with 8/(K+m) times the circuit area of 0.
第３図も第１図の回路４３ 、４４の具体的な構成例イ
ンバータ（８３、８５、８４、８６）によって、そ（Ｄ
ｂａｒ 信号を生成し、その相補信号を用いて２つの
基準電圧（ＶＬ、Ｖｕ）’に伝達する２つの経路全スイ
ッチする回路７０ヲ動作する。７Ｉ−１〜７１−ｍはそ
れぞれ連続したに個のデータビット線情報のｔｒｕｅ信
号から１個を選択し、その選択したデータビット線情報
に従って前段から入力し□た基準電圧を伝達する経路を
スイッチし、その基準電圧を出力する回路、７２はに個
の垂直パリティビットｉ情報のｔｒｕｅ信号から１個を
選択し、その選択した垂直パリティビット線情報と７１
−ｍの出力を用いて垂直データビット線情報群のパリテ
ィチェックをする回路、７５−１〜７５−ｍは連続した
に個のデータビット線情報のｔｒｕｅ信号を入力し、そ
れらのパリティを生成し、そのパリティを信号線５７に
従って信号線５９に出力する回路、７６はｍ個の水平パ
リティビット線情報のｔｒｕｅ信号から１個を選択し、
その情報と信号線５９上の情報とを用いて水平データビ
ット線情報群のパリティチェックをする回路である。FIG. 3 also shows a specific configuration example of the circuits 43 and 44 shown in FIG.
A circuit 70 is operated which generates the bar signal and uses its complementary signal to fully switch two paths for transmitting the two reference voltages (VL, Vu)'. 7I-1 to 71-m each select one true signal from consecutive data bit line information, and switch the path for transmitting the reference voltage input from the previous stage according to the selected data bit line information. Then, the circuit 72 that outputs the reference voltage selects one of the true signals of vertical parity bit i information and outputs the selected vertical parity bit line information and 71
The circuits 75-1 to 75-m check the parity of the vertical data bit line information group using the output of -m, and the circuits 75-1 to 75-m input successive true signals of the data bit line information and generate their parities. , a circuit that outputs the parity to the signal line 59 according to the signal line 57; 76 selects one of the m horizontal parity bit line information true signals;
This circuit uses this information and the information on the signal line 59 to check the parity of the horizontal data bit line information group.
次に回路動作について説明する。第３図では入力するビ
ット線情報がｔ ｒｕｅ信号だけで、内部でｂａｒ信号
を生成し、その相補信号を用いることによシ所望のピッ
ト情報群のパリティチェックを可能としている。その機
能上、第２図と第３図の回路は差違杜ない。第３図の構
成は、ビット線情報のｔｒｕｅ信号を入力としているた
めビット線ピッチＰＲが小さい場合、無理なくビットａ
方向に他の信号線等を配置する利点がある。このように
構成すると、パリティチェックを行う領域ではインバー
タが挿入されているので、そのインバータを構成するた
めの電源線間とＧＮＤ線８７が必要となる。Next, the circuit operation will be explained. In FIG. 3, the input bit line information is only a true signal, a bar signal is generated internally, and its complementary signal is used to enable parity check of a desired pit information group. Functionally, there is no difference between the circuits of FIG. 2 and FIG. 3. The configuration shown in FIG. 3 inputs the bit line information true signal, so if the bit line pitch PR is small, the bit a can be easily
There is an advantage in arranging other signal lines in the same direction. With this configuration, since an inverter is inserted in the area where the parity check is performed, a GND line 87 is required between the power supply lines and the GND line 87 to configure the inverter.
従って、垂直データビット線情報群を選択しパリティチ
ェックを行う回路は、セレクタ領域としてワード線方向
に並行な１本の配線と、パリティチェックを行う回路領
域としてワード線方向に並行な４本の配線領域で占めら
れる（配線は合計５本）。Therefore, the circuit that selects the vertical data bit line information group and performs the parity check consists of one wire parallel to the word line direction as the selector area, and four wires parallel to the word line direction as the circuit area for parity check. area (total of 5 wires).
また、水平データビット線情報群を選択しパリティチェ
ックを行う回路は、セレクタ領域としてワード線方向に
並行な２本の配線領域と、パリティチェックを行う回路
領域としてワード線方向に並な４本の配線領域で占めら
れる（配線は合計６本）。In addition, the circuit that selects a horizontal data bit line information group and performs a parity check has two wiring areas parallel to the word line direction as a selector area, and four wiring areas parallel to the word line direction as a circuit area for parity checking. It is occupied by the wiring area (6 wirings in total).
したがって、これら全体の回路はワード線に並行な１１
本の配線領域で構成できる。その回路面積は（ＫＸｍ）
ＰＢ・ＩＩＰｓとなシ、従来構成のセレクタ８・ｌＯの
回路面積の１１／（Ｋ＋ｍ）倍で実現できる。Therefore, these entire circuits are 11 parallel to the word line.
It can be configured with the wiring area of the book. The circuit area is (KXm)
With PB/IIPs, this can be realized with 11/(K+m) times the circuit area of the selector 8/1O in the conventional configuration.
発明の詳細
な説明したように、本発明を適用することによシ、メモ
リ内で発生するビット誤シを誤シ訂正符号により自己訂
正する自己訂正回路を有する半導体記憶装置において、
自己訂正回路におけるセレクタならびにパリティチェッ
ク回路の回路面積の低域゛が可能であることから、上記
半導体記憶装置の歩留シ向上等の利点がある。As described in detail, by applying the present invention, a semiconductor memory device having a self-correcting circuit that self-corrects bit errors occurring in a memory using an error correction code,
Since it is possible to reduce the circuit area of the selector and parity check circuit in the self-correction circuit, there are advantages such as improved yield of the semiconductor memory device.
なお、以上の説明では、誤り訂正符号として、水平垂直
パリティチェック符号を適用した自己訂正メモリについ
て、その効果を述べたが、他の誤り訂正符号を適用した
自己訂正メモリについても同様な効果が得られる。In the above explanation, the effects of self-correcting memory to which horizontal and vertical parity check codes are applied as error correction codes have been described, but similar effects can be obtained with self-correcting memories to which other error correction codes are applied. It will be done.
第１図は本発明の半導体記憶装置の一実施例の概念図、
第２図及び第３図は、本発明の半導体記憶装置の一実施
例の具体的構成例及び他の具体的構成図、第４図は水平
垂直パリティチェック符号を用いる自己訂正メモリの従
来の構成図、第５図はその自己訂正メモリの部分構成の
具体的レイプラトを示す図、第６図は水平垂直パリティ
チェック符号の原理図。
１・・・メモリセル部、２・・・水平パリティセル部、
３・・・垂直パリティセル部、４・・・メモリセル、５
・・・水平ハリティセル、６・・・垂直ノ（リテイセル
、７−１〜７−ｍ、 ８ ＋ ９ ＋ｌＬ１２＋１３”
’セレクタ、１１−・−ｒ ルチブレクサ、２０．２１
・・・水平および垂直）くリテイチェツク回路、２４・
・・ワード線、冊・・・ビット線情報と選択信号を入力
とした２人力ＡＮＤゲート、３１・・・２人力ＡＮＤゲ
ート、３２・・・２人力ＥＯＲゲート、４０・・・デー
タビット線、４１・・・水平パリティピット線、４２・
・・垂直パリティビット線、４３・・・垂直データビッ
ト線情報群を選択し、パリティチェックする回路、４４
・・・水平デ一タビツト線情報群を選択し、ノくリテイ
チェツクする回路、刃、６０−１〜６０−Ｋ 、 ６１
、６２・・・ビット線情報の相補信号を用いて、２つ
の基準電圧を伝達する２つの経路をスイッチする回路、
５１−１〜５１−ｍ 。
５２ 、５６・・・ビット線情報の相補信号を選択し、
その情報によって経路をスイッチする回路、５３−１〜
５３−Ｋ・・・下位コラムアドレスデコード信号線、シ
・・・垂直データビット線情報群のパリティチェック結
果の出力ｉ、５５−１〜５５−ｍ・・・Ｋ対のビット線
情報のノ（リテイを生成し、そのパリティの出力を制御
する回路、５７−１〜５７−ｍ・・・上位コラムアドレ
スデコード信号線、郭・・・水平データビット線情報群
の）（リテイチェック結果の出力線、５９・・・信号線
、７０．８０−１〜（資）−に、８１．８２・・・ビッ
ト線情報のｔｒｕｅ信号を入力とし、インバータによっ
てそのｂａｒ信号を生成１〜、その相補信号を用いて２
つの基準電圧を伝達する２つの経路をスイッチする回路
、７１−１〜７１−ｍ 、 ７２ 。
７６・・・複数のビット線情報のｔ ｒｕｅ信号から１
個を選択し、その信号によって経路をスイッチする回路
、７５−１〜７５−ｍ・・・Ｋ個のビット線情報のノく
リテイを生成し、そのパリティの出力を制御する回路、
８〜８６・・・インバータ、８７・・−ＧＮＤ線、羽・
・・電源線。
第 １ 図
第 ２
ω、）
（α） 竿
３図 （ｂ）
第 ４ 図
第５図
（α）
（ｂ）
第
（α）
◆――――」
（ｂ）FIG. 1 is a conceptual diagram of an embodiment of a semiconductor memory device of the present invention;
FIGS. 2 and 3 show a specific configuration example of one embodiment of the semiconductor memory device of the present invention and another specific configuration diagram, and FIG. 4 shows a conventional configuration of a self-correcting memory using horizontal and vertical parity check codes. 5 is a diagram showing a concrete lay plate of a partial configuration of the self-correcting memory, and FIG. 6 is a diagram showing the principle of a horizontal and vertical parity check code. 1...Memory cell section, 2...Horizontal parity cell section,
3... Vertical parity cell section, 4... Memory cell, 5
...Horizontal Harity Cell, 6...Vertical Harity Cell, 7-1 to 7-m, 8 + 9 +lL12+13"
'Selector, 11-・-r Multiplexer, 20.21
...horizontal and vertical) check circuit, 24.
... Word line, book... Two-man-powered AND gate with bit line information and selection signal as input, 31... Two-man-powered AND gate, 32... Two-man-powered EOR gate, 40... Data bit line, 41...Horizontal parity pit line, 42...
. . . Vertical parity bit line, 43 . . . Circuit for selecting vertical data bit line information group and checking parity, 44
...Circuit for selecting horizontal data bit line information group and checking accuracy, blades, 60-1 to 60-K, 61
, 62...A circuit that switches two paths for transmitting two reference voltages using complementary signals of bit line information;
51-1 to 51-m. 52, 56... Select complementary signals of bit line information,
Circuits that switch routes based on the information, 53-1~
53-K...Lower column address decode signal line, C...Output i of parity check result of vertical data bit line information group, 55-1 to 55-m...K pairs of bit line information output ( 57-1 to 57-m...Upper column address decode signal line,...Horizontal data bit line information group) (output line of parity check result) , 59... The true signal of the bit line information is inputted to the signal line 70.80-1~(material)-, and the bar signal is generated by the inverter 1~, and its complementary signal is inputted. using 2
Circuits 71-1 to 71-m, 72 that switch two paths for transmitting two reference voltages. 76...1 from true signals of multiple bit line information
75-1 to 75-m...a circuit that generates parity of K bit line information and controls the output of the parity;
8 to 86...Inverter, 87...-GND line, feather
...Power line. Figure 1 Figure 2 ω,) (α) Rod Figure 3 (b) Figure 4 Figure 5 (α) (b) Figure 5 (α) ◆――――'' (b)
Claims (5)
内で発生するビット誤りを検出するための情報を記憶す
る複数の検査セルラ有し、さらに、検査対象のメモリセ
ルが属しているデータビット線情報信号と、対応するパ
リティビットｍ情報信号とをコラムアドレス・デコード
信号で選択する手段領域と、選択された各情報信号によ
りパリティチェックを行う手段領域と、該パリティチェ
ックを行う手段の出力を用いてビット誤ｂｔ−自動的に
訂正する自己訂正回路とを具備する半導体記憶装置にお
いて、前記パリティチェックを行う手段領域は、複数の
ビットのパリティをチェックするための２つの基準電圧
゛Ｈｎと“Ｌ″を入力する手段と、ビット線情報信号を
入力して前記２つの基準電圧を伝達する経路をスイッチ
する手段を備え、該スイッチする手段が多段に接続され
てなシ、前記選択する手段領域とパリティチェックを行
う手段領域とがともにビット線上に配置されていること
を特徴とする半導体記憶装置。(1) It has multiple memory cells that store information and multiple test cells that store information for detecting bit errors that occur within the memory cells, and further includes data bits to which the memory cells to be tested belong. A means area for selecting a line information signal and a corresponding parity bit m information signal by a column address/decode signal, a means area for performing a parity check based on each selected information signal, and an output of the means for performing a parity check. In a semiconductor memory device equipped with a self-correction circuit that automatically corrects a bit error bt using a self-correcting circuit, the means area for performing parity check includes two reference voltages ``Hn'' and ``Hn'' for checking the parity of a plurality of bits. L'', and means for inputting a bit line information signal and switching paths for transmitting the two reference voltages, the switching means being connected in multiple stages, the selecting means region A semiconductor memory device characterized in that a means region for performing a parity check and a means region for performing a parity check are both arranged on a bit line.
ラムアドレス・デコード信号で選択されることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。(2) The semiconductor memory device according to claim 1, wherein the final stage of the switching means is selected by the column address decode signal.
信号がコラムアドレス・デコード信号で選択されること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。(3) The semiconductor memory device according to claim 1, wherein the bit line information signal input to the switching means is selected by a column address decode signal.
とを特徴とする特許請求の範囲第１〜３項のいずれかに
記載の半導体記憶装置。(4) The semiconductor memory device according to any one of claims 1 to 3, wherein the bit line information signal is input as a complementary signal.
し、その”ｂａｒ”信号を生成する手段が備えられてい
ること１ｉ？特徴とする特許請求の範囲第１〜３項のい
ずれかに記載の半導体記憶装置。(5) The bit line information signal is input as a "true" signal, and means for generating the "bar" signal is provided.1i? A semiconductor memory device according to any one of claims 1 to 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086930A JPS60231999A (en) | 1984-04-27 | 1984-04-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086930A JPS60231999A (en) | 1984-04-27 | 1984-04-27 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231999A true JPS60231999A (en) | 1985-11-18 |
Family
ID=13900578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086930A Pending JPS60231999A (en) | 1984-04-27 | 1984-04-27 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60231999A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302488A (en) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | Nonvolatile ferroelectric memory device including failed cell correcting circuit |
-
1984
- 1984-04-27 JP JP59086930A patent/JPS60231999A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006302488A (en) * | 2005-04-21 | 2006-11-02 | Hynix Semiconductor Inc | Nonvolatile ferroelectric memory device including failed cell correcting circuit |
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