JPS60230273A - Magnification/reduction memory device - Google Patents
Magnification/reduction memory deviceInfo
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- JPS60230273A JPS60230273A JP59086452A JP8645284A JPS60230273A JP S60230273 A JPS60230273 A JP S60230273A JP 59086452 A JP59086452 A JP 59086452A JP 8645284 A JP8645284 A JP 8645284A JP S60230273 A JPS60230273 A JP S60230273A
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディスプレイ装置への画像表示に適したメモ
リ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a memory device suitable for displaying images on a display device.
従来例の構成とその問題点
近年、コンピュータの発展と共にグラフィックディスプ
レイを用いて、高速な拡大、縮小、移動。Conventional configurations and their problems In recent years, with the development of computers, graphic displays have been used to enable high-speed enlargement, reduction, and movement.
回転などの図形処理やイメージ処理に対する要望が高ま
っており、高度な表示機能を持ったＣＲＴ制御装置が必
要とされています０
以下に従来からのフレームバッファシステムによるＣＲ
Ｔ制御装置における拡大、縮小装置について説明する。Demand for graphic processing such as rotation and image processing is increasing, and a CRT control device with advanced display functions is required.
Expansion and reduction devices in the T control device will be explained.
第１図は、従来のＣＲＴ制御装置における拡大。FIG. 1 is an enlarged view of a conventional CRT control device.
縮小装置の構成を示したもので、１は、表示用データメ
モリであるイメージメモリ、２は、ＦＩＦＯメモリ、３
と６はバッフ１．４は、バッファ３のｎビットの出力デ
ータから１ビツトをデコードするマルチプレクサ、５と
８は、シフトクロックが入力さ扛る度に１ビツトシフト
するシフトレジスタ、７は、ＣＲＴ上の画像と一対一に
対応しているフレームメモリ、８はＣＲＴである。以下
にその動作について説明する。イメージメモリ１、フレ
ームメモリ７とも１ワードｎビツト構成とする。イメー
ジメモリ１よりＣＲＴ９上に表示したいデータを次々に
ＦＩＦＯ２に入力していき、ＦＩ ＦＯ２より読み出さ
れたｎビットのデータは、バッファ３に格納される０ラ
ッチ信号がアクティブになるとバッファ３は、マルチプ
レクサ４１７１：ｎビットのデータを出力する。マルチ
プレクサ４は、バッファ３より入力さｒｌｎビットのデ
ータの中から１ビツトをビットアドレスによってセレク
トして、シフトレジスタ５に出力する。シフトレジスタ
５は、マルチプレクサ４の入力データを１ビツトずつ格
納してはシフトしていき、ｎビット格納し終わると、満
杯状態を示すＦＵＬＬ信号を出力シテ、バッファ６にｎ
ピットのデータを出力してマルチプレクサ４よりデータ
を入力する０バツフア６は、ＦＵＬＬ信号がアクティブ
になると、シフトレジスタ５のｎビットのデータを入力
して、フレームメモリ７にｎピットの画像データを出力
する。フレームメモリ７は、ＣＲＴ上の画像データが準
備さ扛るシフトレジスタ８にデータを出力して、シフト
レジスタ８によってＣＲＴ９にビデオ信号を出力する。The configuration of the reduction device is shown in which 1 is an image memory which is a data memory for display, 2 is a FIFO memory, and 3 is an image memory which is a display data memory.
and 6 are buffers 1 and 4 are multiplexers that decode 1 bit from the n-bit output data of buffer 3, 5 and 8 are shift registers that shift 1 bit each time the shift clock is input, and 7 is a buffer on the CRT. A frame memory 8 has a one-to-one correspondence with the image of the CRT. The operation will be explained below. Both the image memory 1 and the frame memory 7 have a configuration of 1 word and n bits. The data to be displayed on the CRT 9 from the image memory 1 is input into the FIFO 2 one after another, and the n-bit data read out from the FIFO 2 is stored in the buffer 3. When the 0 latch signal becomes active, the buffer 3 Multiplexer 4171: Outputs n-bit data. The multiplexer 4 selects one bit from the rln bit data input from the buffer 3 according to the bit address and outputs it to the shift register 5. The shift register 5 stores and shifts the input data of the multiplexer 4 one bit at a time, and when it has finished storing n bits, it outputs a FULL signal indicating the full state and transfers n to the buffer 6.
When the FULL signal becomes active, the 0 buffer 6, which outputs pit data and inputs data from the multiplexer 4, inputs n-bit data from the shift register 5 and outputs n-pit image data to the frame memory 7. do. The frame memory 7 outputs data to a shift register 8 in which the image data on the CRT is prepared, and the shift register 8 outputs a video signal to the CRT 9.
この装置は、マルチプレクサ４にビットアドレスを入力
することによって、ワー）”内１７）データを１ビツト
ずつセレクトすること ・で、ＣＲＴ上の水平方向の拡
大、縮小を行なっている。しかしながら上記のような構
成では、拡大。This device performs horizontal expansion and contraction on the CRT by inputting a bit address to the multiplexer 4 and selecting the data in the word 17) one bit at a time. Expanded configuration.
縮小時には、１ビツトずつ画像データを転送していくの
でイメージメモリ１からフレームメモリ７への転送速度
が遅いという問題点を有していた。During reduction, the image data is transferred bit by bit, so the transfer speed from the image memory 1 to the frame memory 7 is slow.
発明の目的
本発明は、上記の従来の問題点を解消するもので、表示
用データメモリであるイメージメモリの画像データをワ
ード単位でフレームメモリに転送して、ＣＲＴ上の画像
を高速に水平方向に拡大、縮小及び９０°回転できる拡
大・縮小メモリ装置を提供することを目的とする。OBJECTS OF THE INVENTION The present invention solves the above-mentioned problems of the conventional art, and aims to transfer image data from an image memory, which is a display data memory, to a frame memory in units of words, so that images on a CRT can be transferred horizontally at high speed. An object of the present invention is to provide an enlargement/reduction memory device that can be enlarged, reduced, and rotated by 90 degrees.
発明の構成
本発明は、ｎピッ）Ｘｎワード（ｎ≧１）で構成された
行方向と列方向の二つの方向に書込み／読出し可能な第
ｌＲＡＭと第ｌＲＡＭのアクセスすべきアドレス情報と
第ｌＲＡＭ内のデータが満杯状態か否か、空状態か否か
を示す状態信号を示す状態信号を出力する第１アドレス
発生回路と、第ｌＲＡＭのデータを保持するバッファと
、バッファからの出力データを格納する行方向と列方向
の二つの方向に書込み／読出し可能な第２ＲＡＭと、第
２ＲＡＭにアクセスすべきアドレス情報を出力する第２
アドレス発生回路を備えた拡大・縮小メモリ装置でｈ９
、イメージメモリの画像データをワード単位でフレーム
メモリに転送して、ＣＲＴ上の画像を高速に水平方向に
拡大、縮小及び９０°回転することのできるものである
。Structure of the Invention The present invention provides address information to be accessed in a 1st RAM and a 1st RAM that can be written/read in two directions, row direction and column direction, and which is composed of n bits) xn words (n≧1). a first address generation circuit that outputs a status signal indicating whether the data in the first RAM is full or empty; a buffer that holds data in the first RAM; and a buffer that stores output data from the buffer. A second RAM that can be written/read in two directions, row direction and column direction, and a second RAM that outputs address information to be accessed to the second RAM.
H9 is an expansion/reduction memory device equipped with an address generation circuit.
, the image data in the image memory is transferred word by word to the frame memory, and the image on the CRT can be enlarged or reduced in the horizontal direction and rotated by 90 degrees at high speed.
実施例の説明
第２図は、本発明の一実施例における拡大・縮小メモリ
装置を示すものである。第２図において、１は、表示用
データメモリであるイメージメモリ、１０は、ｎビット
×ｎワード（ｎ≧１ ）で構成さ扛た行方向と列方向の
二つの方向に書込み／読出し可能な第ｌＲＡＭ内 １１
は、第１ ＲＡＭ１０にアクセスするアドレスを生成す
る第１アドレス発生回路、１２は、バッファ、１３は、
２行に列で１ワードｎピツトで構成さ扛る行方向の二つ
の方向に書込み／読出し可能な第２ＲＡＭ、１４は、第
２ＲＡＭ１３４Ｃアクセスするアドレスを生成する第２
アドレス発生回路、１５は、第２ＲＡＭの画像データを
１ビツトするシフトして出力するシフトレジスタ、９は
ＣＲＴである。DESCRIPTION OF THE EMBODIMENTS FIG. 2 shows an enlarged/reduced memory device according to an embodiment of the present invention. In FIG. 2, 1 is an image memory that is a display data memory, and 10 is an image memory that is composed of n bits x n words (n≧1) and can be written/read in two directions: the row direction and the column direction. In the first RAM 11
12 is a buffer; 13 is a first address generation circuit that generates an address for accessing the first RAM 10;
The second RAM 14, which is configured with one word and n pits in two rows and columns and can be written/read in two directions in the row direction, is a second RAM 134 that generates an address to access the second RAM 134C.
15 is a shift register for shifting the image data in the second RAM by 1 bit and outputting the same; and 9 is a CRT.
以上のように構成さした本実施例の水平方向の拡大・縮
小メモリ装置について以下その動作を説明する。The operation of the horizontal expansion/reduction memory device of this embodiment configured as described above will be described below.
まず、イメージメモリ１の画像データを等倍で第２ＲＡ
Ｍ１３にデータ転送する場合を考える。First, the image data in image memory 1 is transferred to the second RA at the same size.
Consider a case where data is transferred to M13.
第ｌＲＡＭ１０の選択信号１を１″にして第ｌＲＡＭ１
０の書込み／読出しとも行方向にアクセスを行なう。等
倍でデータ転送する場合は、第ｌＲＡＭ１ｏは、ＦＩＦ
Ｏメ七りとして動作する。データ転送を始める時、まず
ＬＤｌ 、ＬＤ２ｉアクティブにして、拡大値＝１．縮
小値−１を第１アドレス発生回路１１に入力して、第１
リセツト信号をアクティブでないようにしてリセットを
解除する。その後、書込み信号ＷＴ１がアクティブにな
ると、第１アドレス発生回路１１は、第ｌＲＡＭ１０に
書込みアドレスを出力し、イメージメモリ１の１ワード
ｎピツトのデータを第ｌＲＡＭ１Ｑに書込む。The selection signal 1 of the first RAM10 is set to 1'', and the first RAM1
When writing/reading 0, access is performed in the row direction. When transferring data at the same size, the first RAM 1o is the FIF
Operates as an Omeshichiri. When starting data transfer, first activate LD1 and LD2i, and set the expansion value to 1. The reduced value -1 is input to the first address generation circuit 11, and the first
Release the reset by making the reset signal inactive. Thereafter, when the write signal WT1 becomes active, the first address generation circuit 11 outputs a write address to the first RAM 10, and writes the data of one word and n pits of the image memory 1 to the first RAM 1Q.
次に、読出し信号ＲＤ１がアクティブになり、第１アド
レス発生回路１１が、第１ ＲＡＭ１０に読出しアドレ
スを出力すると第ｌＲＡＭ１０は、ｎビットのデータを
バッファ１２に出力する。また、第１アドレス発生回路
１１は、第ｌＲＡＭ１０のデータが満杯状態か否かを示
すＦＵＬＬ信号、データが空か否かを示すＥＭＰ信号を
出力することによって、第ｌＲＡＭ１ｏの書込みと読出
しのタイミングの制御を行なう。ラッチ信号がアクティ
ブになるとバッファ１２はｎ−ビットのデータを第２Ｒ
ＡＭ１３ＶＩ−出力する。Next, when the read signal RD1 becomes active and the first address generation circuit 11 outputs a read address to the first RAM 10, the first RAM 10 outputs n-bit data to the buffer 12. In addition, the first address generation circuit 11 outputs a FULL signal indicating whether the data in the first RAM 10 is full, and an EMP signal indicating whether the data is empty, thereby adjusting the writing and reading timing of the first RAM 1o. control. When the latch signal becomes active, the buffer 12 transfers n-bit data to the second R
AM13VI-output.
この時、第２ＲＡＭ１３は、選択信号２（＝″１”）を
人力して行方向にアクセスしていく。また、第２アドレ
ス発生回路１４は、選択信号２ （＝ ”１”）を入力
として、第２ＲＡＭ１３にバッファ１２よりデータの書
込みが始まると、第２リセツト信号をアクティブでない
ようにリセソトヲ解除して、第２ＲＡＭ１３の書込み信
号ＷＴ２をアクティブにして、アドレス許可信号である
ＣＮＴＥＮｉアクティブにしてＣＮＴＣＫ信号に同期し
て書込みアドレスを第２ＲＡＭ１３に出力して、バッフ
ァ１２のｎビットのデータを第２ＲＡＭ１３に書込む。At this time, the second RAM 13 is accessed in the row direction by manually inputting the selection signal 2 (="1"). Further, when the second address generation circuit 14 inputs the selection signal 2 (= "1") and starts writing data from the buffer 12 to the second RAM 13, it cancels the reset so that the second reset signal is not active. The write signal WT2 of the second RAM 13 is activated, the address enable signal CNTENi is activated, a write address is output to the second RAM 13 in synchronization with the CNTCK signal, and n-bit data of the buffer 12 is written to the second RAM 13.
この場合、アドレッシングの順序は、第３図ａに示した
ように、同じ列ｉｎ行アクセスして、列を＋１してｎ行
アクセスするという方法で行なう。また、０番地より順
番にアクセスしていく。In this case, the addressing order is such that the same column in row is accessed, the column is +1 and n rows are accessed, as shown in FIG. 3a. Also, access is made in order starting from address 0.
以上が、イメージメモリ１の画像データを等倍でに２Ｒ
ＡＭＢに転送する場合の動作説明である。The above converts the image data in image memory 1 to 2R at the same size.
This is an explanation of the operation when transferring to AMB.
次に、イメージメモリ１の画像データを拡大及び縮小し
て第２ＲＡＭ１３にデータ転送する場合を考える。まず
、第ｌＲＡＭ１ｏの選択信号１を“１″にして、第ｌＲ
ＡＭへの書き込みを行方向に行なう。データ転送をはじ
める時、拡大をする時は、ＬＤｌ、ＬＤ２をアクティブ
にし℃縮小値＝１、拡大値を、縮小する時は、拡大値＝
１．縮小値を第１アドレス発生回路１１に入力して、第
１リセツト信号が、アクティブでないようにして、リセ
ット’を解除して、書込み信号ｗＴ１ｅアクティブにし
て第ｌＲＡＭ１０に０査地から順蕾にイメージメモリ１
のｎビットのデータを薔込んでいく。Next, consider the case where the image data in the image memory 1 is enlarged or reduced and the data is transferred to the second RAM 13. First, the selection signal 1 of the first RAM 1o is set to "1", and the selection signal 1 of the first RAM 1o is set to "1".
Write to AM in the row direction. When starting data transfer, when enlarging, activate LDl and LD2 and set the °C reduction value = 1 and the enlargement value; when reducing, the enlargement value =
1. The reduced value is input to the first address generation circuit 11, the first reset signal is made inactive, the reset ' is released, the write signal wT1e is activated, and the image is sequentially written into the first RAM 10 from the 0th location. memory 1
The data of n bits is inserted.
データ全順番に書き込んでいき第ｌＲＡＭ１０のデータ
が満杯状態になると、第１アドレス発生回路１１はＦ
Ｕ Ｌ Ｌ ４Ｍ号をアクティブにして、この時、ｗＴ
ｌは、アクティブでなくなり、読出し信号であるＲＤｌ
’ｉアクティブにして、第ｌＲＡＭ１０に入力さｎる
選択信号１をＬＯＷにして、第ｌＲＡＭ１０ｉ列方向に
読出していく。この時、第１アドレス発生回路１１は、
拡大の場合は、拡大値の回数だけ同じ列アドレスを出力
し、縮小の場合は、縮小値おきに列アドレスを出力する
。このようにして、第ｌＲＡＭのｎビットのデータを列
方向に読出して行き、第ｌＲＡＭ１０のデータが空状態
になり、第１アドレス発生回路１１が、ＥＭＰ信号をア
クティブにすると、ＲＤ１信号は、アクティブでなくな
り、第ｌＲＡＭ１ｏの読出しは停止して、再びＷＴ１信
号がアクティブになり、第ｌＲＡＭ１０への書込みを始
めて、上述したようなことを繰り返し、バッファ１２に
ｎビットの拡大及び縮小データを出力して行く。バッフ
ァ１２は、ラッチ信号がアクティブになると第２ＲＡＭ
１３にｎビットのデータを出力する。この時、第２ＲＡ
Ｍ１３は、選択信号２（＝″Ｏ”）を入力して、列方向
にアクセスしていく。また、第２アドレス発生回路１４
は、選択信号２（＝″０”）を入力として、第２ＲＡＭ
１３にバッファ１２よて、第２ＲＡＭ１３上で拡大及び
縮小するデータを格納する範囲を指定する先頭列アドレ
スと先頭行アドレスと終了行アドレスを入力して、第２
ＲＡＭ１３の書込み信号ＷＴ２１アクティブにして、ア
ドレスカウント許可信号であるＣＮＴＥＮをアクティブ
にして、ＣＮＴＣＫ信号に同期して書込みアドレスを第
２ＲＡｂｉ１，３に出力して、バッファ１２のデータを
第２ＲＡＭ１３に書込む。この場合のアドレッシングの
ｌ−序は、第３図すに示したように、先頭行アドレス、
先頭列アドレスで示したアドレスより列アドレス一定で
行アドレスを＋１して行き、行アドレスが終了行アドレ
スに等しくなると、列アドレスを＋１して、上と同じよ
うに、行アドレスを＋１して行くという方法で行なう。When all the data are written in order and the data in the first RAM 10 becomes full, the first address generation circuit 11
Activate U L L 4M and at this time, wT
l becomes inactive and the read signal RDl
'i is made active, the selection signal 1 inputted to the l-th RAM 10 is set to LOW, and data is read in the direction of the i-th column of the l-th RAM 10. At this time, the first address generation circuit 11
In the case of expansion, the same column address is output as many times as the expansion value, and in the case of reduction, the column address is output every other reduction value. In this way, n-bit data of the first RAM is read out in the column direction, and when the data of the first RAM 10 becomes empty and the first address generation circuit 11 activates the EMP signal, the RD1 signal becomes active. Then, reading from the first RAM 1o is stopped, the WT1 signal becomes active again, writing to the first RAM 10 is started, and the above-mentioned process is repeated to output n-bit enlarged and reduced data to the buffer 12. go. The buffer 12 stores the second RAM when the latch signal becomes active.
13, outputs n-bit data. At this time, the 2nd RA
M13 inputs selection signal 2 (="O") and accesses in the column direction. Further, the second address generation circuit 14
inputs selection signal 2 (=“0”) to the second RAM
13, the buffer 12 inputs the first column address, first row address, and end row address that specify the range for storing data to be enlarged or reduced on the second RAM 13.
The write signal WT21 of the RAM 13 is activated, the address count enable signal CNTEN is activated, the write address is output to the second RAbi1 and RAbi3 in synchronization with the CNTCK signal, and the data in the buffer 12 is written into the second RAM13. In this case, the l-order of addressing is as shown in Figure 3.
The row address is increased by 1 from the address indicated by the first column address, keeping the column address constant, and when the row address becomes equal to the end row address, the column address is increased by 1, and the row address is increased by 1 in the same way as above. Do it in this way.
以上が、イメージメモリ１の画像データを拡大及び縮小
して第２ＲＡＭ１３に転送する場合の動作説明である。The above is an explanation of the operation when the image data in the image memory 1 is enlarged or reduced and transferred to the second RAM 13.
なお第３図において、各フード内の数字はマドレッシン
グの順序を示している。In FIG. 3, the numbers inside each hood indicate the order of madressing.
最後に、第２ＲＡＭ１３の画像データをシフトレジスタ
１５に読出し、ＣＲＴＧ上に表示する動作を説明する。Finally, the operation of reading the image data from the second RAM 13 to the shift register 15 and displaying it on the CRTG will be described.
第２ＲＡＭ１３のデータをシフトレジスタ１５に読み出
す時は、第２ＲＡＭ１３の入力であるＲＤ２をアクティ
ブにして、選択信号２をｌ＋１”にして、第２アドレス
発生回路１４に読出しアドレスを入力すると、第２アド
レス発生回路１４は、第２ＲＡＭ１３の読出しアドレス
を出力し、シフトレジスタ１５にｎビットのデータを出
力し、シフトレジスタ１６は、シフトクロックが入力さ
れるたびに、ＣＲＴ９上にビデオ信号を出力する。When reading data from the second RAM 13 to the shift register 15, activate RD2, which is the input of the second RAM 13, set the selection signal 2 to l+1'', input the read address to the second address generation circuit 14, and the second address is input. The generation circuit 14 outputs the read address of the second RAM 13 and outputs n-bit data to the shift register 15, and the shift register 16 outputs a video signal onto the CRT 9 every time a shift clock is input.
第４図は、本実施例における第１アドレス発生回路のブ
ロック図を示したものである。１６は、データが書込ま
れるたびｌｃ１加算するｎ進カウンタであシ、１７は、
第ｌＲＡＭ１０の最終アドレスを示しているＥＮＤＡＤ
Ｈレジスタである０ここで、最終アドレスとは、次に書
込むアドレスを示している０１８は、縮小値情報を保持
する縮小値レジスタであり、１９は、拡大値情報を保持
する拡大値レジスタである。２ｏは、ＬＤＡがアクティ
ブになると八を入力し、ＬＤＢがアクティブになるとＢ
を入力するバッファである。２１は、１ずつ減算してい
くデクリメンタ（以下ＤＥＣ，！：略す。）２２は、リ
セットつきバッファ、２３は加算器である。２４は、八
人力とＢ入力の値が等しい時に出力信号をアクティブに
するコンパレータ。２５は、第ｌＲＡＭ１０の先頭アド
レスを示しているＴＯＰＡＤＨレジスタ。ここで、先頭
アドレスとは、次に読出すアドレスを示している０２６
は、ＷＴ１信号がアクティブの時ＥＮＤＡＤＨレジスタ
１７のアドレス情報をアクセスするアドレスとして出力
し、ＲＤ１信号がアクティブの時ＴＯＰＡＤＨレジスタ
２５のアドレス情報をアクセスするアドレスとして出力
するセレクター。FIG. 4 shows a block diagram of the first address generation circuit in this embodiment. 16 is an n-ary counter that increments by lc1 every time data is written, and 17 is
ENDAD indicating the final address of the first RAM 10
0, which is the H register, where the final address indicates the address to write next. 018 is a reduced value register that holds reduced value information, and 19 is an expanded value register that holds expanded value information. be. 2o inputs 8 when LDA becomes active, and inputs B when LDB becomes active.
This is a buffer for inputting. 21 is a decrementer (hereinafter referred to as DEC) that subtracts by 1; 22 is a buffer with a reset; and 23 is an adder. 24 is a comparator that activates the output signal when the values of the eight inputs and the B input are equal. 25 is a TOPADH register indicating the start address of the first RAM 10; Here, the first address is 026 which indicates the address to be read next.
is a selector that outputs the address information of the ENDADH register 17 as an access address when the WT1 signal is active, and outputs the address information of the TOPADH register 25 as an access address when the RD1 signal is active.
２７は、ＥＮＤＡＤＲレジスタ１７とＴｏＰＡＤＲレジ
スタの値より、第１ ＲＡＭ１０のデータが空状態か否
かを示すＥＭＰ信号と満杯か否かを示すＦ−ＵＬＬ信号
を出力する状態管理回路である。A state management circuit 27 outputs an EMP signal indicating whether the data in the first RAM 10 is empty or not and an F-ULL signal indicating whether the data is full based on the values of the ENDADR register 17 and the ToPADR register.
以上のように構成された本実施例の第１アドレス発生回
路１１についてその動作を説明する。まず第ｌＲＡＭ１
０のアクセスを開始すると第１リセツト信号をアクティ
ブでなくして、リセットを解除する。書込み信号ＬＤ２
がアクティブになると拡大値を拡大値レジスタ１９に格
納して、バッファ２０のＬＤＡがアクティブになるので
バッファ２０にも拡大値データが格納さｆｉ、ＤＥＣ２
１で１減算さ扛る。その後、ＬＤ２１−ｊアクティブで
なくなる。次に、第ｌＲＡＭ１０の読出し信号ＲＤ１が
アクティブになるとバッファ２ｏは、ＤＥＣ２１の出力
を入力する。ＲＤ１信号がアクティブになるたびにＤＥ
Ｃ２１はデクリメントしていき、バッファ２０の出力デ
ータがｌ′ｏｎになるとＤＥＣ２１は、ＺＥＲδ信号を
アクティブにして、拡大値レジスタの値をバッファ２０
に書込む０ＬＤ１信号がアクティブになると縮小値デー
タを縮小値レジスタ１８に書き込み、縮小値レジスタ１
８の出力１直と、バッファ２２の出力を加算器２３に入
力して加算する。加算器２３の出力と、 ｎ ２コンパ
レータ２４で比較して、等しい場合じは、バッファ２２
０入力を０”として、等しくない場合には、加算器２３
のデータをバッファ２２の入力とする。バッファ２２の
データを入力するタイミングは、ＤＥＣ２１の出力であ
るＺＥＲΦ信号の立上りエツジである。また、ノくソフ
ァ２２の出力は、ＴＯＰＡＤＨレジスタ２６の入力とな
る０次に、ｎ進カウンタ１６は、第ｌＲＡＭ１０への書
込み信号ＷＴ１がアクティブになる度にカウントアツプ
していき、ＥＮＤＡＤＨレジスタ１７にデータを格納す
る０状態管理回路２７ｉｉ：、ＥＮＤＡＲレジスタ１７
の出力とＴＯＰＡＤＨレジスタ２５の出力を入力として
、ＦＵＬＬ 、ＥＭＰの状態信号を出力する。セレクタ
ー２６は、ＷＴｌつ２アクテイブの時は、ＥＮＤＡＤＨ
レジスタ１７の出力データをアドレス情報として出力し
、ＲＤｌがアクティブの時Ｂ、ＴｏＰＡＤＲレジスタの
出力データをアドレス情報として出力する。The operation of the first address generation circuit 11 of this embodiment configured as described above will be explained. First, RAM1
When accessing 0 is started, the first reset signal is made inactive and the reset is released. Write signal LD2
When becomes active, the enlarged value is stored in the enlarged value register 19, and LDA of the buffer 20 becomes active, so the enlarged value data is also stored in the buffer 20. fi, DEC2
Subtract 1 by 1. After that, LD21-j becomes inactive. Next, when the read signal RD1 of the first RAM 10 becomes active, the buffer 2o inputs the output of the DEC 21. DE every time the RD1 signal becomes active.
C21 is decremented, and when the output data of the buffer 20 becomes l'on, the DEC21 activates the ZERδ signal and transfers the value of the enlarged value register to the buffer 20.
When the 0LD1 signal becomes active, the reduced value data is written to the reduced value register 18, and the reduced value register 1
8 and the output of the buffer 22 are input to the adder 23 and added together. The output of the adder 23 is compared with the n2 comparator 24, and if they are equal, the output of the buffer 22 is
If the 0 input is 0'' and they are not equal, the adder 23
The data is input to the buffer 22. The timing for inputting data to the buffer 22 is the rising edge of the ZERΦ signal output from the DEC 21. Further, the output of the output sofa 22 is input to the TOPADH register 26, and the n-ary counter 16 counts up each time the write signal WT1 to the first RAM 10 becomes active. 0 state management circuit 27ii for storing data:, ENDAR register 17
The output from the TOPADH register 25 and the output from the TOPADH register 25 are input, and FULL and EMP status signals are output. Selector 26 is ENDADH when WT122 is active.
The output data of the register 17 is output as address information, and when RDl is active, the output data of the ToPADR register is output as address information.
第５図は、本実施例における第２アドレス発生回路１４
のブロック図を示したものである。２８は、第２ＲＡＭ
１３を列方向に書込んでいく時のアドレスを発生するア
ドレス発生器１である。２９は、第２ＲＡＭ１３ｉ行方
向に書込んでいく時のアドレスを発生するアドレス発生
器２である。FIG. 5 shows the second address generation circuit 14 in this embodiment.
This shows a block diagram of. 28 is the second RAM
This is an address generator 1 that generates an address when writing 13 in the column direction. Reference numeral 29 denotes an address generator 2 that generates an address when writing in the row direction of the second RAM 13i.
以上のように構成さ扛た本実施例の第２アドレス発生回
路１４についてその動作を説明する。The operation of the second address generation circuit 14 of this embodiment configured as described above will be explained.
第２ＲＡＭ１３にデータを書込む場合、第２リセント信
号をアクティブでないようにして、リセットを解除して
、アドレスカウント許可信号であるＣＮＴＥＮ信号をア
クティブにする。第２ＲＡＭ１３（ｉ７行方向に書込ん
でいく場合、すなわち等倍転送の場合は、選択信号わ−
１”にして、アドレス発生器１−２８のＣＬＲ入力であ
るＣＬＲｌをアクティブにして、アドレス発生器１−２
８の出力アドレス１を常にｏｎに固定する。この時、ア
ドレス発生器２−２９のＣＬＲ入力であるＣＬＲ２はア
クティブでないので、この時、アドレス発生器２−２９
は、ＣＮＴＣＫがアクティブになる度に、アドレス２を
更新していく０この場合、書込みアドレスは、アドレス
発生器１−２８の出力アドレス１が常にＯｎなので、ア
ドレス発生器２−２９の出力アドレスアドレス２になる
０次に、第２ＲＡＭ１３２列方向に書込んでいく場合、
つまり拡大及び縮小して転送する場合は、選択信号η１
０”にして、アドレス発生器２−２９のＣＬＲ入力であ
るＣＬＲ２’ｉアクティブにして、アドレス発生器２−
２９の出力アドレス２を常にｏ″に固定する。この時、
アドレス発生器１−２８のＣＬＲ入力であるＣＬＲｌ
ｔｌ’ｊ、、アクティブ。When writing data to the second RAM 13, the second recent signal is made inactive, the reset is released, and the CNTEN signal, which is the address count enable signal, is made active. 2nd RAM 13 (i7 When writing in the row direction, that is, in the case of same-size transfer, the selection signal is
1" to activate CLR1, which is the CLR input of address generator 1-28, and
8's output address 1 is always fixed to on. At this time, since CLR2, which is the CLR input of the address generator 2-29, is not active, the address generator 2-29
updates address 2 every time CNTCK becomes active. In this case, the write address is the output address of address generator 2-29 because output address 1 of address generator 1-28 is always on. 2 becomes 0 Next, when writing in the direction of the second RAM 132 column,
In other words, when transferring after enlarging or reducing, the selection signal η1
0'' and activates CLR2'i, which is the CLR input of the address generator 2-29.
29 output address 2 is always fixed to o''. At this time,
CLRl, which is the CLR input of address generator 1-28
tl'j,, active.
でないのでこの時、先頭行アドレス、先頭列アドレス終
了行アドレスが入力されアドレス発生器１−２８は、Ｃ
ＮＴＣＫがアクティブになる度にアドレス１を更新して
いく。この場合、書込みアドレスは、アドレス発生器２
−２９の出力アドレス２が常に０′なので、アドレス発
生器１−２８の出力アドレスであるアドレス１になる。Therefore, at this time, the first row address, the first column address, and the end row address are input, and the address generator 1-28 outputs C.
Address 1 is updated every time NTCK becomes active. In this case, the write address is the address generator 2
Since output address 2 of -29 is always 0', it becomes address 1, which is the output address of address generator 1-28.
第２ＲＡＭ１３にデータを薔込む時は、ＷＴ２がアクテ
ィブになるので書込み−アドレスがアドレスとしてセレ
クトさ扛、第２ＲＡＭ１３のデータを読出す時は、ＲＤ
２がアクティブになり、読出しアドレスが、アドレスと
してセレクトされる０第６図は、第５図に示したアドレ
ス発生器１−２８の実施例を示したものである。第６図
において、２９は、第２ＲＡＭ１３に書き込む時の行ア
ドレスを生成するためのカウンタであり、３Ｑは、第２
ＲＡＭ１３の列アドレスを生成するためのカウンタであ
る。３１．３２は加算器である。３３は、行アドレスと
終了行アドレスを比較するコンパレータである。３４は
、Ｄ−ＦＦである０以下その動作について説明する０Ｃ
ＬＲ１信号がアクティブの時は、行アドレス、列アドレ
スとも０＃でありアドレス出力は“○”である０ＣＬＲ
１がアクティブでなくなり、ＣＮＴＥＮ信号がアクティ
ブになると行アドレスカウンタ２９ｉｌ−ｉ、０からＣ
ＮＴＣＫに同期してカラントラ始める０加算器３１は、
第２ＲＡＭ１３の書込み領域の先頭行アドレスと行アド
レスカウンタの出力とを加算して、行アドレスを生成す
る。この行アドレスと第２ＲＡＭ１３の書込み領域の終
了行アドレスをコンパレータ３３で比較して等しかった
らＤ −）ｉ’ Ｆ ３４に１″を入力して、次のＣＮ
ＴＣＫの立上りでＤ−ＦＦ３４は１”を列アドレスカウ
ンタ３゜に入力して、列アドレスカウンタ３０′ｆ、カ
ウントアツプする。また、Ｄ−ＦＦ３４の出力がＩ′１
”になると行アドレスカウンタがリセットさ扛る。When writing data into the second RAM 13, WT2 becomes active, so the write address is selected as the address, and when reading data from the second RAM 13, WT2 becomes active.
2 becomes active and the read address is selected as the address.0 FIG. 6 shows an embodiment of the address generator 1-28 shown in FIG. In FIG. 6, 29 is a counter for generating a row address when writing to the second RAM 13, and 3Q is a counter for generating a row address when writing to the second RAM 13.
This is a counter for generating a column address of the RAM 13. 31 and 32 are adders. 33 is a comparator that compares the row address and the end row address. 34 is D-FF below 0C to explain its operation
When the LR1 signal is active, both the row address and column address are 0#, and the address output is “○”0CLR
1 becomes inactive and the CNTEN signal becomes active, the row address counters 29il-i, 0 to C
The 0 adder 31 starts the callantra in synchronization with NTCK.
A row address is generated by adding the first row address of the write area of the second RAM 13 and the output of the row address counter. This row address and the end row address of the write area of the second RAM 13 are compared by the comparator 33, and if they are equal, input 1'' to D-)i' F 34 and start the next CN.
At the rising edge of TCK, the D-FF34 inputs 1" to the column address counter 3°, and the column address counter 30'f counts up. Also, the output of the D-FF34 becomes I'1.
”, the row address counter is reset.
加算器３２は、先頭列アドレスと列アドレスカウンタ３
０の出力を加算して列アドレスを生成す妬上述した行ア
ドレスと列アドレスを合わせてアＬ゛レス２を出力する
。The adder 32 receives the first column address and the column address counter 3.
The column address is generated by adding the outputs of 0. Adding the above-mentioned row address and column address, address 2 is output.
第７図は、第５図に示したアドレス発生器２−２９の実
施例を示したものである。３５は、第２ＲＡＭ１３の行
アドレスを生成するためのｎ進カウンタであるｎ進行ア
ドレスカウンタ。３６は、第２ＲＡＭ１３の列アドレス
を生成するためのに進カウンタであるに進動アドレスカ
ウンタ０３７は、セレクター。３８．３９は加算器０４
ｏは、行アドレスを生成するための先頭行アドレスを格
納するためのバッファである。ＣＬＲ２がアクティブの
時、行アドレス、列アドレスとも“０”になり、アドレ
スとしてｏ”６出力する。ＣＬＲ２がアクティブでなく
なり、ＣＮ’ Ｔ Ｅ Ｎ信号がアクティブになるとｎ
進行アドレスカウンタは、ＣＮＴＣＫに同期して０”よ
りカウントアツプを始める。バッファ４ｏには、初期値
としてｏ”がはいっており、加算器３８は、ｎ進行アド
レスカウンタの出力と、バッファ４０の出力を加算して
行アドレスを出力する。ｋ進動アドレスカウンタ３６は
、ｎ進行アドレスカウンタのキャリーであるＣＡＲＲＹ
ｌがアクティブになるたびにカウントアツプしてＧき、
列アドレスを出力する。ｋ進動アドレスカウンタ３６が
、キャリーであるＣＡＲＲＹ２がアクティブでない時は
、セレクター３７の出力として、Ｑ″が出力さｎＣＡＲ
ＲＹ２がアクティブの時は、ｎｎが出力さｎ１加算器３
９はセレクター３７の出力とバッファ４ｏの出力を加算
した出力を、バッファ４０にＣＮ’ Ｔ ＣＫの立上り
エツジのタイミングで入力する。FIG. 7 shows an embodiment of the address generator 2-29 shown in FIG. 35 is an n-address counter for generating the row address of the second RAM 13; 36 is a forward counter for generating the column address of the second RAM 13. A forward address counter 037 is a selector. 38.39 is adder 04
o is a buffer for storing the first row address for generating row addresses. When CLR2 is active, both the row address and column address become "0", and o"6 is output as an address. When CLR2 becomes inactive and the CN' T E N signal becomes active, n
The progressive address counter starts counting up from 0" in synchronization with CNTCK. The buffer 4o contains o" as an initial value, and the adder 38 receives the output of the n progressive address counter and the output of the buffer 40. Adds and outputs the row address. The k-advance address counter 36 is a CARRY of the n-advance address counter.
Every time l becomes active, it counts up and G.
Print column address. The k-address counter 36 outputs Q'' as the output of the selector 37 when the carry CARRY2 is not active.
When RY2 is active, nn is output n1 adder 3
9 inputs the output obtained by adding the output of the selector 37 and the output of the buffer 4o to the buffer 40 at the timing of the rising edge of CN'TCK.
以上のように、本実施例によ扛ば、ｎビット×ｎワード
で構成さ扛た行方向と列方向の二つの方向に書込み／読
出し可能な第ｌＲＡＭと、第ｌＲＡＭにアクセスするア
ドレスを生成する第１アドレス発生回路とバッファと２
行に列で１ワードｎビツトで構成さｎる。行方向と列方
向の二つの方向に書込み／読出し可能な第２ＲＡＭと、
第２ＲＡＭにアクセスするアドレスを生成する第２アド
レス発生回路を設けることにより、表示用データメモリ
であるイメージメモリの画像データを、ビットハンドリ
ングしなくてもワード単位でフレームメモリに転送して
、ＣＲＴ上の画像？高速に水平方向に拡大及び縮小する
ことができる。As described above, according to this embodiment, a first RAM that is composed of n bits x n words and that can be written/read in two directions, row direction and column direction, and an address for accessing the first RAM are generated. A first address generation circuit and a buffer 2
One word consists of n bits in rows and columns. a second RAM capable of writing/reading in two directions, a row direction and a column direction;
By providing a second address generation circuit that generates an address to access the second RAM, image data in the image memory, which is a display data memory, can be transferred word by word to the frame memory without bit handling, and displayed on a CRT. Image of? Can be enlarged and reduced horizontally at high speed.
なお、実施例においては、Ｃ）ＬＴ上の水平方向の拡大
及び縮小について説明したが、垂直方向の拡大及び縮小
もアドレッシングのやり方を変えるできることは、言う
までもない。In addition, in the embodiment, explanation has been given of C) horizontal expansion and reduction on LT, but it goes without saying that the addressing method can also be changed for vertical direction expansion and reduction.
また、実施例において、水平方向の拡大及び縮小につい
て説明したが、ＲＡＭの行と列の選択信号を制御するこ
とで、画像の９ｏ０回転が実現できることは、言うまで
もない。Further, in the embodiment, horizontal expansion and reduction have been described, but it goes without saying that 9o0 rotation of the image can be realized by controlling the row and column selection signals of the RAM.
発明の効果
本発明の拡大φ縮小メモリ装置は、ｎピットスｎワード
で構成された行方向と列方向の二つの方向に書込み／読
出し可能な第ｌＲＡＭと、縮小値データと拡大値データ
を入力して、第ｌＲＡＭにアクセスすべきアドレス情報
と第ｌＲＡＭのデータの状態信号を出力する第１アドレ
ス発生回路と、バッファと２行に列で１ワードｎビツト
で構成さ扛る行方向と列方向の二つの方向に書込み／読
出し可能な第２ＲＡＭと、第２ＲＡＭにアクセスすべき
アドレス情報を出力する第２アドレス発生回路を設ける
ことによって、イメージメモリの画像データをワード単
位でフレームメモリに転送して、ＣＲＴ上の画像を高速
に水平方向に拡大及び縮小できて、さらに９０°回転が
でき、その実用的効果は太きい。Effects of the Invention The enlarged φ-reduced memory device of the present invention has a first RAM that can be written/read in two directions, row direction and column direction, which is composed of n pits and n words, and inputs reduced value data and enlarged value data. A first address generation circuit outputs address information to be accessed to the first RAM and a state signal of the data in the first RAM, a buffer, and a buffer configured of one word and n bits in two rows and columns. By providing a second RAM that can be written/read in two directions and a second address generation circuit that outputs address information to be accessed to the second RAM, image data in the image memory can be transferred to the frame memory in units of words. Images on a CRT can be enlarged and reduced horizontally at high speed, and can also be rotated by 90 degrees, which has great practical effects.
第１図は従来のＣＲＴ制御装置における拡大・縮小装置
の構成を示すブロック図、第２図は杢発明の一実施例に
おける拡大・縮小メモリ装置を示すブロック図、第３図
ａ、ｂは同実施例における拡大・縮小装置の第２ＲＡＭ
へのアドレス指定方法を示す図、第４図は同実施例にお
ける第１アドレス発生回路の構成を示す回路図、第５図
は同実施例における第２アドレス発生回路の構成を示す
回路図、第６図は同第２アドレス発生回路におけるアド
レス発生器１の構成を示す回路図、第７図は同第２アド
レス発生回路におけるアドレス発生器２の構成を示す回
路図である。
１０・・・ 第ｌＲＡＭ、１１・・・・第１アドレス発
生回路、１２・・・・・バッファ、１３・・・・第２Ｒ
ＡＭ、１４・・・・第２アドレス発生回路。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
第２図
第３図
ｔαλ
第５図
第６図Fig. 1 is a block diagram showing the configuration of an enlarging/reducing device in a conventional CRT control device, Fig. 2 is a block diagram showing an enlarging/reducing memory device in an embodiment of the invention, and Fig. 3 a and b are the same. Second RAM of enlarging/reducing device in embodiment
4 is a circuit diagram showing the configuration of the first address generation circuit in the same embodiment. FIG. 5 is a circuit diagram showing the configuration of the second address generation circuit in the same embodiment. FIG. 6 is a circuit diagram showing the configuration of address generator 1 in the second address generation circuit, and FIG. 7 is a circuit diagram showing the configuration of address generator 2 in the second address generation circuit. 10... 1st RAM, 11... 1st address generation circuit, 12... buffer, 13... 2nd R
AM, 14... Second address generation circuit. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2 Figure 3 tαλ Figure 5 Figure 6
Claims (1)
する選択信号１を入力とするｎビット×ｎワード（ｎ≧
１）で構成さ扛た行方向と列方向の二つの方向に書込み
／読出し可能な第ｌＲＡＭと、縮小値データ（前記ｎの
約数）と拡大値データ（自然数）を入力として、前記第
ｌＲＡＭのアクセスすべきアドレス情報と、前記第ｌＲ
ＡＭ内のデータが満杯状態か否か、空状態か否かを示す
状態信号を出力する第１アドレス発生回路と、前記第ｌ
ＲＡＭより読出したｎビットのデータをランチ信号がア
クティブになると入力して、前記ｎビットのデータを出
力するバッファと、前記バッファの出力であるｎビット
のデータと行方向と列方向の二つの中からアクセスする
方向を選択する選択信号２を入力とする２行（２−前記
ｎの整数倍、ｆｌ、≧１）ｋ列（ｋ≧１）で１ワード前
記ｎビツトで構成さｎる行方向と列方向の二つの方向に
書込み／読出し可能な第２ＲＡＭと、前記第２ＲＡＭに
前記バッファからのｎビットの出力を、拡大及び縮小時
に書込む場合にアクセスする前記第２ＲＡＭの領域の先
頭行アドレス情報と先頭列アドレス情報と終了列アドレ
ス情報及び、前記第２ＲＡＭの行と列のアクセスをセレ
クトする前記選択信号２を入力し、前記第２ＲＡＭにア
クセスすべきアドレス情報を出力する第２アドレス発生
回路とから構成されることを特徴とする拡大・縮小メモ
リ装置。n bits x n words (n≧
1), which is capable of writing/reading in two directions, row direction and column direction; address information to be accessed, and the address information to be accessed by the
a first address generation circuit that outputs a status signal indicating whether data in the AM is full or empty;
A buffer that inputs the n-bit data read from the RAM when the launch signal becomes active and outputs the n-bit data; In the n row direction, one word is composed of the n bits in two rows (2 - an integer multiple of the n, fl, ≧1) and the k columns (k≧1), in which the selection signal 2 for selecting the access direction is input. a second RAM that can be written/read in two directions: and a column direction; and a first row address of an area of the second RAM to be accessed when writing n-bit output from the buffer to the second RAM during expansion and reduction. a second address generation circuit that inputs information, first column address information, end column address information, and the selection signal 2 that selects access to rows and columns of the second RAM, and outputs address information to access the second RAM; An expansion/reduction memory device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086452A JPS60230273A (en) | 1984-04-27 | 1984-04-27 | Magnification/reduction memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086452A JPS60230273A (en) | 1984-04-27 | 1984-04-27 | Magnification/reduction memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230273A true JPS60230273A (en) | 1985-11-15 |
Family
ID=13887324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086452A Pending JPS60230273A (en) | 1984-04-27 | 1984-04-27 | Magnification/reduction memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230273A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194584A (en) * | 1986-02-21 | 1987-08-27 | Matsushita Graphic Commun Syst Inc | Reducing/enlarging method for picture information |
| JPS62237581A (en) * | 1986-04-09 | 1987-10-17 | Hitachi Ltd | Image processor |
| JPS62262188A (en) * | 1986-05-08 | 1987-11-14 | Nec Corp | Picture processor |
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| JPS6349984A (en) * | 1986-08-20 | 1988-03-02 | Fanuc Ltd | Picture processor |
| JPS63172190A (en) * | 1987-01-10 | 1988-07-15 | 富士通株式会社 | Image display controller |
-
1984
- 1984-04-27 JP JP59086452A patent/JPS60230273A/en active Pending
Cited By (7)
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