JPS60229512A - Current mirror circuit - Google Patents
Current mirror circuitInfo
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- JPS60229512A JPS60229512A JP59086813A JP8681384A JPS60229512A JP S60229512 A JPS60229512 A JP S60229512A JP 59086813 A JP59086813 A JP 59086813A JP 8681384 A JP8681384 A JP 8681384A JP S60229512 A JPS60229512 A JP S60229512A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、低電源電圧での動作を可能にするためのカ
レントミラー回路の構成に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a configuration of a current mirror circuit for enabling operation at a low power supply voltage.
従来この種のカレントミラー回路として第１図に示すも
のがあった。図において、トランジスタＱ １ 、 Ｑ
ＬＩ、 ＱＬ２．−−、 ＱＬｎは各々のベース。A conventional current mirror circuit of this type is shown in FIG. In the figure, transistors Q 1 , Q
LI, QL2. --, QLn is each base.
エミッタをそれぞれ共通接続し、該トランジスタＱＬＩ
、 ＱＬ２．・・・・・・、ＱＬｎの各々のコレクタに
それぞれ負荷を接続して構成されるカレントミラー回路
を示し、トランジスタＱ２により負帰還ループを構成し
、■０は基準電流を発生する定電流源を表わしている。The emitters are connected in common, and the transistor QLI
, QL2. . . . shows a current mirror circuit configured by connecting a load to each collector of QLn, a negative feedback loop is formed by transistor Q2, and ■0 is a constant current source that generates a reference current. It represents.
次に動作について説明する。基準電流ＩＯはトランジス
タＱ１のコレクタ電流とトランジスタＱ２のベース電流
として流れるため、電源端子Ｖｃｃからの電流はトラン
ジスタＱｌのエミッタからベース、そしてトランジスタ
Ｑ２のエミッタからベース５そして定電流源１０を介し
て接地端子ＧＮＤに流れる。するとトランジスタＱ１と
Ｑ２は動作を開始して各々のコレクタにベース電流のｈ
ＦＥ（直流電流増幅率）倍の電流が流れる。するとトラ
ンジスタＱ１のコレクタ電流は、トランジスタＱ２を介
して負帰還がかかるため、トランジスタＱ２のｈＦＥを
無限大に仮定すると定電流源■０の電流■０となった時
、安定状態になる。従ってトランジスタＱ１のベース・
エミッタ間電圧は一定となり、この電圧がトランジスタ
ＱＬＩ、Ｑｌ２．・・・・・・、ＱＬｎの各ベース・エ
ミッタに供給され、従って負荷ＲＬＩ、Ｒ１，２，・・
・・・・、ＲＬｎにはＩＯとなる一定電流が供給される
こととなる。Next, the operation will be explained. Since the reference current IO flows as the collector current of the transistor Q1 and the base current of the transistor Q2, the current from the power supply terminal Vcc flows from the emitter to the base of the transistor Ql, from the emitter to the base 5 of the transistor Q2, and then to ground via the constant current source 10. Flows to terminal GND. Then, transistors Q1 and Q2 start operating and supply h of base current to their respective collectors.
A current that is twice the FE (direct current amplification factor) flows. Then, the collector current of the transistor Q1 is subjected to negative feedback via the transistor Q2, and therefore, assuming that hFE of the transistor Q2 is infinite, a stable state is reached when the current of the constant current source (2) becomes 0. Therefore, the base of transistor Q1
The voltage between the emitters becomes constant, and this voltage is applied to transistors QLI, Ql2. . . . is supplied to each base-emitter of QLn, and thus loads RLI, R1, 2, .
..., a constant current serving as IO is supplied to RLn.
従来のカレントミラー回路は以上のように構成されてい
るので、電源電圧としてはトランジスタＱ１とＱ２のベ
ース・エミッタ関電圧以上の電圧、つまり２ＶＢＥ以上
必要で、またこれを小さくするためにトランジスタＱ２
のエミッタとベース間を短絡させた回路構成をとれば、
出力用トランジスタのベース電流が無視できなくなり、
精度が得られないなどの欠点があった。Since the conventional current mirror circuit is configured as described above, the power supply voltage needs to be higher than the base-emitter voltage of transistors Q1 and Q2, that is, 2VBE or higher.
If we take a circuit configuration in which the emitter and base of are shorted,
The base current of the output transistor can no longer be ignored,
There were drawbacks such as inability to obtain accuracy.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、カレントミラーの基準電流を供給
するための第１トランジスタのベース、コレクタ間に、
負帰還ループを構成するための第２．第３トランジスタ
を有する増幅回路を接続し、そのエミッタが接地端子に
接続された上記第３トランジスタのベースに抵抗又は定
電流源を介してバイアス電流を供給するようにすること
により、電源電圧としてはトランジスタ１個分のベース
、エミッタ間電圧でも動作できるカレントミラー回路を
提供することを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above.
The second step for configuring a negative feedback loop. By connecting an amplifier circuit having a third transistor and supplying a bias current to the base of the third transistor whose emitter is connected to the ground terminal through a resistor or a constant current source, the power supply voltage is The object of the present invention is to provide a current mirror circuit that can operate with a voltage between the base and emitter of one transistor.
以下、この発明の実施例を図について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第２図は本発明の第１の実施例を示し、図において、Ｑ
ｌは第１のＰＮＰ ）ランジスタ、ＱＬＩ、Ｑｌ２．・
・・・・・、ＱＬｎはＰＮＰ出力トランジスタであり、
トランジスタＱｌ、ＱＬＩ、・・・・・・、ＱＬｎのベ
ース。FIG. 2 shows a first embodiment of the present invention, in which Q
l is the first PNP) transistor, QLI, Ql2.・
..., QLn is a PNP output transistor,
Bases of transistors Ql, QLI, ..., QLn.
エミッタはそれぞれ共通接続されている。ＲＬＩ。The emitters are commonly connected. R.L.I.
Ｒ１，２，・・・・・・、ＲＬｎは上記トランジスタＱ
ＬＩ〜ＱＬｎの各々のコレクタに接続された負荷である
。Ｑ２゜Ｑ３及びＲＢは上記トランジスタＱ１のベース
。R1, 2, ..., RLn are the above transistors Q
This is a load connected to the collector of each of LI to QLn. Q2゜Q3 and RB are the bases of the above transistor Q1.
コレクタ間に挿入された増幅回路を構成するＮＰＮトラ
ンジスタ及びバイアス電流供給用抵抗であり、トランジ
スタＱ２のベースは上記トランジスタＱ１のコレクタに
、エミッタは接地端子ＧＮＤに、コレクタは抵抗ＲＢを
介して電源端子Ｖｃｃに接続され、トランジスタＱ３の
ベースはトランジスタＱ２のコレクタに、エミッタが接
地端子ＧＮＤに、コレクタがトランジスタＱ１のベース
に接続されている。そしてこの増幅回路はトランジスタ
Ｑ１とともに、負帰還ループを構成している。An NPN transistor and a bias current supply resistor are inserted between the collectors of the amplifier circuit, and the base of the transistor Q2 is connected to the collector of the transistor Q1, the emitter is connected to the ground terminal GND, and the collector is connected to the power supply terminal via the resistor RB. The base of the transistor Q3 is connected to the collector of the transistor Q2, the emitter of the transistor Q3 is connected to the ground terminal GND, and the collector of the transistor Q3 is connected to the base of the transistor Q1. This amplifier circuit forms a negative feedback loop together with the transistor Q1.
また■０はトランジスタＱ１のコレクタに接続され、基
準電流を発生する定電流源である。Further, ``0'' is a constant current source connected to the collector of the transistor Q1 and generates a reference current.
次に動作について説明する。電源端子Ｖｃｃからの電流
は抵抗ＲＢを介してトランジスタＱ３のベースに供給さ
れエミッタに流れるので、該トランジスタＱ３は動作し
、コレクタ電流が流れる。するとトランジスタＱ １
、 ＱＬＩ、 Ｑｌ２．−、 Ｑｌ、ｎの各々のベース
電流が流れるので、それぞれ動作して各々のコレクタに
電流が流れる。そしてトランジスタＱｌのコレクタ電流
が定電流源■０の電流■０より大きくなると、トランジ
スタＱ２のベースに電流が供給され、該トランジスタＱ
２は動作を開始する。するとトランジスタＱ３のベース
電位を下げるため、トランジスタＱｌ、Ｑ２．Ｑ３によ
り負帰還ループが形成され、トランジスタＱ２の直流電
流増幅率ｈＰＥを無限大と仮定すると、トランジスタＱ
１のコレクタ電流が■０となった時、上記負帰還ループ
が安定状態となり負荷Ｒ１，１゜ＲＬ２．・・・・・・
、ＲＬｎにＩＯなる定電流が供給される。Next, the operation will be explained. Since the current from the power supply terminal Vcc is supplied to the base of the transistor Q3 via the resistor RB and flows to the emitter, the transistor Q3 operates and a collector current flows. Then transistor Q 1
, QLI, Ql2. -, Ql, and n flow, so each operates and a current flows to each collector. When the collector current of the transistor Ql becomes larger than the current ■0 of the constant current source ■0, a current is supplied to the base of the transistor Q2, and the transistor Q
2 starts the operation. Then, in order to lower the base potential of transistor Q3, transistors Ql, Q2 . A negative feedback loop is formed by Q3, and assuming that the DC current amplification factor hPE of transistor Q2 is infinite, transistor Q
1 becomes 0, the negative feedback loop becomes stable and the load R1,1°RL2.・・・・・・
, RLn are supplied with a constant current IO.
このような本実施例によれば、トランジスタＱ２とＣ３
により負帰還ループを構成し、そのエミッタが接地端子
ＧＮＤに接続されたトランジスタＱ３のベースに抵抗Ｒ
Ｂを介してバイアス電流を供給するようにしたので、電
源電圧が０．８Ｖ（ＩＶＢＥ）程度に下がっても動作可
能であり、また、精度の高い出力電流が得られる。According to this embodiment, transistors Q2 and C3
forms a negative feedback loop, and a resistor R is connected to the base of the transistor Q3 whose emitter is connected to the ground terminal GND.
Since the bias current is supplied through B, operation is possible even when the power supply voltage drops to about 0.8V (IVBE), and a highly accurate output current can be obtained.
第３図は本発明の第２の実施例を示し、これは第２図に
示すバイアス電流供給用の抵抗Ｒ８０代わりに定電流源
ＩＢを設けたものであり、このような実施例によっても
上記実施例と同様の効果が得られる。なお、Ｃ４，Ｃ５
は基準電流供給用カレントミラーを構成するトランジス
タである。FIG. 3 shows a second embodiment of the present invention, in which a constant current source IB is provided in place of the bias current supply resistor R80 shown in FIG. Effects similar to those of the embodiment can be obtained. In addition, C4, C5
is a transistor constituting a current mirror for supplying a reference current.
第４図は本発明の第３の実施例を示し、これは上記！＠
３図の実施例におけるトランジスタＱ１のベース、エミ
ッタ間にダイオードとして機能するトランジスタＱ６を
挿入し、トランジスタＱ２゜Ｃ３のそれぞれのベース、
コレクタ間に位相補償用コンデンサＣ１，Ｃ２を接続し
、さらに各トランジスタのエミッタにカレントミラーの
精度向上用の抵抗Ｒ１，Ｒ６，ＲＥＩ−ＲＥｎ、Ｒ４，
Ｒ５及び負帰還ループの利得調整用の抵抗Ｒ２，Ｒ３を
挿入したものである。FIG. 4 shows a third embodiment of the invention, which is similar to the above! @
A transistor Q6 functioning as a diode is inserted between the base and emitter of the transistor Q1 in the embodiment shown in FIG.
Phase compensation capacitors C1, C2 are connected between the collectors, and resistors R1, R6, REI-REn, R4,
R5 and resistors R2 and R3 for adjusting the gain of the negative feedback loop are inserted.
このような実施例では、上記実施例と同様の効果に加え
、さらにより精度を高めることができ、また回路の安定
化を図ることができる。In such an embodiment, in addition to the same effects as the above embodiment, it is possible to further improve accuracy and stabilize the circuit.
以上のように、この発明によれば、カレントミラーの基
準電流を供給する第１トランジスタのベース、コレクタ
間に、第２．第３トランジスタを有する増幅回路を接続
して負帰還ループを構成し、そのエミッタが接地端子に
接続された上記増幅回路の第３トランジスタのベースに
、抵抗又は定電流源を介してバイアス電流を供給するよ
うにしたので、低い電源電圧で動作可能であり、しかも
精度の高い出力電流が得られる効果がある。As described above, according to the present invention, the second transistor is connected between the base and collector of the first transistor that supplies the reference current of the current mirror. An amplifier circuit having a third transistor is connected to form a negative feedback loop, and a bias current is supplied via a resistor or a constant current source to the base of the third transistor of the amplifier circuit whose emitter is connected to the ground terminal. As a result, it is possible to operate with a low power supply voltage, and a highly accurate output current can be obtained.
第１図は従来のカレン２ラ一回路の回路図、第２図はこ
の発明の第１の実施例による基本的なカレントミラー回
路の回路図、第３図はこの発明の第２の実施例によるカ
レントミラー回路の回路図、第４図はこの発明の第３の
実施例によるカレントミラー回路の回路図である。
Ｑｌ、Ｃ２，Ｃ３・・・第１．第２．第３トランジスタ
、ＱＬＩ〜ＱＬｎ・・・第１〜第Ｎ出力トランジスタ、
ｒｏ・・・定電流源、Ｖｃｃ・・・電源端子、ＧＮＤ・
・・接地端子、ＲＢ・・・バイアス電流供給用抵抗、Ｉ
Ｂ・・・バイアス電流供給用定電流源、ＲＬＩ〜ＲＬｎ
・・・負荷、Ｃ４，Ｃ５・・・基準電流供給用カレン）
ミラーを構成するトランジスタ、Ｃ６・・・ダイオード
として機能するトランジスタ、Ｒ１，Ｒ６，ＲＥＩ〜Ｒ
Ｅｎ、Ｒ４，Ｒ５・・・カレントミラーの精度向上用抵
抗、Ｒ２，Ｒ３・・・負帰還ループの利得調整用抵抗、
ＣＩ、Ｃ２・・・位相補償用コンデンサ。
なお図中同一符号は同−又は相当部分を示す。
代理人 大 岩 増 雄
第１図
第２図
第３図
第４図
手続補正書（自発）
特許庁長官殿
１、事件の表示 特願昭 ５９−８６８１３号２、発明
の名称
カレントミラー回路
３、補正をする者
代表者片由仁へ部
４、代理人
図面（第４図）
６、補正の内容
（１）第４図を別紙の通り訂正する。
（１１FIG. 1 is a circuit diagram of a conventional current mirror circuit, FIG. 2 is a circuit diagram of a basic current mirror circuit according to a first embodiment of the present invention, and FIG. 3 is a circuit diagram of a basic current mirror circuit according to a first embodiment of the present invention. FIG. 4 is a circuit diagram of a current mirror circuit according to a third embodiment of the present invention. Ql, C2, C3... 1st. Second. third transistor, QLI to QLn... first to Nth output transistors,
ro...constant current source, Vcc...power supply terminal, GND/
...Ground terminal, RB...Resistance for bias current supply, I
B... Constant current source for bias current supply, RLI to RLn
... Load, C4, C5 ... Karen for reference current supply)
Transistor forming a mirror, C6...Transistor functioning as a diode, R1, R6, REI~R
En, R4, R5...Resistor for improving accuracy of current mirror, R2, R3...Resistor for gain adjustment of negative feedback loop,
CI, C2... Phase compensation capacitor. Note that the same reference numerals in the figures indicate the same or equivalent parts. Agent Masuo Oiwa Figure 1 Figure 2 Figure 3 Figure 4 Procedural amendment (voluntary) Mr. Commissioner of the Japan Patent Office 1, Indication of case: Japanese Patent Application No. 59-86813 2, Name of invention Current mirror circuit 3, To Katayuni, representative of the person making the amendment, Part 4: Representative's drawing (Fig. 4) 6. Contents of the amendment (1) Fig. 4 will be corrected as shown in the attached sheet. (11
Claims (1)
ランジスタの各々のベース、エミッタをそれぞれ共通接
続し、上記第１〜第Ｎ出力トランジスタの各々のコレク
タにそれぞれ負荷を接続してなるカレントミラー回路に
おいて、上記第１トランジスタのコレクタに接続された
定電流源回路と、そのベースが上記第１トランジスタの
コレクタに。 コレクタがバイアス電流供給用抵抗又はバイアス電流供
給用定電流源を介して電源端子に接続された上記第１ト
ランジスタと逆導電型の第２トランジスタと、そのベー
スが上記第２トランジスタのコレクタに、コレクタが上
記第１トランジスタのベースに、エミッタが接地端子に
接続され上記第１、第２トランジスタとともに負帰還ル
ープを構成する上記第２トランジスタと同一導電型の第
３トランジスタとを備えたことを特徴とするカレントミ
ラー回路。 （２）上記第１トランジスタのベース、エミッタの間に
ダイオードを挿入し、上記第２又は第３トランジスタの
ベース、コレクタ間にコンデンサを接続し、本回路を構
成する各トランジスタのエミッタに抵抗を挿入したこと
を特徴とする特許請求の範囲第１項記載のカレントミラ
ー回路。[Claims] The fl+ first transistor and the bases and emitters of each of the first to Nth (≧1) output transistors are connected in common, and a load is applied to the collector of each of the first to Nth output transistors, respectively. In the current mirror circuit connected, a constant current source circuit is connected to the collector of the first transistor, and a base thereof is connected to the collector of the first transistor. a second transistor of opposite conductivity type to the first transistor, the collector of which is connected to the power supply terminal via a bias current supply resistor or a bias current supply constant current source; is characterized in that it is provided with a third transistor having the same conductivity type as the second transistor, the emitter of which is connected to the ground terminal at the base of the first transistor, and which forms a negative feedback loop together with the first and second transistors. current mirror circuit. (2) A diode is inserted between the base and emitter of the first transistor, a capacitor is connected between the base and collector of the second or third transistor, and a resistor is inserted between the emitter of each transistor making up this circuit. A current mirror circuit according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086813A JPS60229512A (en) | 1984-04-27 | 1984-04-27 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086813A JPS60229512A (en) | 1984-04-27 | 1984-04-27 | Current mirror circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229512A true JPS60229512A (en) | 1985-11-14 |
| JPH0466125B2 JPH0466125B2 (en) | 1992-10-22 |
Family
ID=13897247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086813A Granted JPS60229512A (en) | 1984-04-27 | 1984-04-27 | Current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229512A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5284716A (en) * | 1989-01-19 | 1994-02-08 | Konica Corporation | Magnetic recording medium |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152274A (en) * | 1974-05-31 | 1975-12-08 | ||
| JPS5344662A (en) * | 1976-09-30 | 1978-04-21 | Fujishima Daishiro | Food composition rich in calcium |
| JPS54125950A (en) * | 1978-03-24 | 1979-09-29 | Victor Co Of Japan Ltd | Current mirror circuit |
-
1984
- 1984-04-27 JP JP59086813A patent/JPS60229512A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152274A (en) * | 1974-05-31 | 1975-12-08 | ||
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| JPS54125950A (en) * | 1978-03-24 | 1979-09-29 | Victor Co Of Japan Ltd | Current mirror circuit |
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|---|---|---|---|---|
| US5284716A (en) * | 1989-01-19 | 1994-02-08 | Konica Corporation | Magnetic recording medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0466125B2 (en) | 1992-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |