JPS60226210A - Pulse width forming circuit - Google Patents
Pulse width forming circuitInfo
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- JPS60226210A JPS60226210A JP8223284A JP8223284A JPS60226210A JP S60226210 A JPS60226210 A JP S60226210A JP 8223284 A JP8223284 A JP 8223284A JP 8223284 A JP8223284 A JP 8223284A JP S60226210 A JPS60226210 A JP S60226210A
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- signal
- circuits
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
Landscapes
- Pulse Circuits (AREA)
Abstract
Description
【発明の詳細な説明】 〔技術分野〕 本発明はパルス巾作成回路に関する。[Detailed description of the invention] 〔Technical field〕 The present invention relates to a pulse width generating circuit.
第1図は従来のパルス巾作成回路を示す回路図であり、
この回路は、2つの入力の論理積を出力するANDグー
)102と、2つの入力の論理積およびNANDをとシ
出力するゲート101と、遅延素子103と、入力端子
104と、出力端子105とから構成される。第2図(
&)〜(e)はそれぞれ第1図の信号線106〜110
の信号106〜110の信号106S〜110Sを示す
タイミング図である。FIG. 1 is a circuit diagram showing a conventional pulse width generation circuit.
This circuit includes an AND gate 102 that outputs the AND of two inputs, a gate 101 that outputs the AND of the two inputs, and a delay element 103, an input terminal 104, and an output terminal 105. It consists of Figure 2 (
&) to (e) are signal lines 106 to 110 in FIG. 1, respectively.
FIG. 4 is a timing diagram showing signals 106S to 110S of signals 106 to 110 of FIG.
以下の説明は全て負論理で行ない、説明を簡単にするた
め素子間の遅延はないものとする。入力端子104を介
して信号+[O6C第2図(a)K:示す入力信号10
6Sが入力されたときの動作は、信号106Sが論理′
1“(以下11“)から論理10“ (以下10“ )
に変化すると、信号107Sは10”から11“に信号
108Sは″1“から′O“に変化する。信号1098
は遅延素子103によシ信号108Sよシ遅れて11“
から′0“に変化する。信号110Sは信号107Sが
10“から11“に変化したことによシ11“から10
“に変化するが、信号109Sが11“から10“に変
化すると、再び11“に戻る。信号1068は信号11
0Sが11“に戻る前に′1“に戻っているので信号1
10Sが11“に戻ると出力信号107Sは′0“とな
シパルス巾Wが作成される。この動作が正常に行なわれ
るだめの条件は、入力信号106SのO“である期間が
信号110Sが′0“に変化するまで保証されかつ信号
110Sが11“に戻る前に’ 1“に変化しているこ
とである。以上の説明から1作成されるパルス巾Wはゲ
ート101の 。The following explanation is all based on negative logic, and it is assumed that there is no delay between elements to simplify the explanation. The signal +[O6C Fig. 2 (a) K: Input signal 10 shown through the input terminal 104
The operation when 6S is input is that the signal 106S is logic '
1" (hereinafter referred to as 11") to logic 10" (hereinafter referred to as 10")
, the signal 107S changes from 10'' to 11'' and the signal 108S changes from ``1'' to 'O''. Signal 1098
is delayed by 11" from the signal 108S by the delay element 103.
The signal 110S changes from 11" to 10" due to the signal 107S changing from 10" to 11".
However, when the signal 109S changes from 11" to 10", it returns to 11" again. Signal 1068 is signal 11
Since 0S returns to '1' before returning to 11', the signal is 1.
When 10S returns to 11", the output signal 107S has a pulse width W of '0". The conditions for this operation to occur normally are that the period in which the input signal 106S is O'' is guaranteed until the signal 110S changes to '0'', and the signal 110S changes to '1'' before returning to 11''. That is what we are doing. From the above explanation, the pulse width W created by the gate 101 is as follows.
遅延時間とゲート102の遅延時間と遅延素子103の
遅延時間との合計であることがわかる。It can be seen that the delay time is the sum of the delay time of the gate 102 and the delay time of the delay element 103.
したがって、遅延素子103の遅延時間を適当に設定す
ることによシ所望のパルス巾Wを得ることができる。Therefore, by appropriately setting the delay time of the delay element 103, a desired pulse width W can be obtained.
しかし、パルス巾Wを一度設定してしまうと遅延素子1
03の遅延量を変える以外にパルス巾を変更することが
できないため動作中にパルス巾を変更することができな
いという欠点がある。However, once the pulse width W is set, the delay element 1
Since the pulse width cannot be changed other than by changing the delay amount of 03, there is a drawback that the pulse width cannot be changed during operation.
本発明の目的は上述の欠点を除去し動作中にパルス巾を
変更することができるパルス中作成回路を提供すること
にある。SUMMARY OF THE INVENTION The object of the present invention is to eliminate the above-mentioned drawbacks and to provide a pulse generation circuit which allows the pulse width to be changed during operation.
本発明の回路は、複数の入力端子を有しこれらの入力端
子に与えられる信号のNANDをとり出力する複数の第
1の回路と、該複数の第1の回路のうちの一つを選択信
号に応答して選択する選択回路と、それぞれ前記複数の
第1の回路の各出力が入力される複数の第1の入力端子
と入力信号が入力される第2の入力端子とを有しこれら
の入力端子に与えられる信号のNANDおよび論理積を
と多出力しこのNAND出力を前記複数の第1の回路に
与える第2の回路と、前記複数の第1の回路と一対一対
応に設けられそれぞれ異なった遅延時間を有し前記第2
の回路の論理積出力をそれぞれ遅延させて前記複数の第
1の回路に与える検数の遅延回路とから構成される。The circuit of the present invention includes a plurality of first circuits that have a plurality of input terminals and outputs a NAND of signals applied to these input terminals, and a selection signal that selects one of the plurality of first circuits. and a plurality of first input terminals to which respective outputs of the plurality of first circuits are input, and second input terminals to which input signals are input, respectively. a second circuit that outputs multiple NANDs and ANDs of signals applied to the input terminals and supplies the NAND output to the plurality of first circuits; and a second circuit provided in one-to-one correspondence with the plurality of first circuits, respectively. the second one having different delay times;
and a count delay circuit that delays the AND outputs of the circuits and supplies the delayed AND outputs to the plurality of first circuits.
次に本発明について図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第3図は本発明の一実施例を示す回路図である。FIG. 3 is a circuit diagram showing one embodiment of the present invention.
本実施例は、3つの入力端子を有しこれらの入力端子に
与えられる信号のNAND eとヤ出力する2つのNA
NDゲート202および203と、このNANDゲート
202および203のうちの一つを選択信号に応答して
選択するゲート204と。This embodiment has three input terminals, and two NA outputs the NAND e and the signals applied to these input terminals.
ND gates 202 and 203; and a gate 204 that selects one of the NAND gates 202 and 203 in response to a selection signal.
それぞれゲート202および203の各出力が入力され
る2つの第1の入力端子と入力信号が入力される第2の
入力端子とを有しこれらの入力端子 。These input terminals have two first input terminals to which respective outputs of the gates 202 and 203 are input, and a second input terminal to which an input signal is input.
に与えられる信号のNANDおよび論理積をと多出力し
このNAND出力をゲート202および203に尋える
ゲート201と、ゲート202および203 と一対一
対応に設けられそれぞれ異なった遅延時間を有しゲート
201の論理積出力をそれぞれ遅延させてゲート202
および203 K与える2つの遅延素子205および2
06と、それぞれ信号207S〜214Sが伝播する伝
号線207〜214とから構成される。A gate 201 which outputs multiple NAND and logical products of signals applied to the gate and asks the gates 202 and 203 for the NAND output, and a gate 201 which is provided in one-to-one correspondence with the gates 202 and 203 and each has a different delay time. gate 202 by delaying the AND outputs of
and two delay elements 205 and 2 giving 203 K
06, and transmission lines 207-214 through which signals 207S-214S propagate, respectively.
第4図(aJ〜(h)はそれぞれ第3図の信号線207
゜214.208,209,210,211,212お
よび213の信号を示すタイミング図である。Figure 4 (aJ to (h) are the signal lines 207 in Figure 3, respectively)
214 is a timing diagram showing signals of 208, 209, 210, 211, 212 and 213.
第3図および第4図を参照して本実施例の動作、を説明
する。まず1選択信号214Sが11“であり信号線2
07 K第4図(&)に示す入力信号207Sが入力さ
れたときの動作について説明する。入力信号207Sが
11“から10“に変化すると出力信号208Sは10
“から1“に、信号209−ISおよび209−28は
&1“から′0“に変化する。信号211Sは遅延素子
205によシ信号209−Isおよび209−2Sよシ
遅れて11#から10“に変化する。信号214Sは1
1“であるからゲート203の出力信号212Sは定常
的に11“となる。信号213Sは、信号208Sが′
0“から11“に変化したことによシ11 “から10
“に変化するが、信号211Sが11“から10“に変
化すると再び11“に戻る。入力信号207Sは、信号
213Sが′1“に戻る前に11“に戻るよう考慮して
入力すれば、信号213Sが11“に戻ることにより出
力信号208Sは10“ となりパルス巾W□が作成さ
れる。このときのパルス巾W□はゲート201の遅延時
間とゲート202の遅延時間と遅延素子205の遅延時
間との合計となる。The operation of this embodiment will be explained with reference to FIGS. 3 and 4. First, the 1 selection signal 214S is 11" and the signal line 2
07 K The operation when the input signal 207S shown in FIG. 4 (&) is input will be explained. When the input signal 207S changes from 11" to 10", the output signal 208S changes to 10.
From "1" to "1", signals 209-IS and 209-28 change from &1" to '0". The signal 211S changes from 11# to 10'' with a delay from the signals 209-Is and 209-2S due to the delay element 205.
1", the output signal 212S of the gate 203 constantly becomes 11". Signal 213S is similar to signal 208S'
Due to the change from 0" to 11", 11" to 10
However, when the signal 211S changes from 11" to 10", it returns to 11" again. If the input signal 207S is input with consideration given to returning to 11" before the signal 213S returns to 1", the output signal 208S becomes 10" as the signal 213S returns to 11", and a pulse width W□ is created. Ru. The pulse width W□ at this time is the sum of the delay time of the gate 201, the delay time of the gate 202, and the delay time of the delay element 205.
一方1選択信号214Sが′0“のときは、第4図の波
線の波形となる。ゲート204の論理積出力が0“とな
シゲート202の信号213Sが定常的に11“となる
ので、上述の信号214Sが11“のときの説明におけ
るゲート202の働きをゲート203が行ない、パルス
巾W2が作成される。このときのパルス巾W、はゲート
201の遅延時間とゲート203の遅延時間と遅延素子
206の遅延時間との合計となる。遅延素子202と2
03との遅延時間を適当に定めておけば1選択信号21
48 Kよりパルス巾の切り換えを行なうことができる
。On the other hand, when the 1 selection signal 214S is '0'', the waveform is shown by the dotted line in FIG. The gate 203 performs the function of the gate 202 in the explanation when the signal 214S is 11'', and the pulse width W2 is created. The pulse width W at this time is the sum of the delay time of the gate 201, the delay time of the gate 203, and the delay time of the delay element 206. Delay elements 202 and 2
If the delay time with 03 is set appropriately, the 1 selection signal 21
The pulse width can be switched from 48K.
本発明は上記実施例の構成には限定されず、ゲ−)20
2および203に相当するゲートと遅延素子205およ
び206 K相当する遅延素子とを所望の数だけ設け、
これらの遅延素子の一つを選択回路によシ選択するよう
に構成することによシ。The present invention is not limited to the configuration of the above embodiment;
A desired number of gates corresponding to 2 and 203 and delay elements 205 and 206 corresponding to delay elements 206 and 206 are provided,
This is achieved by configuring a selection circuit to select one of these delay elements.
複数のパルス巾を選択することができる。Multiple pulse widths can be selected.
以上1本発明には、動作中においてもパルス巾を切シ換
えることができるという効果がある。The present invention has the advantage of being able to switch the pulse width even during operation.
第1図は従来のパルス巾作成回路を示す回路図。
第2図は第1図の動作を説明するためのタイミング図、
第3図は本発明の一実施例を示す作成回路図および第4
図は本実施例の動作を説明するためのタイミング図であ
る。
図において、201〜204・・・・・・ゲート、 2
05゜206・・・・・・遅延素子、207〜214・
・・・・・信号線。
黛1瓢
峯2別
茅3目
半4−詔FIG. 1 is a circuit diagram showing a conventional pulse width generation circuit. FIG. 2 is a timing diagram for explaining the operation of FIG. 1,
FIG. 3 is a production circuit diagram showing one embodiment of the present invention, and a fourth
The figure is a timing diagram for explaining the operation of this embodiment. In the figure, 201 to 204...gates, 2
05°206...Delay element, 207-214.
·····Signal line. Mayuzumi 1 Hyōmine 2 Betsuko 3 eyes and a half 4 - Edict
Claims (1)
号のNANDをとり出力する複数の第1の回路と、該複
数の第1の回路のうちの一つを選択信号に応答して選択
する選択回路と、それぞれ前記複数の第1の回路の各出
力が入力される複数の第1の入力端子と入力信号が入力
される第2の入力端子とを有しこれらの入力端子に与え
られる信号のNANDおよび論理積をと9出力しこのN
AND出力を前記複数の第1の回路に与える第2の回路
と、前記複数の第1の回路と一対一対応に設けられそれ
ぞれ異なりた遅延時間を有し前記第2の回路の論理積出
力をそれぞれ遅延させて前記複数の第1の回路に与える
複数の遅鷲回路とから構成したことを特徴とするパルス
巾作成回路。A plurality of first circuits each having a plurality of input terminals and NANDing signals applied to these input terminals and outputting the result, and one of the plurality of first circuits being selected in response to a selection signal. a selection circuit, a plurality of first input terminals to which respective outputs of the plurality of first circuits are inputted, and a second input terminal to which input signals are inputted, and signals given to these input terminals; Output the NAND and AND of 9 and output this N
a second circuit that provides an AND output to the plurality of first circuits; and a second circuit that is provided in one-to-one correspondence with the plurality of first circuits and has different delay times, and outputs an AND output of the second circuits. A pulse width generating circuit comprising a plurality of delay circuits each delaying and applying the signal to the plurality of first circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8223284A JPS60226210A (en) | 1984-04-24 | 1984-04-24 | Pulse width forming circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8223284A JPS60226210A (en) | 1984-04-24 | 1984-04-24 | Pulse width forming circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60226210A true JPS60226210A (en) | 1985-11-11 |
Family
ID=13768657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8223284A Pending JPS60226210A (en) | 1984-04-24 | 1984-04-24 | Pulse width forming circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60226210A (en) |
-
1984
- 1984-04-24 JP JP8223284A patent/JPS60226210A/en active Pending
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