JPS60226095A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To shorten the rise and fall time of a word line, and to improve the access time by providing a switch element which is on-off controlled by the output signal from a level detecting means, between a signal line for supplying a control signal and the far end part of the word line. CONSTITUTION:When a control signal phi rises to a high level, in accordance with it, word line drivers WD1-WDm are operated, and the potential of one line of word lines WL1-WLm starts to rise to a high level. Also, an MOSFETQ12 is turned off by the control signal phi, and in such a case, a node n1 is held in a pre-change level. When the potential of the far end part of the word line WL exceeds a threshold voltage of an MOSFETQ11, the MOSFETQ11 is turned on, therefore, the change of the node n1 is extracted, and the level of the node n1 drops toward the ground potential. When the potential of the node n1 drops, an MOSFETQ13 is set to an on-state, and a change flows into the word line WL through the MOSFETQ13 from a signal line to which the control signal phi of a high level is supplied.

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術、さらには半導体記憶
装置に適用して特に有効な技術に関し、例えばマイクロ
プログラム方式の制御回路を備えた半導体集積回路にお
けるマイクロＲＯＭ　（リード・オンリ・メモリ）のワ
ード線駆動回路の構成に利用して有効な技ｗＪに関する
。Detailed Description of the Invention [Technical Field] The present invention relates to semiconductor integrated circuit technology, and furthermore, to a technology that is particularly effective when applied to semiconductor storage devices. This article relates to a technique wJ that is effective when used in the configuration of a word line drive circuit of a ROM (read only memory).

［背景技術］ 半導体記憶袋Ｗ（以下ＩＣメモリと称する）におけるワ
ード線駆動回路として、例えば第１図および第２図に示
すような回路形式が提案されている（特開昭５５−１５
０１８９号）。[Background Art] As a word line drive circuit in a semiconductor memory bag W (hereinafter referred to as IC memory), a circuit format as shown in FIGS.
No. 0189).

第１図の回路は、ワード線ＷＬの遠端部にワード線ＷＬ
のレベルを検出するＣＭＯ８（相補型ＭＯ８）インバー
タＩＮＶを接続し、かつワード線ＷＬと電源電圧Ｖｃｃ
との間にＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）Ｑ３を設けである。これによって１選択されるべ
きワード線ＷＬの電位がＣＭＯＳインバータＩＮＶの論
理しきい値電圧を超えたとき、ＣＭＯＳインバータＩＮ
Ｖの出力がロウレベルに変化されるのを利用して、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３をオンさせる。その結果、ポ
リシリコンからなる比較的抵抗値の高いワード線ＷＬの
最終到達レベル（Ｖｃｃ）への到達時間を短縮させよう
というものである。The circuit of FIG. 1 has word line WL at the far end of word line WL.
A CMO8 (complementary MO8) inverter INV is connected to detect the level of word line WL and power supply voltage Vcc.
A MOSFET (insulated gate field effect transistor) Q3 is provided between the two. As a result, when the potential of the word line WL to be selected exceeds the logic threshold voltage of the CMOS inverter INV, the CMOS inverter IN
Using the fact that the output of V is changed to low level, M
Turn on OS FET Q3. As a result, the time taken for the word line WL made of polysilicon and having a relatively high resistance value to reach the final level (Vcc) is shortened.

しかしながら、第１図に示されている形式の回路にあっ
ては、選択されたワード線ＷＬの電位が非選択レベル（
接地電位）に立ち下げられるべきとき、Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓはＣＭＯＳインバータエＮＶの出力によ
ってオンされている。そのためＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｓを介してそのワード線に貫通電流が流されるととも
に、ワード線の電位が下がりにくい。However, in the circuit of the type shown in FIG. 1, the potential of the selected word line WL is at the non-select level (
When the MOS F should be lowered to ground potential)
ETQs is turned on by the output of the CMOS inverter NV. Therefore, MOS FET Q
A through current is caused to flow through the word line through s, and the potential of the word line is difficult to fall.

一方、第２図に示す回路では、上記ＭＯ８ＦＥＴ　Ｑ　
３と直列に電源電圧Ｖｃｃとの間およびワード線ＷＬと
接地点の間に、それぞれリセット用のＭＯ，Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ４とＱ５が挿入されている。これらのＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　４とＱ５は、ワード線ドライブ回路
ＷＤと同期してオン、オフ制御される。つまり−ワード
線が選択されるときは、リセット信号Ｐの低いレベルに
よってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　４がオンにされ、Ｍ
Ｏ５ＦＥＴＱｓがオフにされる。これによって、図示の
回路は、選択時には上記第１図の回路と同じ動作をする
。ワード線が非選択レベルにされるときには、リセット
信号Ｐは高レベルに変化される。このとき、Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　４がオフ状態にされ、またＱ５がオン
状態にされるので、選択ワード線は速やかに低レベルに
変化される。On the other hand, in the circuit shown in Fig. 2, the MO8FET Q
3 in series with the power supply voltage Vcc and between the word line WL and the ground point, MO and S F E for reset are connected, respectively.
T Q4 and Q5 are inserted. These MOS
FET Q4 and Q5 are controlled on and off in synchronization with the word line drive circuit WD. That is - when a word line is selected, the low level of the reset signal P turns on MOS FET Q4 and
O5FETQs are turned off. As a result, the illustrated circuit operates in the same manner as the circuit shown in FIG. 1 above when selected. When the word line is set to a non-selected level, the reset signal P is changed to a high level. At this time, M.O.S.
Since FET Q4 is turned off and Q5 is turned on, the selected word line is quickly changed to a low level.

しかしながら、第２図の形式の回路は、その回路素子数
が多い。また、直列接続のＭＯ３ＦＥＴＱ３−Ｑ４の合
成インピーダンスを低下させるようにこれらのＭＯＳＦ
ＥＴの素子寸法を、第１図の回路形式におけるＭＯ８Ｆ
ＥＴＱ３のそれと比べて大きくしてやらないとワード線
の立上がりを速くしてやることが困難となる。However, the circuit of the type shown in FIG. 2 has a large number of circuit elements. In addition, these MOSFETs are
The element dimensions of ET are MO8F in the circuit format shown in Figure 1.
Unless it is made larger than that of ETQ3, it will be difficult to make the word line rise faster.

しかるに、ＩＣメモリでは、ワード線の間隔をできる限
り狭く形成した方がメモリアレイの占有面積が小さくな
る。従って、上記のごとく、回路を構成する素子の寸法
を大きくさせざるを得なくなったり、素子数を多くせざ
るを得なくなると、特に１素子型のメモリセルからなる
ＩＣメモリでは、各ワード線間隔に合わせて回路を配設
することが困難になる。その結果、必要以上にチップサ
イズが大きくされてしまう。以上のような問題点がある
ことが本発明者によって明らかにされた。However, in an IC memory, the area occupied by the memory array becomes smaller when the spacing between word lines is made as narrow as possible. Therefore, as mentioned above, when the dimensions of the elements constituting the circuit have to be increased or the number of elements has to be increased, especially in an IC memory consisting of a single-element type memory cell, the distance between each word line has to be increased. It becomes difficult to arrange the circuit according to the As a result, the chip size becomes larger than necessary. The inventor of the present invention has revealed that there are the above-mentioned problems.

［発明の目的］ この発明の目的は、半導体記憶回路におけるワード線の
立上がりおよび立下がり時間を短縮させてアクセスタイ
ムを向上できるようなワード線駆動回路を提供すること
にある。[Object of the Invention] An object of the present invention is to provide a word line drive circuit that can shorten the rise and fall times of word lines in a semiconductor memory circuit and improve access time.

この発明の他の目的は、半導体記憶回路において、チッ
プサイズをそれ程増大させることなく、ワード線を双方
向から駆動することができるようなワード線駆動回路を
提供することにある。Another object of the present invention is to provide a word line drive circuit in a semiconductor memory circuit that can drive word lines from both directions without significantly increasing the chip size.

この発明の更に他の目的は、低消費電力型の半導体記憶
回路を提供することにある。Still another object of the invention is to provide a low power consumption semiconductor memory circuit.

この発明の更に他の目的は、１素子型のメモリセルから
なるメモリアレイ内の比較的ピッチの狭いワード線間に
、上記のようなワード線駆動回路を充分に配設できるよ
うなレイアウト技術を提供することにある。Still another object of the present invention is to develop a layout technique that allows sufficient arrangement of word line drive circuits as described above between word lines with a relatively narrow pitch in a memory array consisting of one-element memory cells. It is about providing.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりであるすなわち、ワード線
の電位によって直接オン、オフ制御されるスイッチＭＯ
８ＦＥＴと、このＭＯＳＦＥＴと回路の一方の電源電圧
との間に直列に接続され、かつワード線ドライバの動作
を制御する信号によってオン、オフ制御されるスイッチ
ＭＯ３ＦＥＴとによってワード線のレベル検出手段を構
成するとともに、上記制御信号を供給する信号線とワー
ド線の遠端部との間に、上記レベル検出手段からの出力
信号によってオン、オフ制御されるスイッチＭＯ８ＦＥ
Ｔを設けることによって、ワード線の電位が一定以上も
しくは一定以下になったときワード線をチャージアップ
もしくはチャージダウンさせるためのＭＯＳＦＥＴと直
列に制御片のＭＯＳＦＥＴが接続されないようにしてＭ
ＯＳＦＥＴの素子寸法の減少が可能なようにさせるとと
もに、ワード線リセット時に貫通電流が流れないように
する。また、ワード線のレベルを検出して逆方向（遠端
部）からワード線をチャージアップもしくはチャージダ
ウンさせる補助駆動回路を、３個のトランジスタで構成
できるようにして、比較的間隔（ピッチ）の狭いワード
線間に各補助駆動回路を効率よく配設できるようにする
。これによって、チップサイズを増大させることなくワ
ード線の立上がり、立下がり時間を短縮させ、アクセス
タイムを向上させるとともに、消費電力を減少させると
いう上記目的を達成するものである。[Summary of the Invention] Representative inventions disclosed in this application are summarized as follows. Namely, a switch MO that is directly controlled to turn on and off by the potential of a word line.
The word line level detection means is composed of the MOSFET 8FET and the switch MO3FET, which is connected in series between this MOSFET and one power supply voltage of the circuit, and is turned on and off by a signal that controls the operation of the word line driver. At the same time, a switch MO8FE is connected between the signal line for supplying the control signal and the far end of the word line and is controlled to be turned on or off by the output signal from the level detection means.
By providing T, the MOSFET of the control piece is not connected in series with the MOSFET for charging up or down the word line when the potential of the word line becomes above a certain level or below a certain level.
To enable a reduction in the element size of an OSFET and to prevent a through current from flowing during word line reset. In addition, the auxiliary drive circuit that detects the level of the word line and charges up or down the word line from the opposite direction (far end) can be configured with three transistors, so that To efficiently arrange each auxiliary drive circuit between narrow word lines. This achieves the above-mentioned objectives of shortening the rise and fall times of word lines, improving access time, and reducing power consumption without increasing the chip size.

［実施例］ 第３図は、実施例のリード・オンリ・メモリ（以下ＲＯ
Ｍと称する）の回路図である。この実施例のＲＯＭは、
後の説明から明らかとなるように高速動作が可能であり
、マイクロプロセッサ（以下ＣＰＵと称する）とともに
マイクロコンピュータシステムを構成するカソードレイ
チューブコントローラ（以下ＣＲＴコントローラと称す
る）やハードディスク・コントローラその他の周辺ＬＳ
Ｉに設けられるマイクロＲＯＭを構成するのに適する。[Example] Figure 3 shows a read-only memory (hereinafter referred to as RO) of an example.
FIG. The ROM of this example is
As will become clear from the following explanation, the cathode ray tube controller (hereinafter referred to as CRT controller), hard disk controller, and other peripheral LS that are capable of high-speed operation and constitute a microcomputer system together with a microprocessor (hereinafter referred to as CPU).
It is suitable for configuring the micro ROM provided in I.

すなわち、ＣＲＴコントローラやハードディスク・コン
トローラ等においては、対象となるＣＲ１表示装置やハ
ードディスク・ドライバ等の各部を、ＣＰＵからの命令
に応じて更に細かく制御してやるため、そのような命令
を実行するマイクロプログラムを格納したマイクロＲＯ
Ｍが設けられる。このようなマイクロＲＯＭは、ＣＰＵ
からの命令に応じてできるだけ速く、対応するマイクロ
命令を読み出して、制御信号を出力し、各部をコントロ
ールする必要がある。そのため、例えば１０’ＭＨｚの
ような高い周波数でマイクロＲＯＭがアクセスできるよ
うにすることが要望される。In other words, in CRT controllers, hard disk controllers, etc., in order to control each part of the target CR1 display device, hard disk driver, etc. in more detail according to instructions from the CPU, a microprogram that executes such instructions is required. Stored micro RO
M is provided. This type of micro ROM is
It is necessary to read the corresponding microinstruction as quickly as possible in response to the command from the controller, output a control signal, and control each part. Therefore, it is desired that the micro ROM be accessible at a high frequency such as 10'MHz.

以下に述べる実施例のＲＯＭは、そのような高速動作が
可能にされ、しかも占有面積が小さいという特徴を有し
ている。特に制限されないが、この実施例のＲＯＭは、
高度ＣＲＴコントローラ用集積回路におけるマイクロＲ
ＯＭとして使用される。この実施例のＲＯＭは、かかる
集積回路を構成する各種レジスタ、演算処理回路、タイ
ミング制御回路などとともに、公知の相補型ＭＯ８集積
回路製造技術によって１つの半導体基板上に形成される
。なお、高度ＣＲＴコントローラは、通常のコントロー
ラすなわちコード化された表示データを受け、その表示
データをデコードすることによって、所定のタイミング
で描画データを出力するＣＲＴコントローラと異なり、
ＣＰＵ等から供給される描画コマンドに応じてその描画
コマンドに対応した描画データを演算によって形成する
。The ROM of the embodiment described below is characterized by being capable of such high-speed operation and occupying a small area. Although not particularly limited, the ROM of this embodiment is
MicroR in integrated circuits for advanced CRT controllers
Used as OM. The ROM of this embodiment, along with various registers, arithmetic processing circuits, timing control circuits, etc. that constitute this integrated circuit, are formed on one semiconductor substrate by a known complementary MO8 integrated circuit manufacturing technique. Note that the advanced CRT controller is different from a normal controller, that is, a CRT controller that receives coded display data and outputs drawing data at a predetermined timing by decoding the display data.
In response to a drawing command supplied from a CPU or the like, drawing data corresponding to the drawing command is formed by calculation.

第３図において、回路符号Ｍ−ＡＲＹで示されているの
は、メモリアレイであり、マトリックス状に配設された
複数のメモリセルＭ１１〜Ｍｍｎを含んでいる。それぞ
れのメモリセルは、行方向に延長された複数のワード線
ＷＬ１ないしＷ　Ｌ　ｍと１列方向に延長された複数の
データ線ＤＬ、ないしＤＬｎのそれぞれの交点に配置さ
れている。In FIG. 3, a memory array is designated by the circuit symbol M-ARY, and includes a plurality of memory cells M11 to Mmn arranged in a matrix. Each memory cell is arranged at the intersection of a plurality of word lines WL1 to WLm extending in the row direction and a plurality of data lines DL to DLn extending in one column direction.

メモリアレイＭ−ＡＲＹを構成するそれぞれのメモリセ
ルＭ１１〜Ｍ　ｍ　ｎは、実質的に１個のＭＯＳＦＥＴ
からなるとみなすことができる。それぞれのメモリセル
における記憶情報の、、　１　ｕ、　ｌ＃０＃１は、そ
れぞれのメモリセルが選択されたときのそれぞれのメモ
リセルの導通、非導通と対応される６特に制限されない
が、この実施例においては、記憶情報のＩＩＨ，１１０
”は、ワード線とデータ線との間にＭＯＳＦＥＴが接続
された状態と接続されていない状態とに対応される。Each of the memory cells M11 to Mmn constituting the memory array M-ARY is substantially one MOSFET.
It can be considered to consist of The storage information in each memory cell, 1 u, l # 0 # 1 corresponds to the conduction or non-conduction of each memory cell when each memory cell is selected. 6 Although not particularly limited, this In the embodiment, the stored information IIH, 110
” corresponds to a state where the MOSFET is connected between the word line and the data line and a state where the MOSFET is not connected.

第３図において、回路記号をもって表わされているＭｌ
　１１　Ｍｌ　２のようなメモリセルは、それぞれを構
成する記憶素子のドレインが、対応するデータ線に接続
されていることを示している。これに対して、Ｍｚ　１
　ｅ　Ｍｚ　ｎのように回路記号の表示のないメモリセ
ルは、それぞれを構成すべき記憶素子が対応すべきデー
タ線に接続されていないことを示している。この実施例
では、特に制限されないが、メモリセルを構成すべきＭ
ＯＳＦＥＴは、Ｎチャンネル型とされている。In Fig. 3, Ml is represented by a circuit symbol.
Memory cells such as 11 Ml 2 indicate that the drains of the storage elements forming each are connected to the corresponding data line. On the other hand, Mz 1
Memory cells without a circuit symbol, such as e Mz n, indicate that the memory elements that constitute each memory cell are not connected to the corresponding data line. In this embodiment, although not particularly limited, M
The OSFET is an N-channel type.

メモリアレイＭ−ＡＲＹにおいて、各行のメモリセルＭ
１１　、　Ｍｌ　２　、　”・・〜Ｍ１　ｎ　；Ｍｚ　
１　。In the memory array M-ARY, each row of memory cells M
11, Ml 2 , ”...~M1 n ; Mz
1.

Ｍｚ　ｘ　ｒ　・・・・Ｍｚ　ｎ　；　〜Ｍｍ１　、　
Ｍｎ２　、　・・・・Ｍｍｎに対応してそれぞれ対応す
るワード線ＷＬ１〜ＷＬｍが配設されている。また、各
列のメモリセルＭ１１１Ｍ１２１”−Ｍｌｎ；Ｍｚ１．
Ｍｚ　２１　°°°°Ｍ２ｎ　；　〜Ｍｍｔ　＋　Ｍｎ
２　、−Ｍｍｎに対応して、データ線（もしくはビット
線）ＤＬ１〜ＤＬｎが配設されている。Mzxr...Mzn; ~Mm1,
Corresponding word lines WL1 to WLm are provided corresponding to Mn2, . . . Mmn, respectively. Furthermore, the memory cells M111M121"-Mln; Mz1.
Mz 21 °°°°M2n; ~Mmt + Mn
Data lines (or bit lines) DL1 to DLn are provided corresponding to 2 and -Mmn.

メモリアレイＭ−ＡＲＹにおいて、各行のメモリセルを
構成するＭＯＳＦＥＴのソースが共通に接続されるべき
接地線ＧＬＩ〜ＧＬｉが設けられている。上記接地線Ｇ
ＬＩ〜ＧＬｉは、メモリアレイＭ−ＡＲＹの一側で、共
通の接地線ＣＧＬに接続され、それに接地電位ＧＮＤが
供給される、。In the memory array M-ARY, ground lines GLI to GLi are provided to which the sources of the MOSFETs constituting the memory cells in each row are commonly connected. Above ground wire G
LI to GLi are connected to a common ground line CGL on one side of the memory array M-ARY, and are supplied with a ground potential GND.

メモリアレイＭ−ＡＲＹにおいて、ＭＯＳＦＥＴの非接
続は、メモリセルとすべきＭＯＳＦＥＴを形成しない方
法もしくは予め形成されているＭＯＳＦＥＴのドレイン
領域をそれと対応されるべきデータ線に結合させない方
法などの方法にょって達成できる。この実施例では、後
で第５図ないし第７図の平面図及び断面図をもって説明
するように、メモリセルとすべきＭＯＳＦＥＴを形成し
ない方法を取る。この方法は、メモリアレイ寸法の減少
を可能とする点し；おいて有利である。In the memory array M-ARY, disconnection of MOSFETs can be achieved by methods such as not forming MOSFETs that are to be used as memory cells, or by not coupling the drain regions of pre-formed MOSFETs to the data lines that should correspond to them. can be achieved. In this embodiment, as will be explained later with reference to plan views and cross-sectional views of FIGS. 5 to 7, a method is adopted in which no MOSFET to be used as a memory cell is formed. This method is advantageous in that it allows for a reduction in memory array size.

この実施例のＭＯＳＦＥＴは、必要とされる特性にかか
わらずにそのサイズを小さくすることができるようにす
るため、及びゲート電極とドレイン領域及びソース領域
とのオーバーラツプによって生ずる寄生容量のような不
所望な容量をできるだけ小さくさせるために、セルフア
ライメント技術によって形成される。すなわち、ＭＯＳ
ＦＥＴのゲート電極は、ポリシリコン層から構成され、
ＭＯＳＦＥＴのドレイン領域及びソース領域は、かかる
ポリシリコン層を不純物導入マスクとするイオン打込み
法などの不純物導入法によって形成される。The MOSFET of this embodiment is designed in such a way that its size can be reduced regardless of the required characteristics and that undesirable capacitances such as parasitic capacitance caused by the overlap of the gate electrode with the drain and source regions can be reduced. They are formed using self-alignment technology to minimize the capacitance. That is, MOS
The gate electrode of the FET is composed of a polysilicon layer,
The drain region and source region of the MOSFET are formed by an impurity introduction method such as an ion implantation method using the polysilicon layer as an impurity introduction mask.

第３図のワード線ｗＬ、ないしＷ　Ｌ　ｍのそれぞれは
、構造上、メモリセルを構成するＭＯＳＦＥＴのゲート
電極と一体にされたポリシリコン層がら構成される。な
お、ワード線をコンタクト穴を介して各ゲート電極に結
合させる場合は、各コンタクト穴を比較的大きい寸法に
させざるを得なくなり、その結果としてメモリアレイＭ
−ＡＲＹの寸法を小さくさせることが困難となってくる
が、上記の一体化の構成はそのような困難さがない。Each of the word lines wL to W L m in FIG. 3 is structurally composed of a polysilicon layer integrated with the gate electrode of a MOSFET that constitutes a memory cell. Note that when the word line is coupled to each gate electrode through a contact hole, each contact hole must be made relatively large in size, and as a result, the memory array M
Although it becomes difficult to reduce the size of -ARY, the above-mentioned integrated structure does not have such difficulty.

第３図のデータ線ＤＬ１ないしＤＬｎは、メモリセルを
構成するＭＯＳＦＥＴのドレイン領域及びソース領域と
同時に形成される半導体配線領域から構成することがで
きる。しかしながら、この場合は、メモリアレイを構成
する領域において半導体配線領域が大きい面積を占める
ようになり、メモリアレイを小型化することが困難とな
ってくる。この場合は、また、半導体配線領域とその周
囲の半導体領域との間に構成されるＰＮ接合が比較的大
きい接合容量を持つようになる。データ線の大きい容量
によって、メモリの動作速度が制限される。The data lines DL1 to DLn in FIG. 3 can be constructed from semiconductor wiring regions formed simultaneously with the drain and source regions of MOSFETs constituting the memory cell. However, in this case, the semiconductor wiring region occupies a large area in the region constituting the memory array, making it difficult to downsize the memory array. In this case, the PN junction formed between the semiconductor wiring region and the surrounding semiconductor region also has a relatively large junction capacitance. The large capacitance of the data lines limits the operating speed of the memory.

そこで、この実施例では、第５図ないし第７図のように
、各データ線は、半導体基板上に絶縁膜を介して形成さ
れた蒸着アルミニウム層から構成される。各データ線と
、メモリセルを構成するＭＯＳＦＥＴのドレイン領域と
は、コンタクト穴の部分において結合される。データ線
が立体的に構成されることによって、メモリアレイの寸
法を小型化することが可能となる。また、アルミニウム
層からなるデータ線は、半導体基板上の上記絶縁膜が比
較的厚い厚さとされることによって比較的小さい寄生容
量しか持たない。Therefore, in this embodiment, as shown in FIGS. 5 to 7, each data line is composed of a vapor-deposited aluminum layer formed on a semiconductor substrate with an insulating film interposed therebetween. Each data line and the drain region of a MOSFET constituting a memory cell are coupled at a contact hole. By configuring the data lines three-dimensionally, it is possible to reduce the size of the memory array. Further, the data line made of an aluminum layer has only a relatively small parasitic capacitance because the insulating film on the semiconductor substrate is relatively thick.

この実施例のメモリアレイは、上述のように小型化可能
とされる。ワード線のそれぞれ及びデータ線のそれぞれ
は、比較的小さい寄生容量しか持たない。ワード線のそ
れぞれは、その駆動回路に対し比較的軽い容量負荷を構
成する。The memory array of this embodiment can be miniaturized as described above. Each word line and each data line has relatively small parasitic capacitance. Each word line constitutes a relatively light capacitive load to its drive circuit.

しかしながら、ポリシリコン層からなるようなワード線
は、アルミニウム層からなるような配線層の抵抗率に比
べて著しく大きい抵抗率を持つ。However, a word line made of a polysilicon layer has a resistivity significantly higher than that of a wiring layer made of an aluminum layer.

ワード線は、それ自体が持つ比較的大きい抵抗と寄生容
量とによって、無視できない大きさの信号遅延を生ずる
。この信号遅延は、後述の補助駆動回路ΔＷＤ、ないし
Ａ　Ｗ　Ｄ　ｍによって充分に減少される。The word line itself causes a non-negligible signal delay due to its relatively large resistance and parasitic capacitance. This signal delay is sufficiently reduced by auxiliary drive circuits ΔWD to A W D m, which will be described later.

後で説明するように補助駆動回路ＡＷＤ、ないしＡ　Ｗ
　Ｄ　ｍ及びワード線ドライバＷＤ１ないしＷＤｍなど
は、制御信号φによってその動作が制御される。この制
御信号φが供給される信号、線は、メモリアレイの占有
面積の減少に直接関係がないので、その主要部がアルミ
ニウム配線層から構成される。アルミニウム配線層は、
ポリシリコン配線層に比べて著るしく低い抵抗しが持た
ない。それ故にアルミニウム配線層は、実質的に無視し
得る信号遅延しか生じない。制御信号φが供給されるべ
き信号配線としてのアルミニウム配線層に生じる信号遅
延が充分に小さいことによって、この制御信号φを形成
する図示しない制御回路が半導体基板上のどの位置に配
置されても、後述の補助駆動回路に供給される制御信号
φのタイミングを適切にさせることができる。As will be explained later, the auxiliary drive circuit AWD or AW
The operations of Dm, word line drivers WD1 to WDm, etc. are controlled by a control signal φ. The signals and lines to which this control signal φ is supplied are not directly related to the reduction in the area occupied by the memory array, and therefore their main parts are made of aluminum wiring layers. The aluminum wiring layer is
It has significantly lower resistance than a polysilicon wiring layer. Therefore, the aluminum interconnect layer causes virtually negligible signal delay. Since the signal delay occurring in the aluminum wiring layer as the signal wiring to which the control signal φ is supplied is sufficiently small, the control circuit (not shown) that forms the control signal φ can be placed anywhere on the semiconductor substrate. The timing of the control signal φ supplied to the auxiliary drive circuit described later can be made appropriate.

第３図において、回路符号Ｘ−ＤＥＣで示されているの
は、アドレス信号の下位数ビットをデコードして行選択
信号を形成するＸデコーダ回路である。このＸデコーダ
回路Ｘ−ＤＥＣによって、各ワード線ＷＬ、〜Ｗ　Ｌ　
ｍに対応して設けられているワード線ドライバＷＤ１〜
ＷＤｍのうちの一つが駆動されて、一本のワード線がハ
イレベルに持ち上げられるようにされる。In FIG. 3, the circuit designated by the circuit symbol X-DEC is an X decoder circuit that decodes the lower several bits of the address signal to form a row selection signal. By this X decoder circuit X-DEC, each word line WL, ~W L
Word line drivers WD1~ provided corresponding to m
One of the WDm is driven so that one word line is raised to a high level.

特に制限されないが、Ｘデコーダ回路Ｘ−ＤＥＣは、ア
ドレス信号Ａ。ないしＡ７を受けるデコーダとしての複
数のゲート回路と、それぞれのゲート回路の出力を受け
る出力回路とを含む。それぞれのゲート回路は、スタテ
ィック型回路でなく、ダイナミック型回路から構成され
る。すなわちそれぞれのゲート回路は、制御信号φによ
ってそのスイッチ状態が制御されるＰチャンネル型のプ
リチャージ用Ｍ　ＯＳ　、Ｆ　Ｅ　Ｔと、Ｎチャンネル
型の複数の直列接続された入力用ＭＯ３ＦＥＴから構成
される。出力回路は、相補型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔから
なる直列接続された偶数個のクロックド・インバータか
ら構成される。出力回路を構成する１つのクロックド・
インバータは、対応するゲート回路がプリチャージされ
ているときその出力を保持し、対応するゲート回路が動
作されたとき、すなわちゲート回路の出力がその入力に
応じて決定されたときそのゲート回路の出力を取り込む
。他の１つのクロックド・インバータは、その前段のク
ロックド・インバータの出力をその動作と同期して取り
込む。Although not particularly limited, the X decoder circuit X-DEC receives the address signal A. It includes a plurality of gate circuits as decoders that receive A7 to A7, and an output circuit that receives outputs from the respective gate circuits. Each gate circuit is composed of a dynamic type circuit rather than a static type circuit. That is, each gate circuit is composed of a P-channel type precharge MOS, FET whose switch state is controlled by a control signal φ, and a plurality of N-channel type input MO3FETs connected in series. . The output circuit is composed of an even number of clocked inverters connected in series, each consisting of complementary MOS FETs. One clocked circuit makes up the output circuit.
The inverter holds its output when the corresponding gate circuit is precharged and the output of that gate circuit when the corresponding gate circuit is operated, i.e. the output of the gate circuit is determined according to its input. Incorporate. Another clocked inverter takes in the output of the previous clocked inverter in synchronization with its operation.

ワード線ドライバＷＤ１〜ＷＤｍは、例えば相補型ＭＯ
８ＦＥＴからなるクロックド・インバータによって構成
されており、その動作がシステムクロック信号のような
制御信号φによって制御される。The word line drivers WD1 to WDm are, for example, complementary MO
It is composed of a clocked inverter consisting of 8 FETs, and its operation is controlled by a control signal φ such as a system clock signal.

この実施例では、上記Ｘデコーダ回路Ｘ−ＤＥＣも上記
のようにダイナミック型の回路で構成されることに応じ
て、このＸデコーダ回路とワード線ドライバとの動作は
次のようにされる。すなわち、Ｘテコ−回路路Ｘ−ＤＥ
Ｃは、制御信号φの半周期（例えば信号φがロウレベル
にされている周期）の間に、その入力アドレス信号に対
応した行選択信号を出力するようになる。このとき、ワ
ード線ドライバは非動作状態におかれる。In this embodiment, since the X-decoder circuit X-DEC is also constituted by a dynamic circuit as described above, the operations of the X-decoder circuit and the word line driver are as follows. That is, the X lever circuit path X-DE
C outputs a row selection signal corresponding to the input address signal during a half period of the control signal φ (for example, a period in which the signal φ is at a low level). At this time, the word line driver is placed in a non-operating state.

次に、制御信号φの次の半周期（ハイレベル周期）にお
いてワード線ドライバＷＤＩ〜Ｗ　Ｄ　ｍが動作状態（
入力取込み）にされ、その結果一本のワード線が選択さ
れる。これとともに、Ｘテコ−回路路Ｘ　−Ｄ　Ｅ　Ｃ
におけるゲート回路がプリチャージ状態にされる。この
ようにして、Ｘテコ−回路路Ｘ−ＤＥＣとワード線ドラ
イバＷＤ１〜ＷＤｍが、制御信号（クロック）φに同期
して動作されることにより、消費電力が減少される。Next, in the next half cycle (high level cycle) of the control signal φ, the word line drivers WDI to W D m are in the operating state (
As a result, one word line is selected. Along with this, the X lever circuit path
The gate circuit at is put into a precharged state. In this way, the X-lever circuit X-DEC and the word line drivers WD1 to WDm are operated in synchronization with the control signal (clock) φ, thereby reducing power consumption.

上記各ワード線ＷＬ１〜ＷＬｍの始端部（ワード線ドラ
イバ側）には、回路の接地点との間にそれぞれディスチ
ャージ用のＭＯ３ＦＥＴＱｄ１〜Ｑ　ｄ　ｍが接続され
ている。このディスチャージ用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　ｄ　、〜Ｑ　ｄ　ｍは、Ｎチャンネル型に形成され
ており、上記制御信号φと逆位相の制御信号φによって
オン、オフ制御される。ワード線トライ／＜ＷＤ、〜Ｗ
Ｄｍが非動作状態にされているとき、上記Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｄ　１〜Ｑ　ｄ　ｍはオン状態にされて
いる。これに応じて、各ワード線はロウレベルにされて
いる。Discharge MO3FETs Qd1 to Qdm are connected to the starting ends (word line driver side) of each of the word lines WL1 to WLm and a ground point of the circuit, respectively. This discharge MOS FET
Q d , to Q d m are formed in an N-channel type, and are controlled on and off by a control signal φ having an opposite phase to the control signal φ. Word line try/<WD, ~W
When Dm is inactive, the above M OS F
E T Q d 1 to Q d m are turned on. Accordingly, each word line is set to low level.

一方、上記各ワード線Ｗ　Ｌ　１〜Ｗ１ｍの遠端部には
、補助駆動回路ＡＷＤＩ〜Ａ　Ｗ　Ｄ　ｍが接続されて
いる。各補助駆動回路は、そのうちの一つＡＷ　Ｄ　１
が代表例として第３図に具体的に示されているように、
３個のＭＯ５ＦＥ　ＴＱ１１〜Ｑ１３からなる。このう
ち、Ｎチャンネル型のＭＯＳＦＥＴＱＩ１は、そのソー
ス端子が回路の接地点に接続され、そのゲート端子がワ
ード線ＷＬに接続されている。ＭＯＳＦＥＴＱＩ　ｓの
ドレイン端子と電源電圧Ｖｃｃとの間にそのソース・ド
レイン通路が接続されたＰチャンネル型Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　１２は、そのゲート端子に上記制御信号φ
が供給される。On the other hand, auxiliary drive circuits AWDI to AW D m are connected to the far ends of each of the word lines W L 1 to W1m. Each auxiliary drive circuit has one of them AW D 1
As shown in Figure 3 as a representative example,
It consists of three MO5FE TQ11 to Q13. Among these, the N-channel type MOSFET QI1 has its source terminal connected to the ground point of the circuit, and its gate terminal connected to the word line WL. A P-channel type MOS F whose source/drain path is connected between the drain terminal of the MOSFET QI s and the power supply voltage Vcc.
E T Q 12 has the above control signal φ at its gate terminal.
is supplied.

また、Ｐチャンネル型ＭＯ８ＦＥＴＣ１１３はそのソー
ス・ドレイン通路が上記ＭＯ８ＦＥＴＱ１２のゲート端
子に制御信号φを供給する信号線とワード線ＷＬとの間
に接続されている。そして、このＭＯＳＦＥＴＱＩ３の
ゲート端子は、上記ＭＯ８ＦＥＴＱｔ１とＱ１２の接続
ノードｎ１に接続されている。Further, the source/drain path of the P-channel MO8FET Q113 is connected between the word line WL and the signal line that supplies the control signal φ to the gate terminal of the MO8FETQ12. The gate terminal of this MOSFETQI3 is connected to the connection node n1 between the MO8FETQt1 and Q12.

上記補助駆動回路ＡＷＤ１〜Ａ　Ｗ　Ｄ　ｍの動作を説
明すると、次のごとくである６ すなわち、ワード線が選択される前は、ワード線のレベ
ルがロウレベルであるため、ＭＯＳＦＥＴ　Ｑ　１１は
オフされている。また制御信号φがロウレベルであるこ
とに応じてＭＯ８ＦＥＴＱ、２はオンされている。ノー
ドｎ１はＭＯＳＦＥＴＱ１２がオンであることによって
Ｖｃｃレベルにプリチャージされている。このとき、Ｍ
Ｏ８ＦＥＴＱ、３は、そのゲート電圧がハイレベルであ
るためオフされている。The operation of the auxiliary drive circuits AWD1 to AWDm is as follows.6 In other words, before the word line is selected, the level of the word line is low, so the MOSFET Q11 is turned off. There is. Furthermore, the MO8FETQ, 2 is turned on in response to the control signal φ being at a low level. Node n1 is precharged to the Vcc level because MOSFET Q12 is on. At this time, M
O8FETQ,3 is turned off because its gate voltage is at a high level.

次に制御信号φがハイレベルに立ち上がると、それに応
じてワード線ドライバＷＤ、〜ＷＤｍが動作され、ワー
ド線ＷＬ、〜ＷＬｍのうち一本の電位が第４図に示すよ
うに、ハイレベルに立ち上がり始める。また、ＭＯＳＦ
ＥＴＱ１ｚは、制御信号φによってオフされる。このと
きノードｎ。Next, when the control signal φ rises to a high level, the word line drivers WD, ~WDm are operated accordingly, and the potential of one of the word lines WL, ~WLm goes to a high level, as shown in FIG. Start standing up. Also, MOSF
ETQ1z is turned off by control signal φ. At this time, node n.

はプリチャージレベルに保持される。そして、ワード線
ＷＬの遠端部の電位がＭＯＳＦＥＴＱｘ　。is held at the precharge level. The potential at the far end of the word line WL is MOSFETQx.

のしきい値電圧Ｖｔ　ｈｎを超えると、それに応じてＭ
Ｏ８ＦＥＴＱ１１がオンされるため、ノードｎ、のチャ
ージが引き抜かれ、ノードｎ、のレベルが接地電位（Ｏ
ｖ）に向けて低下するようになる。ノードｎ１の電位の
低下によって、ＭＯ８ＦＥＴＱ１３がオン状態にされる
。その結果として。When the threshold voltage Vt hn of M is exceeded, M
Since O8FETQ11 is turned on, the charge at node n is extracted, and the level of node n is brought to the ground potential (O
v). MO8FETQ13 is turned on due to the decrease in the potential of node n1. As a result.

ハイレベルにされている制御信号φが供給されている信
号線からＭＯ５ＦＥＴＱ１ｓを通ってワード線ＷＬに電
荷が流れ込む。Charge flows into the word line WL through the MO5FET Q1s from the signal line to which the control signal φ at high level is supplied.

そのため、ワード線ドライバによって選択駆動されたワ
ード線は、ハイレベルに向かって立ち上がって行く途中
で、補助駆動回路によって逆方向（遠端部）からも駆動
されて、急速に最終到達レベル（Ｖｃｃ）まで上昇され
る。その結果、ワード線の立上がりは、補助駆動回路Ａ
ＷＤがない場合には、第４図に破線Ａ′で示すようにゆ
るやかであったものが、実線Ａで示すように急峻になり
、比較的大きな抵抗値を有するポリシリコンからなるワ
ード線の立下がり時間が短縮される。Therefore, while the word line selectively driven by the word line driver rises toward the high level, it is also driven from the opposite direction (far end) by the auxiliary drive circuit, and rapidly reaches the final attained level (Vcc). will be raised to. As a result, the rise of the word line is caused by the auxiliary drive circuit A.
In the absence of a WD, the gradual slope shown by the broken line A' in Figure 4 becomes steep as shown by the solid line A, and the word line made of polysilicon with a relatively large resistance value becomes steep. Falling time is shortened.

選択されなかったワード線と対応する補助駆動゛回路に
おいては、ワード線のロウレベルによってＭＯ８ＦＥＴ
Ｑ１１がオフされたままであるのでノードｎ１の電荷は
予めのプリチャージレベル（Ｖｃｃレベル）のまま残っ
ている。ＭＯ８ＦＥＴＱ、３は、ノードｎ１のハイレベ
ルによってカットオフ状態を保持する。そのため、ＭＯ
８ＦＥＴＱ１３のソース（もしくはドレイン）にハイレ
ベルの制御信号φが供給されても、非選択のワード線の
レベルが持ち上げられることはない。In the auxiliary drive circuit corresponding to the unselected word line, the MO8FET is activated by the low level of the word line.
Since Q11 remains off, the charge at node n1 remains at the precharge level (Vcc level). MO8FETQ,3 maintains the cutoff state due to the high level of node n1. Therefore, M.O.
Even if a high level control signal φ is supplied to the source (or drain) of the 8FET Q13, the level of the unselected word line is not raised.

ワード線の選択により記憶情報の読出しが終了した後、
ワード線をリセットすべく制御信号φがロウレベルに変
化されると、図示の回路の動作は次のようになる。すな
わち、制御信号φと逆相の制御信号ｉがロウレベルから
ハイレベルに変化されるので、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　ｄ　、〜Ｑ　ｄ　ｍがオンされ、ワード線のチャー
ジが引き抜かれて、選択レベルにされていたワード線の
電位が下がり始める。After reading out the stored information by selecting the word line,
When the control signal φ is changed to a low level to reset the word line, the operation of the illustrated circuit is as follows. That is, since the control signal i, which has the opposite phase to the control signal φ, is changed from low level to high level, M OS F E T
Q d , to Q d m are turned on, the charge of the word line is extracted, and the potential of the word line that has been set to the selected level begins to drop.

このとき、そのワード線に接続された補助駆動回路ＡＷ
Ｄでは、制御信号φがロウレベルに変化することにより
、ＭＯ８ＦＥＴＱ１２がオンされ、ノードｎ、の電位が
ハイレベルに立ち上がってＭＯ３ＦＥＴＱ１３がオフ状
態へ移行される。ここで、ＭＯ３’ＦＥＴＱ１２は、ノ
ードｎ１の電位の立上り速度を所望の値にするよう、予
めその大きさが決められている。これに応じて、制御信
号φがロウレベルに変化し始めてからＭＯ３ＦＥＴＱ、
３が完全にオフされるまでの時間のずれを適当に設定す
ることができる。そのため、制御信号φがロウレベルに
変化した直後は、瞬時オンされているＭＯ８ＦＥＴＱ１
３を通してハイレベルのワード線側から制御信号φの信
号線側へ電荷が引き抜かれる。これによって、補助駆動
回路ＡＷＤがワード線遠端部に接続されていない場合に
比べて、特にワード線レベルの立下がり開始時の立下が
り速度が速くされ、立下がり時間全体が短縮される。At this time, the auxiliary drive circuit AW connected to that word line
At D, when the control signal φ changes to low level, MO8FETQ12 is turned on, the potential of node n rises to high level, and MO3FETQ13 is turned off. Here, the size of the MO3'FET Q12 is determined in advance so that the rising speed of the potential of the node n1 is set to a desired value. Accordingly, after the control signal φ begins to change to low level, the MO3FETQ,
The time lag until the switch 3 is completely turned off can be set appropriately. Therefore, immediately after the control signal φ changes to low level, MO8FETQ1, which is momentarily turned on,
3, charges are extracted from the high-level word line side to the signal line side of the control signal φ. As a result, compared to the case where the auxiliary drive circuit AWD is not connected to the far end of the word line, the falling speed when the word line level starts to fall is particularly increased, and the entire falling time is shortened.

以上ワード線駆動回路の構成およびそれによるワード線
の選択動作について説明したので、次にデータ線の選択
回路について説明する。Having described the configuration of the word line drive circuit and its word line selection operation, the data line selection circuit will now be described.

上記メモリアレイＭ−ＡＲＹの一側には、各データ線Ｄ
Ｌ１〜ＤＬｎにそれぞれ接続されたスイッチＭＯ３ＦＥ
Ｔ　（以下Ｙスイッチと称する）Ｑｙ、〜Ｑ　ｙ　ｎか
らなるマルチプレクサ回路ＭＬＰが設けられている。マ
ルチプレクサ回路ＭＬＰは。On one side of the memory array M-ARY, each data line D
Switch MO3FE connected to L1 to DLn respectively
A multiplexer circuit MLP consisting of T (hereinafter referred to as Y switch) Qy, to Q y n is provided. The multiplexer circuit MLP.

アドレス信号の上位ビットをデコードするＹデコーダ回
路Ｙ−ＤＥＣからの選択信号に基づいて、ｎ本のデータ
線ＤＬ１〜ＤＬｎのうち適当な数のデータ線を選択して
、その出力信号をＣＭＯＳインバータからなる出力回路
ＤＯＢに供給する。Based on the selection signal from the Y-decoder circuit Y-DEC that decodes the upper bits of the address signal, an appropriate number of data lines are selected from among the n data lines DL1 to DLn, and the output signals are sent from the CMOS inverter. is supplied to the output circuit DOB.

具体的には、特に制限されないが、マイクロＲＯＭから
８ビツトのデータからなる制御語を一時に読み出せるよ
うにするため、メモリアレイＭ−ＡＲＹ内には、３２本
のデータ線が配設され、マルチプレクサ回路ＭＬＰによ
ってそのうち８本づつのデータ線が出力信号線Ｄ　ＯＬ
　１〜Ｄ　ＯＬ　ａに接続されるようにされる。つまり
、３２個のＹスイッチＱ　Ｙ　１〜ＱＹ３２は、それぞ
れ４個ずつまとめられ一つの出力信号線ＤＯＬに接続さ
れ、各Ｙスイッチ群では、その中の一つがＹデコーダ回
路Ｙ−ＤＥＣからの選択信号によってオンされて、４本
のデータ線の中の一本をそれぞれ出力信号線ＤＯＬＩ〜
ＤＯＬ８に接続させる。各出力信号線ＤＯし１〜ＤＯＬ
８には、ＣＭＯＳインバータ等からなる出力回路ＤＯＢ
ｉ〜ＤＯＢ８が接続されている。また、各出力信号線Ｄ
ＯＬ１〜ＤＯＬ８と電源電圧Ｖｃｃとの間には、プリチ
ャージ用のＭＯ３ＦＥＴＱＰｔ〜Ｑ　Ｐ　ａが接続され
ていて、同一のプリチャージ信号φｐがゲート端子に印
加されるようにされている。Specifically, although not particularly limited, 32 data lines are arranged in the memory array M-ARY in order to be able to read a control word consisting of 8-bit data from the micro ROM at once. Eight data lines each are output signal lines DOL by the multiplexer circuit MLP.
1 to DOL a. In other words, the 32 Y switches Q Y 1 to QY32 are grouped into groups of 4 each and connected to one output signal line DOL, and in each Y switch group, one of them is selected from the Y decoder circuit Y-DEC. It is turned on by a signal and outputs one of the four data lines to the output signal line DOLI~
Connect to DOL8. Each output signal line DO1~DOL
8 is an output circuit DOB consisting of a CMOS inverter etc.
i to DOB8 are connected. In addition, each output signal line D
MO3FETs QPt to QPa for precharging are connected between OL1 to DOL8 and the power supply voltage Vcc, and the same precharge signal φp is applied to the gate terminals.

このように、データ線を３２本にしてマルチプレクサで
そのうち８本を選択する構成にしたのは次の理由による
。すなわち、マイクロＲＯＭにおいて、ｌワード８ビツ
トからなる制御語を例えば１０２４ワード格納させてお
きたいような場合、データ線を８本とするとワード線方
向に８ビツトまたデータ線方向に１０２４ビツトだけメ
モリセルを並べてメモリアレイを構成しなければならな
くなってくる。しかし、そのようにすると、メモリアレ
イがデータ線方向に極めて細長い形状になるため、チッ
プ内におけるレイアウトが困戴になる。そこで、上記実
施例では、１０２４ワードの制御語を２５６Ｘ３２ビツ
ト構成のマイクロＲＯＭに記憶させるようにしている。The reason for having such a configuration in which there are 32 data lines and 8 of them are selected by a multiplexer is as follows. That is, if you want to store, for example, 1024 words of control words each consisting of 1 word and 8 bits in a micro ROM, and if there are 8 data lines, you will need to store 8 bits in the word line direction and 1024 bits in the data line direction in the memory cells. It becomes necessary to arrange them side by side to form a memory array. However, in this case, the memory array becomes extremely elongated in the data line direction, making layout within the chip difficult. Therefore, in the above embodiment, a control word of 1024 words is stored in a micro ROM having a 256.times.32 bit configuration.

上記プリチャージ信号φｐは、ワード線ドライバＷＤＩ
〜ＷＤｍによっていずれか１本のワード線がハイレベル
に立ち上げられる前であり、しかもアドレス信号の上位
２ビツトＡ８とＡ９をデコードするＹデコーダ回路Ｙ−
ＤＥＣからの選択信号によって、各Ｙスイッチ群の中か
ら一つずつ計８個のＹスイッチがオンされているときに
、ハイレベルからロウレベルに変化される。これに応じ
て、プリチャージ信号φｐによってＭＯ８ＦＥＴＱ　Ｐ
　１〜Ｑ　ｐ　ａが同時にオン状態にされると、出力信
号線ＤＯＬ１〜ＤｏＬ８のそれぞれおよびＹデコーダ回
路Ｙ−ＤＥＣからの選択信号によってオンされているＹ
スイッチＱｙと対応する８本のデータ線が、プリチャー
ジされる。The precharge signal φp is applied to the word line driver WDI.
~ Before any one of the word lines is raised to high level by WDm, the Y decoder circuit Y- decodes the upper two bits A8 and A9 of the address signal.
When a total of eight Y switches are turned on, one from each Y switch group, the selection signal from the DEC changes from high level to low level. In response, the precharge signal φp causes the MO8FETQ P
When Q1 to Q p a are turned on at the same time, the Y p
Eight data lines corresponding to switch Qy are precharged.

このとき、本質的でないが、ＹスイッチＱｙにおいてそ
のしきい値電圧にほぼ等しい値の電圧降下が生じるので
、データ線はＶｃｃよりもＹスイッチＱ７のしきい値電
圧分だけ低い電位（Ｖｃｃ−Ｖｔｈ）までプリチャージ
される。出力信号線ＤＯＬ１〜Ｄ　ＯＬ　ａは、はぼＶ
ｃｃレベルまでプリチャージされる。At this time, although it is not essential, a voltage drop approximately equal to the threshold voltage of Y switch Qy occurs, so the data line is at a potential lower than Vcc by the threshold voltage of Y switch Q7 (Vcc - Vth). ) is precharged. The output signal lines DOL1 to DOL a are
Precharged to cc level.

上記のようにしてデータ線のプリチャージが終了したタ
イミングにおいて、プリチャージ信号φｐはハイレベル
に変化される。これに応じてプリチャージＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　Ｐ　１〜Ｑ　ｐ　ａがオフされる。次に
、Ｙデコーダ回路Ｙ−ＤＥＣがらの選択信号によって８
個のＹスイッチＱｙがオンされた期間において、ワード
線ドライバＷＤ１〜Ｗ　Ｄ　ｍおよび補助駆動回路ＡＷ
Ｄ１〜Ａ　Ｗ　Ｄ　ｍによっていずれか１本のワード線
がハイレベルに立ち上げられる。これによって、選択レ
ベルにされた１本のワード線ＷＬと、オン状態にされて
いる上ｉ１’ａｓ個のＹスイッチの接続されたデータ線
ＤＬとの交点に、記憶素子としてのＭＯＳＦＥＴが接続
されていれば、そのＭＯＳＦＥＴがオンされてデータ線
のチャージが接地電位に引き抜かれる。一方、選択され
たワード線とデータ線との交点に記憶素子が校ｍ六わ丁
いかい垣春Ｌｊｌ＋　ギーカ鰺小キ勘−ジは引き抜かれ
ない。At the timing when the precharging of the data line is completed as described above, the precharge signal φp is changed to a high level. Accordingly, precharge M OS F
E T Q P 1 to Q pa are turned off. Next, the selection signal from the Y decoder circuit Y-DEC causes the 8
During the period in which the Y switches Qy are turned on, the word line drivers WD1 to WDm and the auxiliary drive circuit AW
Any one word line is raised to a high level by D1 to AWDm. As a result, a MOSFET as a storage element is connected to the intersection of one word line WL set to the selection level and the data line DL connected to the top i1'as Y switches turned on. If so, the MOSFET is turned on and the charge on the data line is drawn to the ground potential. On the other hand, if a memory element is inserted at the intersection of the selected word line and data line, the memory element is not extracted.

その結果１選択されたデータ線ＤＬは、プリチャージレ
ベルまたは接地電位のいずれかの電位にされる。このデ
ータ線の電位は、ＹスイッチＱｙを介して出力回路（イ
ンバータ）ＤＯＢＩ〜ＤＯＢ８に供給される。出力回路
ＤＯＢ１〜ＤＯＢ８からはデータ線の電位に対応した信
号が、読出しデータＤ０〜Ｄ７として出力される。As a result, the selected data line DL is set to either the precharge level or the ground potential. The potential of this data line is supplied to output circuits (inverters) DOBI to DOB8 via Y switch Qy. Output circuits DOB1 to DOB8 output signals corresponding to the potentials of the data lines as read data D0 to D7.

以上説明したように上記実施例によれば、各ワード線Ｗ
Ｌ、〜ＷＬｍの遠端部にワード線の電位が一定以上にな
ったときにこれを検出してワード線を逆方向から駆動す
る補助駆動回路ＡＷＤＩ〜Ａ　Ｗ　Ｄ　ｍが設けられて
いるため、ワード線の立上がり時間が短縮される。また
、ワード線の選択時に遠端部からワード線をＶｃｃレベ
ルに引き上げるためのＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１３
が、ワード線すセット時には、ＭＯ８ＦＥＴＱｚ　１と
Ｑ１２とからなるレベル検出回路によってオフ状態にさ
れるため、貫通電流も流れない。As explained above, according to the above embodiment, each word line W
Since the auxiliary drive circuits AWDI to AWDm are provided at the far ends of L and ~WLm to detect when the potential of the word line exceeds a certain level and drive the word line from the opposite direction, Word line rise time is reduced. Also, when selecting a word line, a MOS FET Q13 is used to raise the word line from the far end to the Vcc level.
However, when the word line is set, the level detection circuit consisting of MO8FETQz1 and Q12 turns it off, so no through current flows.

さらに、上記実施例では、補助駆動回路ＡＷＤ１〜ＡＷ
Ｄｍがそれぞれ３個のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１１
〜Ｑ１３で構成されている。しかも、ワード線をＶｃｃ
レベルに引き上げるＭＯ８ＦＥＴＱ１ｓと直列に制御用
のスイッチＭＯ８ＦＥＴが接続されないため、第２図の
回路形式に比べてＭＯ８ＦＥＴＱｔｓの素子寸法を小さ
くすることができる。Furthermore, in the above embodiment, the auxiliary drive circuits AWD1 to AW
MOS FET Q 11 with 3 Dm each
~Q13. Moreover, the word line is Vcc
Since the control switch MO8FET is not connected in series with the MO8FETQ1s that raises the level, the element size of the MO8FETQts can be made smaller compared to the circuit format shown in FIG.

また、レベル検出回路（Ｑｌ　１　、　Ｑｔ　２　）は
、制御信号φに同期してダイナミック動作するように構
成されており、ＭＯ８ＦＥＴＱ、ｔとＱｌ２は、ノード
ｎ１をチャージアップもしくはチャージダウンさせるだ
けでよいので、ＭＯ８ＦＥＴＱｔｔとＱｌ２の素子寸法
もかなり小さくすることができる。Furthermore, the level detection circuits (Ql 1 , Qt 2 ) are configured to dynamically operate in synchronization with the control signal φ, and MO8FETs Q, t and Ql2 only need to charge up or down the node n1. Therefore, the element dimensions of MO8FETQtt and Ql2 can also be made considerably smaller.

その結果、補助駆動回路ＡＷＤ１〜Ａ　Ｗ　Ｄ　ｍの占
有面積がかなり減少され、実施例のように１素子型のメ
モリセルからなるメモリアレイであっても、比較的狭い
ワード線の間隔に対応してそれぞれ上記補助駆動回路Ａ
ＷＤを配設することが可能とされる。As a result, the area occupied by the auxiliary drive circuits AWD1 to AWDm is considerably reduced, and even a memory array consisting of one-element memory cells as in the embodiment can accommodate relatively narrow word line spacing. The above auxiliary drive circuit A
It is possible to install a WD.

次に、ワード線のピッチに合わせ、各ワード線間に、上
記補助駆動回路ＡＷＤを構成する各ＭＯ８ＦＥＴＱＩＩ
〜Ｑ１３を配設できるようにするレイアウト構成の一実
施例を、第５図の平面図及び第５図におけるＡ−Ａ’視
断面、Ｄ−Ｄ’断面を示す第６図及び第７図を用いて説
明する。Next, each MO8FETQII constituting the auxiliary drive circuit AWD is placed between each word line in accordance with the word line pitch.
An example of the layout configuration that allows the Q13 to be arranged is shown in the plan view of FIG. 5 and in FIGS. I will explain using

ここで、レイアウト構成の説明の前に、その構成の理解
を容易にするため、集積回路装置の断面構造を第６図及
び第７図に基づいて説明する。Before explaining the layout configuration, the cross-sectional structure of the integrated circuit device will be explained based on FIGS. 6 and 7 in order to facilitate understanding of the configuration.

集積回路装置は、公知の選択酸化技術とセルフアライメ
ント技術の使用によって形成されている。Integrated circuit devices are formed using known selective oxidation and self-alignment techniques.

種々の回路素子は、特に制限されないが、Ｎ型単結晶シ
リコンからなる３５０μｍのような厚さを持つ半導体基
板３０上に形成されている。Various circuit elements are formed on a semiconductor substrate 30 made of, but not limited to, N-type single crystal silicon and having a thickness of about 350 μm.

半導体基板３０上のＮチャンネル型ＭＯ８ＦＥＴを形成
すべき部分には、３μｍのような深さを持つＰ型ウェル
領域２０（第６図）が形成されている。半導体基板３０
上及びＰ型ウェル領域２０の非活性領域とされるべき領
域、すなわちＭＯＳＦＥＴのドレイン、ソース領域、チ
ャンネル形成領域及び半導体配線領域のような活性領域
とすべき領域以外の領域には、選択酸化技術によって０
゜６μｍのような厚さを持つフィールド酸化膜３１ａ　
（第６図及び第７図）が形成されている。A P-type well region 20 (FIG. 6) having a depth of about 3 μm is formed in a portion of the semiconductor substrate 30 where an N-channel MO8FET is to be formed. semiconductor substrate 30
Selective oxidation technology is applied to regions other than the upper and P-type well regions 20 that should be inactive regions, that is, regions other than the active regions such as the MOSFET drain, source region, channel forming region, and semiconductor wiring region. by 0
Field oxide film 31a having a thickness of about 6 μm
(Figs. 6 and 7) are formed.

活性領域とすべき領域上には、ＭＯＳＦＥＴのゲート絶
縁膜とするための５０ＯＡのような厚さの絶縁膜３１ｂ
（第６図、第７図）が形成されている。フィールド酸化
膜３１ａ上及びゲート絶縁膜３ｉｂ上には、３０００人
のような厚さのポリシリコン層ＷＬｂ、ＷＬｃ、ＷＬｅ
　（第６図）、６ａ及び２４（第７図）が形成されてい
る。ポリシリコン層のうちゲート絶縁膜上に形成された
部分は、ＭＯＳＦＥＴのゲート電極を構成し、フィール
ド酸化膜上に形成された部分は配線を構成する。An insulating film 31b with a thickness of about 50 OA is formed on the region to be the active region to serve as the gate insulating film of the MOSFET.
(Figs. 6 and 7) are formed. On the field oxide film 31a and the gate insulating film 3ib, polysilicon layers WLb, WLc, WLe with a thickness of about 3000 are formed.
(Fig. 6), 6a and 24 (Fig. 7) are formed. The portion of the polysilicon layer formed on the gate insulating film constitutes the gate electrode of the MOSFET, and the portion formed on the field oxide film constitutes wiring.

活性領域のうちポリシリコン層によって覆われていない
表面部分には、ＭＯＳＦＥＴのドレイン領域、ソース領
域及び半導体領域が形成されている。すなわち、第６図
において、Ｐ型ウェル領域２０の表面にはＮ型半導体領
域ＧＬ、３２ａ、３２ｈ竺ｈ１罹罰六り丁いス−す私　
笛７ｒ６Ｌ−幻い丁半導体基板３０の表面にはＰ型半導
体領域２２ａ。A drain region, a source region, and a semiconductor region of the MOSFET are formed in the surface portion of the active region that is not covered with the polysilicon layer. That is, in FIG. 6, on the surface of the P-type well region 20, there are six N-type semiconductor regions GL, 32a, 32h and 32h.
The surface of the semiconductor substrate 30 has a P-type semiconductor region 22a.

２３ａ等が形成されている。23a etc. are formed.

ポリシリコン層表面を含む半導体基板３０の表面には、
フォスフオシリケードガラスからなり、約３００　ＯＡ
のような厚さとされた層間絶縁膜３３（第６図、第７図
）が形成されている。On the surface of the semiconductor substrate 30 including the surface of the polysilicon layer,
Made of phosphorus silicate glass, approximately 300 OA
An interlayer insulating film 33 (FIGS. 6 and 7) having a thickness as shown in FIGS.

層間絶縁膜３３上には、配線とすべきアルミニウム層Ｄ
Ｌｎ−１（第６図）、２１ａ（第７図）等が形成されて
いる。第６図においてアルミニウム層ＤＬｎ−１は、コ
ンタクト部１１、すなわち層間絶縁膜３３に形成された
コンタクト穴の部分においてＮ型半導体領域３２ａと接
触されている。On the interlayer insulating film 33, there is an aluminum layer D to be used as wiring.
Ln-1 (FIG. 6), 21a (FIG. 7), etc. are formed. In FIG. 6, the aluminum layer DLn-1 is in contact with the N-type semiconductor region 32a at the contact portion 11, that is, the contact hole formed in the interlayer insulating film 33.

第７図において、アルミニウム層２１ａは１層間絶縁膜
３３に形成されたコンタクト穴の部分においてポリシリ
コン層６ａとＰ型半導体領域２２ａとに接触されており
、これら相互を電気的に結合させる。In FIG. 7, aluminum layer 21a is in contact with polysilicon layer 6a and P-type semiconductor region 22a at a contact hole formed in interlayer insulating film 33, electrically coupling them together.

なお、第７図において、２６は半導体基板３０にコンタ
クトを形成するための高不純物濃度とされたＮ＋型半導
体領域である。In FIG. 7, reference numeral 26 denotes an N+ type semiconductor region with a high impurity concentration for forming a contact with the semiconductor substrate 30.

第６図及び第７図に示した構造は、特に制限されないが
、次のような製法によって得ることができる。The structure shown in FIG. 6 and FIG. 7 can be obtained by the following manufacturing method, although it is not particularly limited.

先ず、半導体基板３０を用意し、その表面のうちのＰ型
ウェル領域とすべき部分にイオン打込み法のような方法
によって、ボロンのようなＰ型不純物を導入する。導入
したＰ型不純物を熱処理によって拡散させ、Ｐ型ウェル
領域を形成する。First, a semiconductor substrate 30 is prepared, and a P-type impurity such as boron is introduced into a portion of its surface that is to be a P-type well region by a method such as ion implantation. The introduced P-type impurity is diffused by heat treatment to form a P-type well region.

Ｐ型ウェル領域が形成された半導体基板３０の表面のう
ち、活性領域とすべき部分上に耐酸化マスクとしての薄
い酸化シリコン膜とその上に形成された窒化シリコン膜
とからなる被膜を選択的に形成する。Of the surface of the semiconductor substrate 30 on which the P-type well region is formed, a film consisting of a thin silicon oxide film as an oxidation-resistant mask and a silicon nitride film formed thereon is selectively applied over the portion to be used as an active region. to form.

上記の耐酸化マスクが形成されている状態の半導体基板
を熱酸化することによってフィールド酸化膜３１ａを形
成する。A field oxide film 31a is formed by thermally oxidizing the semiconductor substrate on which the oxidation-resistant mask is formed.

耐酸化マスクを除去した後、半導体基板を熱酸化処理す
ることにより、薄いゲート絶縁膜３１ｂを形成する。After removing the oxidation-resistant mask, the semiconductor substrate is thermally oxidized to form a thin gate insulating film 31b.

化学蒸着法により半導体基板主面全体にポリシリコン層
を形成する。ポリシリコン層を選択エツチングする。A polysilicon layer is formed over the entire main surface of the semiconductor substrate by chemical vapor deposition. Selectively etch the polysilicon layer.

Ｎ型ＭＯ８ＦＥＴを形成すべき活性領域上及びＮ型ポリ
シリコン配線とすべきポリシリコン層部分をフォトレジ
スト被膜のようなイオン打込みマスクで覆った状態にお
いて、半導体基板の表面にボロンのようなＰ型不純物を
イオン打込みによって導入する。このイオン打込みにお
いて、フィールド酸化膜３１ａ及びポリシリコン層はイ
オン打込みマスクとして作用する。Ｐ型不純物は、ゲー
ト絶縁膜３１ｂを介して半導体基板表面部分に導入され
る。その結果、第７図のようにＰ型半導体領域２２ａ、
２３ａ等がポリシリコン層２４に自己整合されて形成さ
れる。ポリシリコン層２４は、イオン打込みされるＰ型
不純物によってＰ型にされる。While the active region where the N-type MO8FET is to be formed and the polysilicon layer portion where the N-type polysilicon wiring is to be formed are covered with an ion implantation mask such as a photoresist film, a P-type film such as boron is applied to the surface of the semiconductor substrate. Impurities are introduced by ion implantation. In this ion implantation, the field oxide film 31a and the polysilicon layer act as an ion implantation mask. The P-type impurity is introduced into the surface portion of the semiconductor substrate via the gate insulating film 31b. As a result, as shown in FIG. 7, the P-type semiconductor region 22a,
23a and the like are formed in self-alignment with the polysilicon layer 24. Polysilicon layer 24 is made P-type by ion-implanted P-type impurities.

上記イオン打込みマスクとしてのフォトレジスト被膜を
除去した後、新たにフォトレジスト被膜を形成し、この
フォトレジスト被膜をマスクとして用いてＮ型ＭＯ５Ｆ
ＥＴのドレイン領域、ソース領域、前記半導体領域２６
等を形成するためのリンのようなＮ型不純物をイオン打
込みによって半導体基板表面上に選択的に導入する。After removing the photoresist film as the ion implantation mask, a new photoresist film is formed, and using this photoresist film as a mask, N-type MO5F
ET drain region, source region, and the semiconductor region 26
An N-type impurity such as phosphorus is selectively introduced onto the surface of the semiconductor substrate by ion implantation.

フォトレジスト被膜を除去した後、必要に応じてポリシ
リコン層の表面を薄く熱酸化する。（この熱酸化は、第
６図、第７図ではその図示を省略している） 化学蒸着法によって層間絶縁膜３３を形成する。After removing the photoresist film, if necessary, the surface of the polysilicon layer is thermally oxidized in a thin layer. (This thermal oxidation is not shown in FIGS. 6 and 7.) The interlayer insulating film 33 is formed by chemical vapor deposition.

層間絶縁膜３３に、選択エツチング技術によってコンク
ケト穴を形成する。Concave holes are formed in the interlayer insulating film 33 by selective etching.

アルミニウム層を蒸着し、しかる後そのアルミニウム層
を選択エツチングする。An aluminum layer is deposited and then selectively etched.

第５図においては、Ｐ型ウェル領域のパターンが２点鎖
線によって示され、活性領域のパターンが破線によって
示されている。また、ポリシリコン層のパターンが実線
によって示され、アルミニウム層のパターンが一点鎖線
によって示されている。さらにコンタクト部が、Ｘ印と
組み合わされた方形パターンによって示されている。同
図においてＭＯＳＦＥＴのチャンネルに形成領域となる
部分にはハツチングが付されている。In FIG. 5, the pattern of the P-type well region is shown by a two-dot chain line, and the pattern of the active region is shown by a dashed line. Further, the pattern of the polysilicon layer is shown by a solid line, and the pattern of the aluminum layer is shown by a chain line. Furthermore, the contact portions are indicated by a square pattern combined with an X. In the same figure, hatching is added to the region that will form the channel of the MOSFET.

この実施例では、特に制限されないが、４本のワード線
に対応する４個の補助駆動回路が一つの単位ブロックを
構成するようにレイアウト設計が行なわれている。第５
図の図面の上部にはそのうち一つの単位ブロックと、そ
れに接続される４本のワード線を含むメモリアレイの一
部が示されている。In this embodiment, although not particularly limited, the layout is designed such that four auxiliary drive circuits corresponding to four word lines constitute one unit block. Fifth
At the top of the figure, a part of the memory array including one unit block and four word lines connected to it is shown.

メモリアレイ及び補助駆動回路の一部は、Ｐ型ウェル領
域２０上に形成されている。A portion of the memory array and auxiliary drive circuit are formed on the P-type well region 20.

ポリシリコン層からなるワード線ＷＬは、メモリアレイ
Ｍ−ＡＲＹ内では、例えば９μｍのようなピッチをもっ
て互いに並列に配設されている。The word lines WL made of polysilicon layers are arranged in parallel with each other at a pitch of, for example, 9 μm in the memory array M-ARY.

このワード線ＷＬと直交する方向に、アルミニウム層か
らなるデータ線ＤＬが同じく等間隔で互いに並行に配設
されている。上記各ワード線ＷＬ間の基板主面には、接
地線ＧＬとなるＮ型半導体領域が一つおきに形成されて
いる。１つの接地線ＧＬは、１つのワード線例えばＷＬ
ａに結合されるメモリセルとそのワード線に隣接するワ
ード線ＷＬｂに結合されメモリセルとに対して共通の接
地線を構成する。In the direction perpendicular to the word line WL, data lines DL made of aluminum layers are arranged parallel to each other at equal intervals. On the main surface of the substrate between the word lines WL, every other N-type semiconductor region is formed to serve as a ground line GL. One ground line GL is connected to one word line, for example WL.
A common ground line is formed for the memory cell coupled to word line a and the memory cell coupled to word line WLb adjacent to that word line.

この接地線ＤＬが形成されていないワード線ＷＬ間に、
メモリセル（ＭＯＳＦＥＴ）のドレイン領域となる半導
体領域を形成するか否かによって、いわゆるＲＯＭの目
が形成される。この実施例では、各接地線ＤＬにはさま
れた位置のワード線間例えばＷＬｂとＷＬｃとの間にメ
モリ素子（ＭＯＳＦＥＴ）のドレイン領域が形成される
。以下の説明では１便宜上、ワード線ＷＬｂとＷＬｃと
によってはさまれたような領域、すなわちメモリ素子の
ドレイン領域が形成される領域をコンタクト領域と称す
る。各メモリセルの形成位置にＭＯＳＦＥＴのドレイン
領域が形成された場合、同図に斜線Ｃで示すような箇所
に記憶素子のチャンネル部が形成される。メモリ素子の
ドレイン領域は、コンタクトホール１１を介して対応す
るデータ線に結合されている。Between the word lines WL where this ground line DL is not formed,
A so-called ROM eye is formed depending on whether or not a semiconductor region is formed to serve as a drain region of a memory cell (MOSFET). In this embodiment, the drain region of the memory element (MOSFET) is formed between the word lines, for example, WLb and WLc, which are sandwiched between the ground lines DL. In the following description, for convenience, the region sandwiched between word lines WLb and WLc, that is, the region where the drain region of the memory element is formed, will be referred to as a contact region. When the drain region of the MOSFET is formed at the formation position of each memory cell, the channel portion of the memory element is formed at the location shown by diagonal line C in the figure. The drain region of the memory element is coupled to a corresponding data line via a contact hole 11.

データ線ＤＬｎ−３とワード線ＷＬｂ及びＷＬＣとの間
に配置されるメモリ素子のように１つのデータ線に属し
かつコンタクト領域を介して互いに隣接されたワード線
に結合される２つのメモリ素子は、そのドレイン領域が
一体にされた上でコンタクトホール１１を介して、上記
各データ線ＤＬに結合される。Two memory elements belonging to one data line and coupled to mutually adjacent word lines via a contact region, such as a memory element disposed between data line DLn-3 and word lines WLb and WLC, , their drain regions are integrated and coupled to each data line DL via a contact hole 11.

データ線ＤＬｎ−２とワード線ＷＬｂ及びＷＬＣとの交
点のように、コンタクト領域を介して互いに隣接するい
ずれのワード線にもメモリ素子としてのＭＯＳＦＥＴが
結合されない場合、コンタクト領域はフィールド酸化膜
によって覆われている。この場合、対応すべきドレイン
領域が無いのでコンタクトホールは必要とされない。When a MOSFET as a memory element is not coupled to any word line adjacent to each other via a contact region, such as at the intersection of data line DLn-2 and word lines WLb and WLC, the contact region is covered with a field oxide film. It is being said. In this case, no contact hole is required since there is no corresponding drain region.

また、上記Ｎ型半導体領域からなる複数の接地線ＤＬの
それぞれの一端は、コンタクトホール１２を介して、メ
モリアレイＭ−ＡＲＹの外側とみなされる部分において
データ線ＤＬと並列に配設されたアルミニウム層からな
る共通接地線ＣＤＬにそれぞれ共通に接続されている。Further, one end of each of the plurality of ground lines DL made of the N-type semiconductor region is connected to an aluminum wire arranged in parallel with the data line DL in a portion considered to be outside the memory array M-ARY via the contact hole 12. They are each commonly connected to a common ground line CDL consisting of layers.

なお、特に制御 限されないが、共通接地線ＣＤＬは、メモリアレイの外
側のみならず、メモリアレイ内にも適当なピッチをもっ
て複数本（例えばデータ線８本おき）設けられても良い
。この場合、複数本の共通接地線のそれぞれが、接地線
ＧＬと接触されることによって回路としての接地線の抵
抗が減少される。Although the control is not particularly limited, a plurality of common ground lines CDL may be provided not only outside the memory array but also within the memory array at an appropriate pitch (for example, every 8 data lines). In this case, each of the plurality of common ground lines is brought into contact with the ground line GL, thereby reducing the resistance of the ground line as a circuit.

図面に示されている４本のワード線ＷＬａ”ＷＬｄは、
それぞれ対応する補助駆動回路ＡＷＤを構成するＭＯ３
ＦＥＴＱ１１のゲート電極１ａ〜１ｄに各々接続されて
いる。２ａ、２ｃで示されているのは、それぞれ隣接す
る２つのＭＯ８ＦＥＴＱ１１の共通ソース領域である。The four word lines WLa"WLd shown in the drawing are:
MO3 constituting the corresponding auxiliary drive circuit AWD
They are connected to gate electrodes 1a to 1d of FETQ11, respectively. 2a and 2c are the common source regions of two adjacent MO8FETQ11, respectively.

これらの共通ソース領域２ａ、２ｃは、コンタクトホー
ル１３ａ、１３ｃを介して、上記共通接地線ＣＧＬから
延設されたアルミニウム層３ａ、３ｃに結合され、接地
電位ＧＮＤが印加される。These common source regions 2a, 2c are coupled to aluminum layers 3a, 3c extending from the common ground line CGL via contact holes 13a, 13c, and ground potential GND is applied thereto.

４ａ〜４ｄで示されているのは、上記ＭＯ８，ＦＥＴＱ
１１のドレイン領域となるＮ型半導体領域である。これ
らの半導体領域４ａ〜４ｄは、コンタクトホール１４ａ
〜１４ｄを介してアルミ信号線５ａ〜５ｄの一端に結合
されている。4a to 4d are the above MO8, FETQ
This is an N-type semiconductor region that becomes the drain region of No. 11. These semiconductor regions 4a to 4d are connected to contact holes 14a.
It is coupled to one end of the aluminum signal lines 5a to 5d via lines 14d to 14d.

上記アルミ信号線５ａと５ｄはフィールド酸化膜３１ａ
上に延設され、コンタクトホール１５ａ。The aluminum signal lines 5a and 5d are formed by a field oxide film 31a.
A contact hole 15a extends upward.

１５ｄを介してＭＯ８ＦＥＴＱ１３のポリシリコンゲー
ト電極６ａ、６ｄの一端に接続されている。It is connected to one end of polysilicon gate electrodes 6a and 6d of MO8FETQ13 via 15d.

同様に、アルミ信号線５ｂと５Ｃは、コンタクトホール
１５ｂ、１５ｃを介してそれぞれ対応するＭＯ８ＦＥＴ
Ｑ１３のポリシリコンゲート電極６ｂ、６ｃの延長端部
に結合されている。Similarly, aluminum signal lines 5b and 5C connect to corresponding MO8FETs via contact holes 15b and 15c, respectively.
It is coupled to the extended ends of the polysilicon gate electrodes 6b and 6c of Q13.

７８〜７ｄで示されているのは、各ＭＯ８ＦＥＴＱ１３
のソース（ドレイン）領域となるＰ型半導体領域、８ａ
、８ｃは、隣接するＭＯ８ＦＥＴＱ１３同士の共通ドレ
イン（ソース）領域である。78 to 7d are each MO8FETQ13
P-type semiconductor region 8a which becomes a source (drain) region of
, 8c are common drain (source) regions of adjacent MO8FETQ13.

上記半導体領域７ａと７ｄは、それぞれアルミ接続線９
ａ、９ｄを介し・て、上記アルミ信号線５ａ。The semiconductor regions 7a and 7d each have an aluminum connection line 9
The aluminum signal line 5a is connected to the aluminum signal line 5a via a and 9d.

５ｄに沿って延長されたワード線ＷＬａとＷＬｄの一端
に接続されている。同様に、半導体領域７ｂと７０は、
アルミ接続線９ｂと９ｃを介し、て前記ワード線ＷＬｂ
とＷＬｃの一端に接続されている。It is connected to one end of word lines WLa and WLd extending along line 5d. Similarly, semiconductor regions 7b and 70 are
The word line WLb is connected to the word line WLb via the aluminum connection lines 9b and 9c.
and one end of WLc.

ＭＯ８ＦＥＴＱ１３の共通ドレイン領域８ａと８０は、
コンタクトホール１６ａ、１６ｃを介し。The common drain regions 8a and 80 of MO8FETQ13 are
Via contact holes 16a and 16c.

てアルミ信号線１０に結合されている。アルミ信号線ｌ
Ｏには、制御信号φが供給される。and is coupled to the aluminum signal line 10. aluminum signal line
A control signal φ is supplied to O.

また、上記ＭＯ８ＦＥＴＱ１ｓのそれぞれのゲート電極
６８〜６ｄは、フィールド酸化膜上を延長され、アルミ
ニウム層２１ａ〜２１ｂを介して。Furthermore, the respective gate electrodes 68 to 6d of the MO8FETQ1s are extended on the field oxide film through the aluminum layers 21a to 21b.

ＭＯ８ＦＥＴＱ１ｚのドレイン領域となるＰ型半導体領
域２２ａ〜２２ｄに接続されている。２３ａ、２３ｃで
示されているのは、隣接するＭＯ８ＦＥＴＱ１２同士の
共通ソース領域となるＰ型・半導体領域である。上記半
導体領域２２ａ〜２２ｄと２３ａ、２３ｃとの間には、
４個のＭＯ８ＦＥＴＱ１２に対し共通に形成されたポリ
シリコンゲート電極２４が配設されている。It is connected to P-type semiconductor regions 22a to 22d, which serve as drain regions of MO8FETQ1z. Reference numerals 23a and 23c indicate P-type semiconductor regions that serve as common source regions for adjacent MO8FETQ12. Between the semiconductor regions 22a to 22d and 23a and 23c,
A polysilicon gate electrode 24 commonly formed for the four MO8FETQ12 is provided.

そして、上記ゲート電極２４は、コンタクトホール１７
を介して上記アルミ信号線１０の延設部１０ａに結合さ
れている。また、上記共通ソース領域２３ａ、２３ｃの
上には、絶縁膜を介してアルミニウム層からなる電源ラ
イン２５が延長されている。共通ソース領域２３ａ、２
３ｃは、コンタクトホール１８ａ、１８ｃを介して、電
源ライン２５に結合され、電源電圧Ｖｃｃが供給される
。The gate electrode 24 is connected to the contact hole 17.
The aluminum signal line 10 is connected to the extended portion 10a of the aluminum signal line 10 via the aluminum signal line 10. Further, a power supply line 25 made of an aluminum layer is extended over the common source regions 23a and 23c via an insulating film. Common source area 23a, 2
3c is coupled to a power supply line 25 through contact holes 18a and 18c, and is supplied with a power supply voltage Vcc.

上記のようにして、４個の補助駆動回路を一つの電位と
して対称的なレイアウトにされてなるブロックがデータ
線ＤＬの配設方向（図面では上下方向）に沿って適当な
数だけ配設される。これによって、９μｍのような比較
的狭いピッチをもって配設されたワード線ＷＬの間隔に
対応して、それぞれの補助駆動回路ＡＷＤを配設するこ
とが可能となる。As described above, an appropriate number of blocks having a symmetrical layout with four auxiliary drive circuits at one potential are arranged along the direction in which the data lines DL are arranged (vertical direction in the drawing). Ru. This makes it possible to arrange each auxiliary drive circuit AWD corresponding to the interval between the word lines WL arranged with a relatively narrow pitch such as 9 μm.

なお、第５図において、２６は、前記のように半導体基
板に基板電位（Ｖｃｃ）を与えるため基板の主面上に形
成されたＮ＋型半導体領域、１９ａは、Ｎ＋型半導体領
域２６と電源ライン２５とを結合させるコンタクトホー
ル、１９ｂはＰウェル領域２０に対し電位（ＧＮＤ）を
与えるためのコンタクトホールである。In FIG. 5, 26 is an N+ type semiconductor region formed on the main surface of the substrate in order to apply a substrate potential (Vcc) to the semiconductor substrate as described above, and 19a is a connection between the N+ type semiconductor region 26 and the power supply line. A contact hole 19b for coupling with 25 is a contact hole for applying a potential (GND) to the P well region 20.

上記実施例のレイアウトにおいて、上記ブロックパター
ンを上下方向に繰り返し配設する場合。In the layout of the above embodiment, when the block pattern is repeatedly arranged in the vertical direction.

共通接地線ＣＧＬとアルミ信号線１０および電源ライン
２５は、隣接するブロック間で連続するように形成され
る。これに対し、特に制限されないが、上記ＭＯ８ＦＥ
ＴＱ１２の共通ゲート電極２４は、４個中位で分割され
る。これによって１例えばアルミ信号線１０が途中で断
線していたような場合に、ゲート電極２４を介してアル
ミ信号線１０がブロック間で互いに電気的につながった
状態になるのが防止される。The common ground line CGL, aluminum signal line 10, and power supply line 25 are formed continuously between adjacent blocks. On the other hand, although not particularly limited, the above MO8FE
The common gate electrode 24 of the TQ12 is divided into four middle electrodes. This prevents the aluminum signal lines 10 from becoming electrically connected between blocks via the gate electrodes 24, for example, in the case where the aluminum signal lines 10 are disconnected in the middle.

つまり、このようにして、断線したアルミ信号線１０が
高抵抗のポリシリコン電極２４を介してつながった状態
では、一応回路は所定の動作をすることになるが、希望
する動作速度が得られない。In other words, with the disconnected aluminum signal line 10 connected via the high-resistance polysilicon electrode 24, the circuit will operate as expected, but the desired operating speed will not be achieved. .

そこで、そのような不完全な製品を排除するため、上記
実施例では、あえてポリシリコン電極２４をブロックご
とに分断しているのである。Therefore, in order to eliminate such incomplete products, in the above embodiment, the polysilicon electrode 24 is deliberately divided into blocks.

なお、第３図の実施例においては１選択されるワード線
がハイレベルに立ち上げられるようにされているメモリ
アレイに対するワード線の補助駆動回路が示されている
。、：れに対して、メモリセルを構成するＭＯＳＦＥＴ
がＰチャンネル型に形成され１選択されるワード線がロ
ウレベルし立ち下げるようにされた回路形式のメモリア
レイに対しては１例えば第８図に示すような回路を使用
することができる。図示の回路においては、ワード線Ｗ
Ｌの電位を受けるＭＯ８ＦＥＴＱ１１をＰチャンネル型
し、このＭＯ８ＦＥＴＱ１．と電地点との間にＮチャン
ネル型のＭＯ８ＦＥＴＱ１２を直列に接続させるととも
に、ＭＯ８ＦＥＴＱ１１とＱ１２の接続ノードｎ１を、
ワード線ＷＬとＭＯ８ＦＥＴＱ、２のゲートに制御信号
Ｔを供給する信号線との間に接続されたＭＯ８ＦＥＴＱ
１３のゲート端子に供給するようにり、ている。In the embodiment of FIG. 3, a word line auxiliary drive circuit for a memory array is shown in which one selected word line is raised to a high level. , :For this, the MOSFET that constitutes the memory cell
For example, a circuit as shown in FIG. 8 can be used for a memory array having a P-channel type circuit in which a selected word line goes low and falls. In the illustrated circuit, the word line W
The MO8FETQ11 that receives the potential of L is a P-channel type, and this MO8FETQ1. N-channel type MO8FETQ12 is connected in series between
MO8FETQ connected between the word line WL and the signal line that supplies the control signal T to the gate of MO8FETQ, 2
13 gate terminals.

これによって、選択的のワード線の立下がり時間を短縮
させることができる。As a result, the falling time of a selective word line can be shortened.

また、前記実施例（第３図）では、各ワード線に制御信
号寧によってオン、オフされてワード線のチャージを引
き抜＜ＭＯ８ＦＥＴＱｄが接続されているが、ワード線
ドライバＷＤの回路形式によっては、ワード線リセット
時にドライバ内のグランド側のＭＯＳＦＥＴを通し、て
チャージを引き抜くことができる。従って、その場合に
は、第３図の実施例におけるＭＯ５ＦＥＴＱｄを省略し
てもよい。あるいは、ＭＯ８ＦＥＴＱｄをワード線の始
端側でなく遠端部に接続させるようにしてもよい。その
ようにすれば、リセット時にワード線のチャージを両方
から引き抜くことができ、立下がりがさらに速くなる。Furthermore, in the embodiment (FIG. 3), MO8FETQd is connected to each word line, which is turned on and off by the control signal N to extract charge from the word line. However, depending on the circuit type of the word line driver WD, , when resetting the word line, the charge can be extracted through the ground-side MOSFET in the driver. Therefore, in that case, MO5FETQd in the embodiment of FIG. 3 may be omitted. Alternatively, the MO8FETQd may be connected to the far end of the word line instead of the starting end. If this is done, the word line charge can be extracted from both at reset, resulting in faster fall.

また、前記実施例では、出力信号線ＤＯＬ、〜ＤＯＬ８
に接続された出力回路ＤＯＢ、〜ＤＯＢ８で読み出され
た信号を増幅し出力しているが。Further, in the embodiment, the output signal lines DOL, ~DOL8
The output circuits DOB and DOB8 connected to the output circuits amplify and output the read signals.

読出し信号を一旦クロックド・インバータで受けて、こ
れを（：、ＭＯＳインバータからなる出力回路ＤＯＢ１
〜ＤＯＢ８に送り、出力させるように構成してもよい。Once the read signal is received by a clocked inverter, it is output to an output circuit DOB1 consisting of a MOS inverter.
~DOB8 and may be configured to output it.

さらに１選択されたワード線の立上がりよりも立下がり
の方を速くしたいような場合には、ワード線の遠端部に
第６図と同じの構成の補助駆動回路を接続するとともに
１Ｍ０３ＦＥＴＱ１３のゲートには、制御信号ｉの代わ
りにφを加えると良い。これによって、ワード線のリセ
ット時における立下がりを特に速くすることができる。Furthermore, if you want the fall of one selected word line to be faster than the rise of the selected word line, connect an auxiliary drive circuit with the same configuration as that shown in Fig. 6 to the far end of the word line, and connect it to the gate of 1M03FETQ13. It is preferable to add φ instead of the control signal i. This makes it possible to particularly speed up the fall of the word line at the time of resetting.

また。Also.

ワード線の立上がりも立下がりも速くしてやりたい場合
には、上記回路と第３図の補助駆動回路ＡＷＤを併用し
１両方の回路をワード線の遠端部に接続するようにする
ことも可能である。If you want to make the rise and fall of the word line faster, it is also possible to use the above circuit together with the auxiliary drive circuit AWD shown in Figure 3, and connect both circuits to the far end of the word line. It is.

［効果］ （１）ワード線の電位によって直接オン、オフ制御され
るスイッチＭＯ８ＦＥＴと、このＭＯＳＦＥＴと回路の
一方の電源電圧との間に直列に接続され、かつワード線
ドライバの動作を制御する信号によってオン、オフ制御
されるスイッチＭＯ８ＦＥＴとによってワード線のレベ
ル検出手段を構成するとともに、上記制御信号を供給す
る信号線とワード線の遠端部との間に、上記レベル検出
手段からの出力信号によってオン、オフ制御されるスイ
ッチＭＯ８ＦＥＴを設けることにより、ワード線の電位
が一定以上もしくは一定以下になったときワード線をチ
ャージアップもし、くけチャージダウンさせるＭＯＳＦ
ＥＴが自動的にオンされて、逆方向（遠端部）からもワ
ード線がチャージアップもしくはチャージダウンされる
ようになるという作用により、ワード線の立上がり、立
下がり時間が短縮され、アクセスタイムが向上されると
いう効果がある。[Effects] (1) A switch MO8FET that is directly controlled on and off by the potential of the word line, and a signal that is connected in series between this MOSFET and one power supply voltage of the circuit and that controls the operation of the word line driver. A word line level detection means is constituted by a switch MO8FET which is turned on and off by By providing a switch MO8FET, which is controlled on and off by
ET is automatically turned on and the word line is charged up or down from the opposite direction (far end), which shortens the rise and fall times of the word line and shortens the access time. It has the effect of being improved.

（２）ワード線の電位によって直接オン、オフ制御され
るスイッチＭＯ３ＦＥＴと、このＭＯＳＦＥＴと回路の
一方の電源電圧との間に直列に接続され、かつワード線
ドライバの動作を制御する信号によってオン、オフ制御
されるスイッチＭＯ３ＦＥＴとによってワード線のレベ
ル検出手段を構成するとともに、上記制御信号を供給す
る信号線とワード線の遠端部との間に、上記レベル検出
手段からの出力信号によってオン、オフ制御されるスイ
ッチＭＯ８ＦＥＴを設けることにより、ワード線の電位
が一定以上もしくは一定以下になったときワード線をチ
ャージアップもしくはチャージダウンさせるＭＯＳＦＥ
Ｔと直列に制御用のＭＯＳＦＥＴが接続されなくなり、
これによってＭＯＳＦＥＴの素子寸法が減少されるとと
もに、補助駆動回路が３個のＭＯＳＦＥＴで構成できる
ようになるという作用により、比較的間隔（ピッチ）の
狭いワード線の間隔に対応して各補助駆動回路を効率よ
く配設できるようになり、チンプサイズが低減されると
いう効果がある。(2) A switch MO3FET that is directly turned on and off by the potential of the word line, connected in series between this MOSFET and one power supply voltage of the circuit, and turned on and off by a signal that controls the operation of the word line driver. A switch MO3FET which is turned off constitutes a word line level detection means, and a switch MO3FET which is turned off and turned on by an output signal from the level detection means is connected between the signal line supplying the control signal and the far end of the word line. A MOSFE that charges up or down the word line when the potential of the word line is above a certain level or below a certain level by providing a switch MO8FET that is turned off.
The control MOSFET is no longer connected in series with T.
As a result, the element size of the MOSFET is reduced, and the auxiliary drive circuit can be configured with three MOSFETs, so each auxiliary drive circuit This has the effect of reducing chimp size.

（３）ワード線の電位によって直接オン、オフ制御され
るスイッチＭＯ３ＦＥＴと１．二のＭＯＳＦＥＴと回路
の一方の電源電圧との間に直列に接続され、かつワード
線ドライバの動作を制御する信号によってオン、オフ制
御されるスイッチＭＯＳＦＥＴとによってワード線のレ
ベル検出手段を構成する。とともに、上記制御信号を供
給する信号線とワード線の遠端部との間に、上記レベル
検出手段からの出力信号によってオン、オフ制御される
スイッチＭＯ８ＦＥＴを設ける。二とにより、ワード線
の電位が一定以上もしくは一定以下になったときワード
線をチャージアップもしくはチャージダウンさせるＭＯ
，５ＦＥＴが電源電圧端子に接続されなくなり、これに
よってワード線すセッ１一時に貫通電流が流れなくなる
という作用により、消費電力が低減されるようになると
いう効果がある。(3) A switch MO3FET that is directly controlled on and off by the potential of the word line; Word line level detection means is constituted by a switch MOSFET that is connected in series between the two MOSFETs and one power supply voltage of the circuit, and is turned on and off by a signal that controls the operation of the word line driver. Additionally, a switch MO8FET is provided between the signal line for supplying the control signal and the far end of the word line, which is turned on and off by the output signal from the level detection means. MO to charge up or down the word line when the potential of the word line is above a certain level or below a certain level.
.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば第３図の補助駆動
回路ＡＷＤ、ないしＡ　Ｗ　Ｄ　ｍに供給される制御信
号φは、ワード線ドライバＷＤ、ないしＷ　Ｄ　ｍに供
給される制御信号φと同位相にされなくて良い。選択さ
れるべきワード線のレベルが補助駆動回路によって変化
されるまでの期間に、非選択ワード線に不所望に与えら
れてしまう雑音が問題となるような場合は、各補助駆動
回路に供給される制御信号φは、ワード線ドライバが動
作された後にロウレベルからハイレベルに変化されても
良い。この場合は、各補助駆動回路におけるＭＯＳ　Ｆ
　Ｅ　ＴＱｔ　２のオフタイミングすなわちプリチャー
ジ状態停止タイミングが適当な期間だけ遅延されること
によって、ノードｎ１の不所望な電位変動がより良好に
防止される。Although the invention made by the present inventor has been specifically explained above based on examples, it goes without saying that the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Nor. For example, the control signal φ supplied to the auxiliary drive circuits AWD to A W D m in FIG. 3 does not have to be in phase with the control signal φ supplied to the word line drivers WD to W D m. If noise undesirably applied to unselected word lines becomes a problem until the level of the word line to be selected is changed by the auxiliary drive circuit, The control signal φ may be changed from low level to high level after the word line driver is operated. In this case, MOS F in each auxiliary drive circuit
By delaying the off-timing of E TQt 2, that is, the precharge state stop timing, by an appropriate period, undesired potential fluctuations at the node n1 can be better prevented.

各補助駆動回路におけるＭＯ８ＦＥＴＱＩ　２に供給さ
れる制御信号は、ＭＯ８ＦＥＴＱｓ　ｓに供給される制
御信号と区別して発生され、かつＭＯ８ＦＥＴＱｚ３に
供給される制御信号のハイレベルからロウレベルの変化
に対し遅延されたタイミングにおいてハイレベルからロ
ウレベルに変化されても良い。、二の場合は、補助駆動
回路による選択ワード線のディスチャージ期間をより明
確に設定することができるようになる。The control signal supplied to MO8FETQI 2 in each auxiliary drive circuit is generated separately from the control signal supplied to MO8FETQs s, and the timing is delayed with respect to the change from high level to low level of the control signal supplied to MO8FETQz3. may be changed from high level to low level. , 2, it becomes possible to more clearly set the discharge period of the selected word line by the auxiliary drive circuit.

前記実施例では、ＭＯ８ＦＥＴＱ１２のソース端子を電
源電圧Ｖｃｃを供給する電源ラインに接続しているが、
制御信号υを供給する信号線に接続させるようにしても
よい。そのようにする１：とにより、ワード線すセット
時に更に長い時間ＭＯ８ＦＥＴＱ１３をオンさせて、ワ
ード線のチャージを制御信号φの信号線側へ引き抜いて
立下がりを速くすることができる。In the above embodiment, the source terminal of MO8FETQ12 is connected to the power supply line that supplies the power supply voltage Vcc.
It may also be connected to a signal line that supplies the control signal υ. By doing this in step 1, the MO8FET Q13 is turned on for a longer time when the word line is set, and the charge on the word line is drawn out to the signal line side of the control signal φ, thereby making it possible to accelerate the fall.

前記実施例のように、補助駆動回路におけるレベル検出
回路が一種のダイナミック回路から構成される点は、木
質的なものでない。設けられるべき補助回路の数が少な
いなどの事情から若干の消費電力の増加が許される場合
は、ＭＯ８ＦＥＴＱ１２のゲートを接地点に接続する等
の方法によってこのＭＯ８ＦＥＴＱ１２を実質的な負荷
抵抗素子に変更可能である。この場合、ノードｎ１のレ
ベルがそれと対応するワード線のレベルに応じて直流的
に決定されるので、予め選択されておりかつ制御信号φ
のロウレベルによってディスチャージされるべきレベル
を比較的短時間に低下させることができるようになる。The level detection circuit in the auxiliary drive circuit is not wooden in that it is constituted by a kind of dynamic circuit as in the above embodiment. If a slight increase in power consumption is allowed due to circumstances such as a small number of auxiliary circuits to be provided, MO8FETQ12 can be changed into a substantial load resistance element by connecting the gate of MO8FETQ12 to the ground point, etc. It is. In this case, since the level of the node n1 is DC determined according to the level of the corresponding word line, the level of the node n1 is selected in advance and the control signal φ
The level to be discharged can be lowered in a relatively short time by the low level of .

この場合はまた。制御信号φが供給される信号線にＭＯ
Ｓ　Ｆ　Ｅ　ＴＱｘ　２のゲートが結合されないので、
その信号線は比較的軽い容量負荷を構成するようになる
。In this case again. MO is connected to the signal line to which the control signal φ is supplied.
Since the gates of S F E TQx 2 are not coupled,
The signal line will constitute a relatively light capacitive load.

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＲＴコントローラ
に使用されるマイクロＲＯＭに適用したものについて説
明したが、それに限定されるものでなく、制御信号に同
期してワード線の選択を行なうようにされたＩＣメモリ
、例えば各メモリセルが１つのスイッチＭＯ３ＦＥＴと
情報保持手段としての容量とからなるダイナミック・ラ
ムダム・アクセス・メモリや、各メモリセルがポリシリ
コン層からなるような一対の高抵抗負荷素子とゲート・
ドレインが交差結合された一対のＭＯＳＦＥＴと一対の
伝送ゲートＭＯ８ＦＥＴとからなるスタティック・ラン
ダム・アクセス・メモリのようなすべてのＩＣメモリに
適用することができる。[Field of Application] In the above explanation, the invention made by the present inventor was mainly applied to the micro ROM used in a CRT controller, which is the field of application that formed the background of the invention, but the present invention is not limited thereto. , an IC memory that selects a word line in synchronization with a control signal, such as a dynamic lambda access memory in which each memory cell consists of one MO3FET switch and a capacitor as information storage means, and each memory. A pair of high-resistance load elements and a gate
It can be applied to all IC memories such as static random access memories consisting of a pair of MOSFETs whose drains are cross-coupled and a pair of transmission gate MO8FETs.

この発明は、ワード線がポリサイドや実施例のポリシリ
コンのように比較的高い抵抗率を持つ材料から構成され
、それ故に比較的大きい信号遅延時間を持つようになっ
ているメモリにおいて特に有用である。The invention is particularly useful in memories where word lines are constructed from materials with relatively high resistivities, such as polycide or polysilicon in embodiments, and therefore have relatively large signal delay times. .

【図面の簡単な説明】[Brief explanation of drawings]

第１図および第２図は、従来のＩＣメモリにおけるワー
ド線の駆動回路の構成例を示す回路構成図。 第３図は１本発明をマイクロＲＯＭに適用した場合の一
実施例を示す回路構成図。 第４図は、そのタイミングチャート。 第５図は１本発明に係るワード線補助駆動回路のレイア
ウト構成の一実施例を示す平面説明図。 第６図及び第７図は、それぞれ第５図のＡ−Ａ″視視向
面　Ｂ−Ｂ’視断面を示す断面図、第８図は、補助駆動
回路の他の構成例を示す回路図である。 Ｍ−ＡＲＹ・・・・メモリアレイ、ＷＬ１〜ＷＬｍ・・
・・ワード線、ＤＬ１〜ＤＬｎ・・・・データ線。 Ｘ−ＤＥＣ・・・・Ｘデコーダ回路、Ｙ−ＤＥＣ・・・
・Ｙデコーダ回路、ＭＬＰ・・・・マルチプレクサ回路
、ＷＤ１〜ＷＤｍ・・・・ワード線ドライバ。 Ａ　Ｄ　Ｗ　１〜Ａ　Ｄ　Ｗ　ｍ　・・”補助駆動回路
１Ｍ１１〜Ｍ　ｍ　ｎ・・・・メモリセル、Ｑ　ｙ　１
〜Ｑｙｎ・・・・Ｙスイッチ、　Ｑ　ｄ　１〜Ｑ　ｄ　
ｍ・・・・ディスチャージ用ＭＯ８ＦＥＴ、Ｑｐ１〜Ｑ
　ｐ　ａ・・・・プリチャージ用ＭＯ８ＦＥＴ、１　ａ
〜１　ｄ”ゲート電極＋　２ａ、２ｃ・・・・共通ソー
ス領域、３ａ。 ３ｃ・・・・アルミニウム層、４ａ〜４ｄ・・・・Ｎ型
拡散層、５ａ〜５ｄ・・・・アルミ信号線、６ａ〜６ｄ
・・・・ポリシリコンゲート電極、７ａ〜７ｄ・・・・
Ｐ型拡散層、８ａ、８ｃ・・・・共通ドレイン領域、９
ａ〜９ｄ・・・・アルミ接続線、１０・・・・アルミ信
号線、１１〜１９・・・・コンタクトホール、２１ａ〜
２１ｄ・・・・アルミニウム層、２２ａ〜２２ｄ・・・
・Ｐ型拡散層、２３　ａ　、　２３　ｃ　・・°°共通
ソース領域、２４・・・・ポリシリコンゲート電極、２
５・・・・電源ライン。FIG. 1 and FIG. 2 are circuit configuration diagrams showing an example of the configuration of a word line drive circuit in a conventional IC memory. FIG. 3 is a circuit configuration diagram showing an embodiment in which the present invention is applied to a micro ROM. Figure 4 is the timing chart. FIG. 5 is an explanatory plan view showing one embodiment of the layout configuration of a word line auxiliary drive circuit according to the present invention. 6 and 7 are cross-sectional views showing the A-A" and B-B' views of FIG. 5, respectively, and FIG. 8 is a circuit diagram showing another configuration example of the auxiliary drive circuit. M-ARY...Memory array, WL1 to WLm...
...Word line, DL1 to DLn...Data line. X-DEC...X decoder circuit, Y-DEC...
- Y decoder circuit, MLP... multiplexer circuit, WD1 to WDm... word line driver. A D W 1~A D W m..."Auxiliary drive circuit 1M11~M m n...Memory cell, Q y 1
~Qyn...Y switch, Q d 1 ~ Q d
m... MO8FET for discharge, Qp1~Q
p a... MO8FET for precharging, 1 a
~1 d" gate electrode + 2a, 2c...common source region, 3a. 3c...aluminum layer, 4a-4d...N-type diffusion layer, 5a-5d...aluminum signal line , 6a-6d
...Polysilicon gate electrode, 7a to 7d...
P-type diffusion layer, 8a, 8c... common drain region, 9
a~9d...Aluminum connection line, 10...Aluminum signal line, 11~19...Contact hole, 21a~
21d... Aluminum layer, 22a to 22d...
・P-type diffusion layer, 23a, 23c...°° common source region, 24...polysilicon gate electrode, 2
5...Power line.

Claims (1)

【特許請求の範囲】 １、第１の信号線に供給される制御信号によってその動
作が制御され、アドレス信号に従った選択信号を対応す
る選択線に供給する駆動回路と、上記選択線が所定の電
位にされたことを検出するレベル検出回路と、上記制御
信号と同期した制御信号が供給される第２の信号線と上
記選択線との間に設けられその導通状態が上記レベル検
出回路の出力によって制御される第１のスイッチ素子と
を備えてなり、上記選択線が選択レベルにされたときの
上記レベル検出回路の出力によって上記第１のスイッチ
素子を導通状態にさせるようにしてなることを特徴とす
る半導体記憶装置。 ２、上記レベル検出回路は、上記選択線の電位に応じて
その導通状態が制御される第２のスイッチ素子と、上記
第２のスイッチ素子と回路の電源端子との間に直列に接
続され、かつ上記第２の信号線に供給される制御信号に
よってその導通状態が制御される第３のスイッチ素子と
からなることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。 ３、上記第２の信号線に供給される制御信号は、上記第
１の信号線に供給される制御信号と等しいことを特徴と
する特許請求の範囲第１項又は第２項記載の半導体記憶
装置。 ４、上記駆動回路の出力端は、上記選択線の一方の端部
に結合され、上記レベル検出回路の入力端及び上記第１
のスイッチ素子は上記選択線の他方の端部に結合されて
なることを特徴とする特許請求の範囲第１項又は第２項
記載の半導体記憶装置。 ５、上記選択線は、その主要部が比較的導電度の小さい
導電材料からなり、上記第２の信号線はその主要部が比
較的導電度の大きい導電材料からなることを特徴とする
特許請求の範囲第４項記載の半導体記憶装置。 ６、上記選択線には、これと回路の他の電源端子との間
に第４のスイッチ素子が設けられ、該スイッチ素子は上
記第３のスイッチ素子とほぼ相補的にオン、オフ動作さ
れるようにされてなることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 ７、上記記憶装置は、上記選択線とこれに直交するよう
に配設された信号線との間に、上記選択線のレベルに応
じて導通または非導通にされる素子が選択的に接続され
ることによって、情報の記憶を行なう１素子型のメモリ
セルがマトリックス状し；配設されて構成されてなるこ
とを特徴とする特許請求の範囲第２項記載の半導体記憶
装置。 ８、上記メモリセルを構成する記憶素子がＭＯＳＦＥＴ
からなるものにおいて、上記第２のスイッチ素子はメモ
リセルを構成するＭＯＳＦＥＴと同じ導電型のＭＯＳＦ
ＥＴにより構成され、また上記第１および第３のスイッ
チ素子は、メモリセルを構成するＭＯＳＦＥＴと異なる
導電型のＭＯＳＦＥＴにより構成されてなることを特徴
とする特許請求の範囲第７項記載の半導体記憶装置。[Claims] 1. A drive circuit whose operation is controlled by a control signal supplied to a first signal line and supplies a selection signal according to an address signal to a corresponding selection line; A level detection circuit is provided between the selection line and a second signal line to which a control signal synchronized with the control signal is supplied, and the conduction state thereof is determined by the level detection circuit. a first switch element controlled by the output, and the first switch element is made conductive by the output of the level detection circuit when the selection line is set to a selection level. A semiconductor memory device characterized by: 2. The level detection circuit is connected in series between a second switch element whose conduction state is controlled according to the potential of the selection line and a power supply terminal of the circuit, 2. The semiconductor memory device according to claim 1, further comprising a third switch element whose conduction state is controlled by a control signal supplied to the second signal line. 3. The semiconductor memory according to claim 1 or 2, wherein the control signal supplied to the second signal line is equal to the control signal supplied to the first signal line. Device. 4. The output end of the drive circuit is coupled to one end of the selection line, and the input end of the level detection circuit and the first
3. The semiconductor memory device according to claim 1, wherein the switch element is coupled to the other end of the selection line. 5. The main part of the selection line is made of a conductive material with relatively low conductivity, and the main part of the second signal line is made of a conductive material with relatively high conductivity. 4. The semiconductor storage device according to item 4. 6. A fourth switching element is provided between the selection line and another power supply terminal of the circuit, and the switching element is turned on and off almost complementary to the third switching element. A semiconductor memory device according to claim 1, characterized in that it is configured as follows. 7. In the storage device, an element is selectively connected between the selection line and a signal line disposed perpendicularly thereto, the element being rendered conductive or non-conductive depending on the level of the selection line. 3. The semiconductor memory device according to claim 2, wherein single-element type memory cells for storing information are arranged in a matrix. 8. The memory element constituting the memory cell is a MOSFET.
in which the second switch element is a MOSFET of the same conductivity type as the MOSFET constituting the memory cell.
7. The semiconductor memory according to claim 7, wherein the first and third switching elements are composed of MOSFETs having a conductivity type different from that of the MOSFETs constituting the memory cell. Device.