JPS60224186A - Semiconductor storage device - Google Patents
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- JPS60224186A JPS60224186A JP59079615A JP7961584A JPS60224186A JP S60224186 A JPS60224186 A JP S60224186A JP 59079615 A JP59079615 A JP 59079615A JP 7961584 A JP7961584 A JP 7961584A JP S60224186 A JPS60224186 A JP S60224186A
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- B32—LAYERED PRODUCTS
- B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
- B32B27/00—Layered products comprising a layer of synthetic resin
- B32B27/28—Layered products comprising a layer of synthetic resin comprising synthetic resins not wholly covered by any one of the sub-groups B32B27/30 - B32B27/42
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分針〕
本発明は、半導体記憶装置ＫＦＩ４シ、′＃に書き込み
時の消費電力を低減させることができるスタティック型
のランダムアクセス・メモリに関するものである。 、
〔発明の背景〕
スタティック型ランダムアクセス・メモリは、ダイナミ
ック型ランダムアクセス・メモリに比較して、定常的な
電流を流す必要があるため、消費電力が大きいが、リフ
レッシュ動作は不要で、かつ高速動作が可能である。DETAILED DESCRIPTION OF THE INVENTION [Applications of the Invention] The present invention relates to a static random access memory that can reduce power consumption when writing to a semiconductor memory device KFI4, '#. , [Background of the Invention] Compared to dynamic random access memory, static random access memory requires a steady current to flow, so it consumes more power, but it does not require refresh operations and is faster. Operation is possible.
第１図は、スタティック抛ランダムアクセス・メモリの
全体ブロック図の一例である。FIG. 1 is an example of an overall block diagram of a static random access memory.
メモリへの入力信号は、アドレス信＠Ａ０〜Ａｎ。The input signals to the memory are address signals @A0 to An.
書き込み用データＤ１ｎ、チップ・セレクト信号Ｃ８，
リード／ライト信号Ｒ／Ｗであり、出力信号は、リード
・データ出力り。ＴＪＴ である。アドレス信号人、〜
ハは、Ｘデコーダ６とＸデコーダ７によりデコードされ
、それぞれワードｍｗ工〜Ｗ１の１本と、各ビット毎に
ビットデータ線Ｂ１〜Ｂ２ｎの１組（２本）が選択され
る。なお、ビットデータ線Ｂ１〜Ｂ、ｎの１組を選択す
るのは、コラム（列）選択信号Ｙ８〜Ｙ、である。１０
．１１はスタティック形メモリセル、８はデータ人力バ
ッファ回路、９はセンス・アンプ、Ｍ１〜Ｍ４は負荷ト
ランジスタ、Ｍ１７〜Ｍ２０はビットデータ線選択用ト
ランジスタ、Ｍ２１．Ｍ２．！ｌはコモンデータｉ！４
．５のデータ入力スイッチトランジスタである。Write data D1n, chip select signal C8,
Read/write signal R/W, output signal is read/data output. It is TJT. address signal person, ~
C is decoded by the X decoder 6 and the X decoder 7, and one of the words mw to W1 and one set (two) of the bit data lines B1 to B2n are selected for each bit. Note that column selection signals Y8 to Y select one set of bit data lines B1 to B, n. 10
．． 11 is a static type memory cell, 8 is a data manual buffer circuit, 9 is a sense amplifier, M1 to M4 are load transistors, M17 to M20 are bit data line selection transistors, M21. M2. ! l is common data i! 4
．． 5 data input switch transistor.
メモリ・セ／Ｉ／１０は、ワード線Ｗ１ を駆動するＸ
デコーダ６からアクセスされ、Ｘデコーダ７によりコラ
ムＭＹ１が選択されると、スイッチ用ＭＯ８）ランジス
タＭ１７．Ｍ１８がオンすることＫよって、セル１０の
内部に記憶されていた１対のハイレベルとローレベルの
情報がコモンデータ線４．５に微小な電位差として現わ
れる。この微小電位差は、センス・アンプ９１Ｃより増
幅されて、出力２７７７回路（図示省略）Ｋ伝達される
。以上が読み出し時の動作である。次に１書き込み時に
は、外部から入力したデータＤｉ。がデータ入力８２７
７回路８に一時記憶され、チップ・七しクシ信号Ｃ８，
リード／ライト信号Ｒ／ＷＫよりトランジスタＭ２１．
Ｍ２５が開くと、１対の高電位差の信号がコモンデータ
線４．５に現われる。Ｘデコーダ６とＸデコーダ７によ
りワードｍｗ、とプラム線Ｙ、が選択されると、スイッ
チ用トランジスタＭｉ７．Ｍ１Ｂを通してビットデータ
線Ｂ１゜Ｂ２に高電位差信号が印加される。これＫよっ
て、ビット線Ｂｌ、Ｂ２上の電位情報がメモリ・セル１
０に省き込まれる。Memory cell/I/10 drives word line W1
When the column MY1 is accessed by the decoder 6 and the X decoder 7 selects the column MY1, the switch MO8) transistor M17. By turning on M18, a pair of high level and low level information stored inside the cell 10 appears on the common data line 4.5 as a minute potential difference. This minute potential difference is amplified by the sense amplifier 91C and transmitted to the output 2777 circuit (not shown) K. The above is the operation at the time of reading. Next, when writing 1, data Di input from the outside. is the data input 827
Temporarily stored in the 7 circuit 8, the chip/7 comb signal C8,
From read/write signal R/WK, transistor M21.
When M25 opens, a pair of high potential difference signals appears on the common data line 4.5. When word mw and plum line Y are selected by X decoder 6 and X decoder 7, switching transistor Mi7. A high potential difference signal is applied to the bit data lines B1 and B2 through M1B. Therefore, the potential information on the bit lines Bl and B2 is transferred to the memory cell 1.
omitted to 0.
第２図は、第１図におけるデータ人力２２７７回路８か
らコモンデータ線４，５に至る回路を示す図であり、第
６図は第１図におけるメモリ・セルの詳細回路図である
。FIG. 2 is a diagram showing a circuit from the data input 2277 circuit 8 in FIG. 1 to the common data lines 4 and 5, and FIG. 6 is a detailed circuit diagram of the memory cell in FIG. 1.
第２図において、データ人力バッファ回路８からハイレ
ベル“Ｈ”のデータが送出されると、その一方は０ＭＯ
８）ランジスタＭ２５．Ｍ２６を通ってローレベル″Ｌ
”となり、他方はインバー ＊ 工”Ｃ”反転されてロ
ーレベル“Ｌ″にされた後、ＣＭＯＳトランジスタＭ２
７．Ｍ２Ｓを通って、再びハイレベル″Ｈ”となり、高
電位差信号となってコモンデータ線４，５に出力される
。In FIG. 2, when high level "H" data is sent from the data manual buffer circuit 8, one of them is 0MO.
8) Transistor M25. Low level ``L'' through M26
”, and the other one is an inverter. After the inverter “C” is inverted and made low level “L”, the CMOS transistor M2
7. It passes through M2S, becomes high level "H" again, becomes a high potential difference signal, and is output to the common data lines 4 and 5.
第６図に示すように１メモリ・セル１０はフリップ・フ
ロップ回路であって、いま、一方のＭＯＳトランジスタ
Ｍ７がオフ、Ｍ９がオンで、他方のＭＯＳ）ランジスタ
Ｍ８がオン、Ｍｌｏがオフの場合、Ａ点がｐ−レベル”
Ｌ″、Ｂ点がハイレベル“Ｈ″であり、かつワード線Ｗ
Ｉ ＫよりＭＯＳ）ランジスタ・スイッチＭ５が開いて
いるので、電源電圧からビット線負荷ＭＯ８）ランジス
タＭ１、ビット線Ｂ１、ＭＯＳ）ランジスタＭ５、メモ
リ・セル９のＭＯＳ）ランジスタＭ９を通して接地電圧
に直流電流が流れる（メモリ・セル直流’Ｋｍ）。As shown in FIG. 6, one memory cell 10 is a flip-flop circuit, and now one MOS transistor M7 is off and M9 is on, and the other MOS transistor M8 is on and Mlo is off. , point A is p-level”
L'', point B is at high level “H”, and the word line W
Since IK to MOS) transistor switch M5 is open, direct current flows from the supply voltage to the bit line load MO8) transistor M1, bit line B1, MOS) transistor M5, memory cell 9 MOS) transistor M9 to ground voltage. flows (memory cell direct current 'Km).
この場合、ワード線Ｗ、Ｋ接続されたすべてのメモリ・
セルに直流電流が流れることになる。In this case, all memories connected to word lines W and K
A direct current will flow through the cell.
また、書き込み時には、データ人力バッファ回路からの
高電位差信号がコモンデータ線４．５に現われ、その一
方の＠４は接地電圧の四−レベル°゛Ｌ′”である。し
たがって、電源電圧からビット線負荷ＭＯ８）ランジス
タＭ１、ビットＭＨＩ、スイッチＭＯ８）ランジス＊Ｍ
１７、コモンデータ＠４、ＭＯＳ ）ランジスタＭ２６
を通って、グラウト側へ大きな直流電流が流れる。Also, during writing, a high potential difference signal from the data buffer circuit appears on the common data line 4.5, one of which @4 is at the ground voltage level ゛L'''. Line load MO8) Ranjistor M1, bit MHI, switch MO8) Ranjis*M
17, common data @4, MOS) transistor M26
A large direct current flows through the grout.
このように１読み出し時と、書き込み時に１大きな直流
電流が流れることＫより、１４費電力が大きくなってい
る。In this way, since a large DC current flows during one read and one write, the power consumption is increased.
そこで、スタティック型メモリの消費電力を少なくする
ために、従来より、第４図に示すような構成のメモリが
提案されている（特開昭５５−１３２５８９号公報参照
）。この方法は、メモリのコラム選択信号Ｙ□、Ｙ２・
・・・Ｋよりビット線負荷ＭＯ８）ランジスタＭ１〜Ｍ
４の導通制御を行うものである。すなわち、ビット線負
荷ＭＯ８）ランジスタＭ１〜Ｍ４のゲートに、コラム選
択信号Ｙユ。Therefore, in order to reduce the power consumption of static memory, a memory having a configuration as shown in FIG. 4 has been proposed (see Japanese Patent Laid-Open No. 132589/1989). This method uses memory column selection signals Y□, Y2,
...Bit line load MO8) from K to transistors M1 to M
4 conduction control. That is, a column selection signal Y is applied to the gates of transistors M1 to M4 (bit line load MO8).
Ｙ２・・・・・が供給されているので、コラム選択信号
によりこれらのトランジスタＭ１〜Ｍ４はオン・オフさ
れる。つまり、ビット線負荷ＭＯ８）ランジスタＭ１〜
Ｍ４は、選択されたメモリ・七／Ｉ／にのみ使用され、
他の非選択上ルに対しては不要である点に着目して、選
択されたカラム以外のビット線に流れる電流を阻止する
ことにより低消費電力化を行っている。Since Y2 . . . is supplied, these transistors M1 to M4 are turned on and off by the column selection signal. In other words, bit line load MO8) transistor M1~
M4 is used only for selected memory 7/I/,
Focusing on the fact that it is unnecessary for other non-selected columns, power consumption is reduced by blocking current flowing to bit lines other than the selected columns.
しかし、第４図の方法によると、非選択のコラムでは、
その両ビット線間の電位差が、ピッ）［負ＷＭＯ８ｈラ
ンジスタＭ１〜Ｍ４を切らない場合に比べ、数倍の大き
さになるため、選択されるワード線が切り変わるときに
メモリ・セルへの誤り書き込み等の問題が発生する。However, according to the method shown in Figure 4, in the unselected column,
The potential difference between the two bit lines is several times larger than when the negative WMO8h transistors M1 to M4 are not turned off, so when the selected word line is switched, an error occurs in the memory cell. Problems such as writing occur.
例ｆｔば、負荷ＭＯ８）ランジスタＭ１を切らない場合
には、ＲＥＡＤ時のビット線Ｂ１．Ｂ２の電圧は両方と
も同じ程度の電圧（電源電圧が５ｖのときＫは、約３Ｖ
’）を保持しているのに対して、ビット線負荷ＭＯ８）
ランジスタＭ１を切ったときには、メモリ・セル１０の
ノーイレペル“Ｉ（”側とり一レベル“Ｌ″側とでピッ
トＭＨＩ、Ｂ２の電圧が大きく具なり、電源電圧が５■
のとき、ハイレベル側のビット線か約４Ｖ、ｔ＝−レベ
ル側のビット線は０〜ＩＶＫなる。この状態で、いまＷ
１以外のワード線が選択され、Ｙ１以外のコラム選択信
号が入力された場合、ビット線Ｂ１．Ｂ２の電圧差が大
きいので、ピッ）ｉＢｌ、８２１ｃｍ続され、かつ選択
されたワード線に接続されたメモリ・セルの記憶内容が
セル１０と逆のときには、この内容が逆転するように書
き込みが行われてしまう。For example, if the load MO8) transistor M1 is not turned off, bit line B1. Both B2 voltages are about the same voltage (when the power supply voltage is 5V, K is about 3V
') while bit line load MO8)
When the transistor M1 is turned off, the voltage of the pits MHI and B2 becomes large between the no-repel "I" side and the one level "L" side of the memory cell 10, and the power supply voltage becomes 5.
At this time, the bit line on the high level side has a voltage of about 4V, and the bit line on the t=- level side has a voltage of 0 to IVK. In this state, now W
If a word line other than B1.1 is selected and a column selection signal other than Y1 is input, bit line B1. Since the voltage difference between B2 and B2 is large, if the stored content of the memory cell connected to the selected word line is opposite to that of cell 10, writing is performed so that the content is reversed. I'll get lost.
また、第４図において、読み出し時の非選択上ルに対す
る直流電流は流れなくなるが、書き込み時には、選択さ
れたカラムでは不要な定常電流が電源からビット線負荷
ＭＯ８）ランジス＆Ｍ１〜Ｍ４を通り、データ入力回路
＠に流れるという欠点がある。In addition, in Figure 4, when reading, the DC current stops flowing to the unselected column, but when writing, an unnecessary steady current flows from the power supply to the bit line load MO8) in the selected column, and the data input It has the disadvantage that it flows into the circuit @.
本発明の目的は、このような従来の欠点を改善し、ス々
ティック型ランダム・アクセス・メモリの特に書き込み
時に電源から流れる直流電流を阻止して、消費電力を低
減させるようにした半導体記憶装置を提供することにあ
る。An object of the present invention is to provide a semiconductor memory device which improves such conventional drawbacks and reduces power consumption by blocking direct current flowing from a power supply especially during writing of a static random access memory. Our goal is to provide the following.
上記の目的を達成するため、本発明の半導体記憶装置は
、デコーダにより駆動されるワード線、負荷トランジス
タを介して＊源に接続されるビット線、該ビット線とワ
ード線に接続される複数のメモリ・セルおよび書き込み
データをチップ・セレクト信号、書き込み制御信号によ
り入力するデータ人力バッファ回路を備えた非同期式ス
タティック・ランダム・アクセス・メモリにおいて、書
き込み制御信号もしくは該書き込み制御信号とチップ・
セレクト信号の論理積により発生したライト・イネーブ
ル信号を、上記ビット線の負荷トランジスタのゲートに
接続し、上記書き込み信号あるいはライト・イネーブル
信号により上記ビット線負荷トランジスタな導通制御す
ることに特徴がある。To achieve the above object, the semiconductor memory device of the present invention includes a word line driven by a decoder, a bit line connected to a source via a load transistor, and a plurality of word lines connected to the bit line and the word line. In an asynchronous static random access memory equipped with a data buffer circuit that inputs memory cells and write data using a chip select signal and a write control signal, the write control signal or the write control signal and the chip
A write enable signal generated by ANDing select signals is connected to the gate of the load transistor of the bit line, and conduction of the bit line load transistor is controlled by the write signal or the write enable signal.
以下、本発明の実施例を、図面により説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第５図は、本発明の一実施例を示す半導体記憶装置の構
成図であり、第６図は第５図の動作タイムチャートであ
る。FIG. 5 is a configuration diagram of a semiconductor memory device showing one embodiment of the present invention, and FIG. 6 is an operation time chart of FIG. 5.
第５図において、第４図と同じ記号は同一の部品を示す
。なお、Ｍ２１ 、Ｍ２２はコモンデータ線プルアップ
トランジスタ、Ｍ２Ｓ、Ｍ２４はコモンデータ腺プルダ
ウンＭＯ８）ランジスタ、ｃｓはチップ・セレクト信号
、Ｒ／Ｗはリード／ライト制裸信号、ＷＥはライト・イ
ネーブル信号である。In FIG. 5, the same symbols as in FIG. 4 indicate the same parts. In addition, M21 and M22 are common data line pull-up transistors, M2S and M24 are common data line pull-down MO8) transistors, cs is a chip select signal, R/W is a read/write control bare signal, and WE is a write enable signal. be.
第５図において、第４図の構成と異なる点は、ビット線
負荷ＭＯ８）ランジスタＭ１〜Ｍ４のゲートにライト・
イネーブル信号の反転信号甑が供給されていることであ
り、これらのトランジスタＭ１〜Ｍ４はライト・イネー
ブル信号ＷＥＫよって導通制御（オン・オフ制御）され
る。すなわち、第５図においては、書き込み時に流れる
不要な直流電流に着目し、書き込み時に、ライト・イネ
ーブル信号によりビット線負荷ＭＯ８）ランジス＆Ｍ１
〜Ｍ４が遮断状態になるよう妃制御する。In FIG. 5, the difference from the configuration in FIG.
An inverted signal of the enable signal is supplied, and these transistors M1 to M4 are controlled to be conductive (on/off controlled) by the write enable signal WEK. That is, in FIG. 5, attention is paid to the unnecessary DC current that flows during writing, and during writing, the bit line load MO8) Rungis & M1 is set by the write enable signal.
- Control is performed so that M4 is in the cut-off state.
すなわち、書き込み時には、゛電源Ｖ がらビットＯ
線負荷ＭＯ８）ランジスタＭ１〜Ｍ４を通り、選択され
たワード線ＷＩＫ接続されたメモリ・セル１０．１１に
直流電流が流れ込むが、第５図に示すように、チップ・
セレクト信号Ｃ８とリード／ライト制御信号ル’［−Ｎ
ＡＮＤゲー）Ｋ入力してライト・イネーブルの反転信号
部を得、この信号部をビット線負荷ＭＯ８）ランジス＃
Ｍ１〜Ｍ４のゲートに加えることにより、すべてのビッ
ト線負荷ＭＯ８）ランジスタＭ１〜Ｍ４を書き込み時に
オフにする。これＫより、メモリ・セルｉ０．１１に流
れ込む直流電流は、遮断される。That is, during writing, a DC current flows from the power supply V to the bit O line load MO8) through the transistors M1 to M4 and into the memory cell 10.11 connected to the selected word line WIK, but as shown in FIG. Chips
Select signal C8 and read/write control signal L'[-N
AND game) Input K to obtain the inverted signal part of the write enable, and use this signal part as the bit line load MO8) Rungis #
By applying to the gates of M1-M4 all bit line loads MO8) transistors M1-M4 are turned off during writing. Due to this K, the direct current flowing into the memory cell i0.11 is cut off.
また、書き込み時には、電源からビット線負荷ＭＯ８）
ランジスタＭ１〜Ｍ４、ビット線Ｂ１〜Ｂ４、スイッチ
用ＭＯ８）ランジスタＭ１７〜Ｍ２０、コモンデータ線
４または５、データ入力回路のＭＯＳ）ランジスタＭ２
６またはＭ２Ｓ（図２）を通して接地電圧に直流電流が
流れている臥第５図に示すように、ライＦ・イネーブル
の反転信＠■により、ビット線負荷ＭＯ８）ランジスタ
Ｍ１〜Ｍ４をオフにするので、上記直流電流は遮断され
る。Also, at the time of writing, the bit line load MO8) from the power supply
Transistors M1 to M4, bit lines B1 to B4, switch MO8) transistors M17 to M20, common data line 4 or 5, data input circuit MOS) transistor M2
DC current is flowing to the ground voltage through 6 or M2S (Figure 2) As shown in Figure 5, the bit line load MO8) transistors M1 to M4 are turned off by the inverted signal @ ■ of the line F enable. Therefore, the DC current is cut off.
なお、第５図においては、ビット線負荷ＭＯＳトランジ
スタＭ１〜Ｍ４と同じように、コモンデータ線プルアッ
プトランジス１Ｍ２１ 、Ｍ２２も、ライト・イネーブ
ルの反転信号ＷＥにより導通制御され、書き込み時にオ
フにされるので、直流電流が完全に遮断される。In FIG. 5, like the bit line load MOS transistors M1 to M4, the common data line pull-up transistors 1M21 and M22 are also controlled to be conductive by an inverted write enable signal WE, and are turned off during writing. Therefore, the direct current is completely cut off.
書き込み時には、デー・タ入カバツフア回路８からの高
電位差信号がコモンデータ線４，５Ｋｆｉわれ、その電
位差による過渡電流のみで選択されたメモリ・セルに書
き込みが行えるので、直流電流は不要である。第５図で
は、この電流を遮断すること忙より、書き込み動作には
何ら悪影響を及ぼさない。また、コモンデータ線４，５
には、センス・アンプ９が接続されているが、これは読
み出し時にのみ使用されるので、省き込み時には、従来
通り切断しても差し支えない。At the time of writing, a high potential difference signal from the data input buffer circuit 8 is applied to the common data lines 4, 5Kfi, and writing can be performed to the selected memory cell only with a transient current due to the potential difference, so no direct current is required. In FIG. 5, since this current is interrupted, there is no adverse effect on the write operation. Also, common data lines 4 and 5
A sense amplifier 9 is connected to , but since this is used only for reading, it can be disconnected as usual when writing.
一方、スタティック型ランダム・アクセス・メモリは、
クリックを使用しないので、読み出し時にはプリチャー
ジのため電流を流す必要があり、したがって、読み出し
時に流れる直流電流は遮断できない。On the other hand, static random access memory
Since a click is not used, it is necessary to flow a current for precharging during reading, and therefore, the DC current flowing during reading cannot be interrupted.
第５図における書き込み時の信号タイミングは、第６図
に示すとおりである。The signal timing during writing in FIG. 5 is as shown in FIG. 6.
同一アドレスＡＤＤが、非選択（保）、読み出しくＲ）
、書き込み（Ｗ）および非選択（保）の順序で指定され
た場合忙おけるチップ・セレクト信号Ｃ８１リード／ラ
イト制御信号Ｒ／Ｗおよびライト・イネーブルの反転信
＠ＷＥの波形を示す。The same address ADD is not selected (maintained) or read (R)
, write (W) and non-select (hold) are specified in the order of chip select signal C81 read/write control signal R/W and write enable inverted signal @WE.
チップ・セレクト信号Ｃ８は、読み出し時と誓き込み時
く、アドレス信＠ｋＤＤの立上りと同時に入力され、立
下りでオフとなる。リード／ライト制御信号Ｒ／Ｗは、
アドレス信号ＡＤＤが人力し、ワード線の１本が選択さ
れる時間ｔＢ が経過した後に加えられる。そして、次
のアドレスＡＤＤが入力する時点より、ｔｎ だけ前に
ハイレベルＫＰる。ライト・イネーブル反転信号■はリ
ード／ライト制御信号Ｒ／Ｗをもとく内部で作る信号で
ある。非選択時のときＫは、チップ・セレクト信号Ｃ８
１リード／ライト制御信号Ｍは入力せず、記憶情報はそ
のまま保持される。The chip select signal C8 is input at the same time as the address signal @kDD rises at the time of reading and writing, and is turned off at the fall of the address signal @kDD. The read/write control signal R/W is
The address signal ADD is applied after a time tB in which one of the word lines is selected has elapsed. Then, KP goes to high level tn before the next address ADD is input. The write enable inversion signal (2) is a signal generated internally based on the read/write control signal R/W. When not selected, K is the chip select signal C8.
1 Read/write control signal M is not input, and the stored information is held as is.
第５図では、ライト・イネーブル反転信号■が入力した
時間だけ、ビット線負荷トランジスタをカッＦ・オフす
ることＫより、電源からメモリ・セルあるいはコモンデ
ータ線に流れる直流電流を遮断する。In FIG. 5, by cutting off the bit line load transistor K for the time period when the write enable inversion signal ■ is input, the DC current flowing from the power supply to the memory cell or the common data line is cut off.
このように、本実施例では、ライト・イネーブル信号に
よってビット線負荷トランジスタな導通制御するだけで
、書き込み時の直流電流を遮断することができ、きわめ
て簡単な方法でスタティック型ランダム・アクセス・メ
モリの消費成力を低減することができる。In this way, in this embodiment, it is possible to cut off the DC current during writing by simply controlling the conduction of the bit line load transistor using the write enable signal. Consumption power can be reduced.
スタティック型ランダム・アクセス・メモリのうち、周
辺回路のダイナミック化を行うものは、り胃ツクによっ
て低消費電力化する必要があるので、回路や制御信号の
タイミングが複雑化し、アクセスタイムがおくれる。Among static random access memories, those with dynamic peripheral circuitry need to reduce power consumption by increasing the complexity, which complicates the timing of circuits and control signals, resulting in longer access times.
第６図に示すように、本発明のスタティック掴ランダム
・アクセス・メモリでは、ビット線負荷トランジスタが
遮断状態のときに、アドレスが変化することがないので
リード線が切りかわる時のメモリ・セルの反転の可能性
がなくなる。As shown in FIG. 6, in the static grab random access memory of the present invention, the address does not change when the bit line load transistor is cut off, so the memory cell's address changes when the lead line is switched. There is no possibility of reversal.
以上説明したように、本発明によれば、スタティック型
ランダム・アクセス・メモリの書き込み時に、ピット線
負荷トランジスタをオフすることによって直流電流を遮
断するので、消＊Ｓ力を低減させることができる。As described above, according to the present invention, when writing to a static random access memory, the pit line load transistor is turned off to cut off the DC current, so that the dissipation force can be reduced.
第１図はスタティック型ランダム・アクセス・メモリの
全体ブロック図、第２図は第１図におけるデータ人カバ
ツ７ア回路からコモンデータ線に至る回路の図、第６図
は第１図のメモリ・セルの回路図、第４図は従来の消費
電力低減型の半導体記憶装置の構成図、第５図は本発明
の一実施例を示す半導体記憶装置の構成図、第６図は第
５図の動作タイム・チャートである。
Ｍ１〜Ｍ４１ビット線負荷ＭＯ３）ランジスタ、Ｍ７〜
Ｍ１０．Ｍ１３〜Ｍ１６：メモリ・セルのＭＯＳ）ラン
ジスタ、Ｍ１７〜Ｍ２０：スイッチ用ＭＯ８）ランジス
タ、４．５：コモンデータ線（センス・バス）、６，７
：デコーダ、８：デー々入カバンファ回路、９：センス
・アンプ、１ｏ。
１１：メモリ・セル。
特許ａｔ願人 株式会社日立製作所（はか１名）１、゛
■
第 ２ 図
第 ６ 図
・・Ｌ・・ ・・ｈ・・Figure 1 is an overall block diagram of the static random access memory, Figure 2 is a diagram of the circuit from the data driver circuit to the common data line in Figure 1, and Figure 6 is the memory block diagram of Figure 1. A circuit diagram of a cell, FIG. 4 is a block diagram of a conventional semiconductor memory device with reduced power consumption, FIG. 5 is a block diagram of a semiconductor memory device showing an embodiment of the present invention, and FIG. This is an operation time chart. M1~M41 bit line load MO3) transistor, M7~
M10. M13-M16: Memory cell MOS) transistor, M17-M20: Switch MO8) transistor, 4.5: Common data line (sense bus), 6,7
: Decoder, 8: Data input buffer circuit, 9: Sense amplifier, 1o. 11: Memory cell. Patent applicant: Hitachi, Ltd. (1 person) 1.
Claims (1)
ジスタを介して電源に接続されるビット線、該ビット線
とり−ドＩｉ［Ｋ接続される複数のメモリ・セルおよび
書き込みデータをチップ・セレクト信号、書き込み制御
信号により入力するデータ入力８２７７回路を備えた非
同期式スタティック・ランダム・アクセス・メモリにお
いて、書き込み制御信号もしくは該書き込み制御信号と
チップ・セレクト信号の論理積により発生したライト・
イネーブル信号を、上記ビットデータ線の負荷トランジ
スタのゲートに接続し、上記書き込み信号あるいはライ
Ｆ・イネーブル信号により上記ビットデータ線負荷トラ
ンジスタを導通制御することを特徴とする半導体記憶装
置。 ■前記書き込み信号あるいはライト・イネーブル信号は
、ビットデータ線負荷トランジスタのゲートとともに１
読出し時においてセンスアンプのデータ入力電圧レベル
をある二定電圧に保っためのコモン・データ線プルアッ
プトランジスタのゲートにも接続されることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。(1) A word line driven by a decoder, a bit line connected to a power supply via a load transistor, and a plurality of memory cells connected to the bit line Ii and a chip select signal for write data. In an asynchronous static random access memory equipped with a data input 8277 circuit input by a write control signal, write data generated by the write control signal or the logical product of the write control signal and the chip select signal is used.
A semiconductor memory device characterized in that an enable signal is connected to the gate of the load transistor of the bit data line, and conduction of the bit data line load transistor is controlled by the write signal or the write F enable signal. ■The write signal or write enable signal is 1 along with the gate of the bit data line load transistor.
The semiconductor memory device according to claim 1, wherein the semiconductor memory device is also connected to the gate of a common data line pull-up transistor for keeping the data input voltage level of the sense amplifier at a certain constant voltage during reading. .
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079615A JPS60224186A (en) | 1984-04-20 | 1984-04-20 | Semiconductor storage device |
| KR1019850002450A KR850008238A (en) | 1984-04-20 | 1985-04-12 | Semiconductor memory |
| GB08509960A GB2160046B (en) | 1984-04-20 | 1985-04-18 | Semiconductor memory device |
| US06/724,765 US4665507A (en) | 1984-04-20 | 1985-04-18 | Semiconductor memory having load devices controlled by a write signal |
| DE19853514252 DE3514252A1 (en) | 1984-04-20 | 1985-04-19 | SEMICONDUCTOR STORAGE DEVICE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079615A JPS60224186A (en) | 1984-04-20 | 1984-04-20 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224186A true JPS60224186A (en) | 1985-11-08 |
Family
ID=13694954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079615A Pending JPS60224186A (en) | 1984-04-20 | 1984-04-20 | Semiconductor storage device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60224186A (en) |
| KR (1) | KR850008238A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853899A (en) * | 1985-11-15 | 1989-08-01 | Hitachi, Ltd. | Semiconductor memory having amplifier including bipolar transistor |
| US5226007A (en) * | 1991-08-14 | 1993-07-06 | Vlsi Technology, Inc. | Automatic shutoff for memory load device during write operation |
| KR100231966B1 (en) * | 1990-06-06 | 1999-12-01 | 클라크 3세 존 엠. | Self-locking load structure for static ram |
| US7702940B2 (en) * | 2003-12-03 | 2010-04-20 | Koninklijke Philips Electronics N.V. | Power saving method and system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403610B1 (en) * | 1995-11-10 | 2003-12-31 | 삼성전자주식회사 | Method for resetting flip chip using delay cell |
-
1984
- 1984-04-20 JP JP59079615A patent/JPS60224186A/en active Pending
-
1985
- 1985-04-12 KR KR1019850002450A patent/KR850008238A/en not_active Application Discontinuation
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|---|---|---|---|---|
| US4853899A (en) * | 1985-11-15 | 1989-08-01 | Hitachi, Ltd. | Semiconductor memory having amplifier including bipolar transistor |
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| US5226007A (en) * | 1991-08-14 | 1993-07-06 | Vlsi Technology, Inc. | Automatic shutoff for memory load device during write operation |
| US7702940B2 (en) * | 2003-12-03 | 2010-04-20 | Koninklijke Philips Electronics N.V. | Power saving method and system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850008238A (en) | 1985-12-13 |
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