JPS60220694A - Digital vtr - Google Patents
Digital vtrInfo
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- JPS60220694A JPS60220694A JP59077297A JP7729784A JPS60220694A JP S60220694 A JPS60220694 A JP S60220694A JP 59077297 A JP59077297 A JP 59077297A JP 7729784 A JP7729784 A JP 7729784A JP S60220694 A JPS60220694 A JP S60220694A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/808—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the composite colour video-signal
- H04N9/8081—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the composite colour video-signal involving data reduction
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はコンポジットカラービデオ信号の記録・再生を
行うデジタルＶＴＲに関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital VTR for recording and reproducing composite color video signals.
背景技術とその問題点
従来のデジタルＶＴＲでは、記録回路系に於いて記録す
べきデジタルコンポジットカラービデオ信号に、そのフ
ィールド信号毎に同じアドレスを付して記録するように
なし、他方再生回路系にメモリを設け、再生されたデジ
タルコンポジットカラービデオ信号をアドレスを素にし
てこのメモリに溜めるようにし、そのメモリにデジタル
コンポジットカラービデオ信号が所定長信号分溜ったら
、それを読出ずようにして、変速再生時であっても、画
面を構成し得るようなコンポジットカラービデオ信号の
再生を可能にするようにしていた。BACKGROUND ART AND PROBLEMS In conventional digital VTRs, the recording circuit system assigns the same address to each field signal to the digital composite color video signal to be recorded, and the playback circuit system records the same address. A memory is provided, and the reproduced digital composite color video signal is stored in this memory with the address as the prime. When the digital composite color video signal is stored in the memory for a predetermined length signal, it is not read out and the speed is changed. Even during playback, it is possible to play back a composite color video signal that can constitute a screen.
ところで、従来のデジタルＶＴＲにあっては、記録すべ
きデジタルコンポジットカラービデオ信号のフィールド
信号毎に付すアドレスのスタートアドレスを、カラーフ
レーミングに応じて、第１及び第２のフィールド信号で
は色副搬送波の位相が正相のライン信号に、第３及び第
４のフィールド信号では色副搬送波の位相が逆相のライ
ン信号に夫々付して記録するようにしていた。By the way, in conventional digital VTRs, the start address of the address given to each field signal of the digital composite color video signal to be recorded is changed to the color subcarrier for the first and second field signals according to the color framing. The third and fourth field signals are recorded by being attached to a line signal having a positive phase, and to the line signal having a color subcarrier having an opposite phase.
このため、従来のデジタルＶＴＲでは、その再生回路系
のメモリとして、デジタルコンポジットカラービデオ信
号を第１〜第４のフィールド信号毎に記憶するために、
４フィールド分の容量のものを設り、デジタルコンポジ
ットカラービデオ信号の４フィールド分がこのメモリに
溜ったら、それを読出ずようにしていた。しかし、この
ような４フィールド分の容量を有するメモリを用いると
、メモリが商情となるばかりでなく、応答速度が低くな
るという欠点がある。For this reason, in conventional digital VTRs, in order to store digital composite color video signals for each of the first to fourth field signals, the memory of the playback circuit system is used.
A memory with a capacity for four fields was provided, and once four fields of digital composite color video signals were stored in this memory, they were not read out. However, when such a memory having a capacity for four fields is used, there is a drawback that not only the memory becomes a commercial issue but also the response speed becomes low.
そこで、このメモリとして、１フィールド分の容量のも
のを使用すれば、かかる欠点は回避される。しかし、こ
のようにすると、デジタルコンポジットカラービデオ信
号中の同じアドレスの信号であっても、第１〜第４のフ
ィールド信号のいずれに属するかによって、色副搬送波
の位相が正相、逆相と異なるので、メモリに於いて色副
搬送波の位相がライン毎に交互に正相、逆相と変化する
フィールド信号を溜めることは殆どできず、従って再生
されたデジタルコンポジットカラービデオ信号の色再現
性が劣化してしまう、。Therefore, if a memory with a capacity for one field is used, this drawback can be avoided. However, in this case, even if the signal has the same address in the digital composite color video signal, the phase of the color subcarrier will be in positive phase or negative phase depending on which of the first to fourth field signals it belongs to. Therefore, it is almost impossible to store field signals in which the phase of the color subcarrier alternately changes from positive phase to negative phase line by line in the memory, and therefore the color reproducibility of the reproduced digital composite color video signal is affected. It will deteriorate.
発明の目的
斯る点に鑑み、本発明は記録回路系に於いて記録すべき
デジタルコンポジットカラービデオ信号に、そのフィー
ルド信号毎に同じアドレスを付して記録するようになし
、他方再生回路系にメモリを設け、再生されたデジタル
コンポジットカラービデオ信号をアドレスを素にしてこ
のメモリに溜めるようにし、そのメモリにデジタルコン
ポジットカラービデオ信号が所定長信号分溜ったら、そ
れを読出すようにしたデジタルＶＴＲに於いて、再生回
路系に設けるメモリの容量が少なくてずみ、しかもメモ
リにデジタルコンポジットカラービデオ信号の色副搬送
波の位相がライン毎に交互に正相、逆相と変化するフィ
ールド信号を溜めて、それを読出すことのできるものを
提案しようとするものである。Purpose of the Invention In view of the above, the present invention is designed to record a digital composite color video signal to be recorded in a recording circuit system by assigning the same address to each field signal, and on the other hand, to a reproducing circuit system. A digital VTR which is provided with a memory, in which the reproduced digital composite color video signal is stored in the memory with the address as a prime number, and when the digital composite color video signal is stored in the memory for a predetermined length signal, it is read out. In this case, the capacity of the memory provided in the reproducing circuit system is small, and moreover, the memory stores field signals in which the phase of the color subcarrier of the digital composite color video signal changes alternately between positive phase and negative phase for each line. , we are trying to propose something that can read it.
発明の概要
本発明によるデジタルＶＴＲは記録回路系に於いて、記
録すべきデジタルコンポジットカラービデオ信号に、そ
のフィールド信号毎に同しアドレスを付して記録するよ
うになし、再生回路糸のフィールドメモリに、再生され
デジタルコンポジットカラービデオ信号をアドレスを素
にして溜めるようにし、フィールドメモリにデジタルコ
ンポジットカラービデオ信号の１フィールド分が溜った
ら、それを読出ずようにすると共に、記録すべきデジタ
ルコンポジットカラービデオ信号のフィールド信号毎に
付すアドレスのスタートアドレスを、色副搬送波の位相
の間じライン信号に付して記録するようにしたことを特
徴とするものである。Summary of the Invention A digital VTR according to the present invention has a recording circuit system in which a digital composite color video signal to be recorded is recorded with the same address assigned to each field signal. First, the reproduced digital composite color video signal is stored with the address as the raw address, and when one field of the digital composite color video signal is stored in the field memory, it is not read out, and the digital composite color video signal to be recorded is stored. The present invention is characterized in that the start address of the address assigned to each field signal of the video signal is attached and recorded to the line signal between the phases of the color subcarriers.
かかる本発明によれば、再生回路系に於けるメモリの容
量が少なくてずみ、しかもメモリにデジタルコンポジッ
トカラービデオ信号の色副搬送波の位相がライン毎に交
互に正相、逆相と変化するフィールド信号を溜め°ζ、
それを読出ずことのできるものを得ることができる。According to the present invention, the capacity of the memory in the reproducing circuit system is small, and the memory is provided with a field in which the phase of the color subcarrier of the digital composite color video signal alternately changes from positive phase to negative phase for each line. Accumulate the signal °ζ,
You can get what you want without reading it.
実施例
以Ｆに、本発明によるデジタルＶＴＲの一実施例につい
′ζ詳細に説明する。第１図及び第２図は斯るデジタル
ＶＴＲの記録系及び再生系を示し、以下これら第１図及
び第２図を参照して、このデジタルＶＴＲの構成を説明
する。先ず、第１図及び第２図の記録系及び再生系の説
明に先立ち、回転磁気ヘッド装置の構成について説明す
る。固定下ドラム及び回転上ドラムからなるテープ案内
ドラムの、その回転上ドラムに記録用回転磁気ヘッド及
び再生用回転磁気ヘッドが例えば１２０°の角間隔を以
て取り付けられている。そして、記録用回転磁気ヘッド
及び再生用回転磁気ヘッドは、夫々ギャップのアジマス
が互いに異なる一対の近接して配された回転磁気ヘッド
（ヘッドチップ）から構成されている。そして、このテ
ープ案内ドラムに、磁気テープが例えば３３０°の巻付
は角をもって斜めに巻き付は案内されるようになされζ
いる。EMBODIMENT F In the following, one embodiment of the digital VTR according to the present invention will be described in detail. FIG. 1 and FIG. 2 show a recording system and a reproducing system of such a digital VTR, and the configuration of this digital VTR will be explained below with reference to FIGS. 1 and 2. First, prior to describing the recording system and reproducing system shown in FIGS. 1 and 2, the configuration of the rotating magnetic head device will be described. A recording rotary magnetic head and a reproducing rotary magnetic head are attached to the rotary upper drum of a tape guide drum consisting of a fixed lower drum and a rotating upper drum at an angular interval of, for example, 120°. The recording rotary magnetic head and the reproducing rotary magnetic head each include a pair of closely spaced rotary magnetic heads (head chips) having different gap azimuths. When the magnetic tape is wound around this tape guide drum, for example, at an angle of 330 degrees, it is guided so that it is wound diagonally.
There is.
又、一対の記録用回転磁気ヘッドによって、１／２フイ
ールドにつき近接した一対の傾斜記録トラックを形成し
、従って１フイールドにつき二対の（ＩＪ斜記録トラッ
クを形成するように、デジタルビデオ信号を磁気テープ
に記録する。そして、このようにして記録された各対の
傾斜記録トラックのデジタルビデオ信号を１．上述の一
対の再生用回転磁気ヘッドにて夫々再生し得るようにな
されている。In addition, a pair of rotary recording magnetic heads forms a pair of adjacent inclined recording tracks per 1/2 field, and thus magnetically converts the digital video signal so as to form two pairs of (IJ oblique recording tracks) per field. The digital video signals of each pair of inclined recording tracks recorded in this way can be reproduced by 1. the above-mentioned pair of rotary magnetic heads for reproduction, respectively.
先ず第１図を参照して、このデジタルＶＴＲの記録回路
系を説明する。（１１はアナログコンポジットカラービ
デオ信号の入力端子である。入力端子＋１１よりのアナ
ログコンポジットカラービデオ信号はローパスフィルタ
（２）を介してクランプ回路（３）及び同期分離回路（
４）に供給される。同期分離回路（４１よりのペデスタ
ルクランプレベル検出信号がクランプ回路（３）に供給
される。同期分離回路よりの水平及び垂直同期信号はタ
イミング信号発生回路（６）に供給される。更に、クラ
ンプ回路（３）よりのコンポジットカラービデオ信号は
、Ａ／Ｄ変換器（６）に供給されて、並列８ビツトのデ
ジタルコンポジットカラービデオ信号（１９４７分が７
６８サンプルのデータから成る）に変換されると共に、
チャンネルコード化により１ライン分が３８４サンプル
のデータから成るように２チヤンネルに分離されて、各
チャツネルのシャラフリング回Ｗｌｒ （７ａ） 、（
７ｂ）に供給される。First, the recording circuit system of this digital VTR will be explained with reference to FIG. (11 is an input terminal for an analog composite color video signal.The analog composite color video signal from input terminal +11 is passed through a low-pass filter (2) to a clamp circuit (3) and a sync separation circuit (
4). A pedestal clamp level detection signal from the synchronization separation circuit (41) is supplied to the clamp circuit (3).Horizontal and vertical synchronization signals from the synchronization separation circuit are supplied to the timing signal generation circuit (6). The composite color video signal from (3) is supplied to the A/D converter (6), which converts the parallel 8-bit digital composite color video signal (1947 minutes is 7
(consisting of 68 samples of data) and
By channel coding, one line is separated into two channels consisting of 384 samples of data, and each channel's sharing cycle Wlr (7a), (
7b).
このシャラフリング回路（７ａ） 、（７ｂ）はそれぞ
れ例えば２０〜３０ライン分のメモリを有し、上述のタ
イミング信号発生回路（６）からのタイミング信号によ
って、そのメモリへの信号の書込みのタイミングが制御
される。尚、これらシャラフリング回路（７ａ） 、（
７ｂ）の構成は後に詳述する。The Sharaf ring circuits (7a) and (7b) each have a memory for 20 to 30 lines, for example, and the timing of writing a signal to the memory is determined by the timing signal from the timing signal generation circuit (6). controlled. In addition, these Sharafling circuits (7a), (
The configuration of 7b) will be detailed later.
シャラフリング回ＷＨ（７ａ） 、（７ｂ）よりの出力
は夫々時間軸圧縮回路（Ｈａ） 、（８ｂ）に供給され
る。これら時間軸圧縮回路（８ａ） 、（８ｂ）は夫々
例えば１７６フィールド分の容量のメモリを有し、シャ
ラフリング回路（７ａ） 、（７ｂ）よりのデジタルビ
デオ信号をそのメモリに例えば７ ＭＨｚのクロック信
号で書込み、８ ＭＨｚのクロック信号で統み出すこと
によって、時間軸圧縮を行っている。Outputs from the Sharafring circuits WH (7a) and (7b) are supplied to time axis compression circuits (Ha) and (8b), respectively. These time axis compression circuits (8a) and (8b) each have a memory with a capacity for, for example, 176 fields, and the digital video signals from the Sharafling circuits (7a) and (7b) are stored in the memory with a clock of, for example, 7 MHz. Time base compression is performed by writing in a signal and reading out an 8 MHz clock signal.
時間軸圧縮回路（８ａ） 、（８ｂ）の出力はく夫々Ｃ
ＲＣコード信号付加回路（９ａ） 、（９ｂ）−垂直パ
リティチェックコード信号付加回路（１０ａ）。The outputs of the time axis compression circuits (8a) and (8b) are C
RC code signal addition circuit (9a), (9b) - vertical parity check code signal addition circuit (10a).
（１０ｂ）−ブロックアドレス付加回路（ｌ／６ライン
毎にブロックアドレスを付加する） ’（ｌｌａ） 。(10b) - Block address addition circuit (adds a block address every 1/6 lines) '(lla).
（ｌｌｂ）−水平パリティチェックコード信号付加回路
（１２ａ ） 、（１２ｂ ）を順次通じて、ビットエ
ラーがＭＳＢに存在したとき、そのエラーの量を減らず
ための８−８変換回路（１３ａ ） 、（１３ｂ ）に
夫々供給される。８−８変換回路（１３ａ）。(llb) - an 8-8 conversion circuit (13a) for not reducing the amount of error when a bit error exists in the MSB through the horizontal parity check code signal addition circuit (12a) and (12b), (13b) respectively. 8-8 conversion circuit (13a).
（１３ｂ）の出力は、夫々ブロック同期信号付加回路（
１４ａ ） 、（１４ｂ ）−プリアンプル及びポスト
アンブル付加回路（１５ａ ） 、（１５ｂ ）−遅延
補償回路（１６ａ ） 、（１６ｂ ）を順次に通じて
、並列−直列変換回路（１７ａ ） 、（１７ｂ ）
ＩＺ夫々供給される。The output of (13b) is the block synchronization signal addition circuit (
14a), (14b) - preamble and postamble addition circuits (15a), (15b) - delay compensation circuits (16a), (16b) sequentially to parallel-to-serial conversion circuits (17a), (17b)
Each IZ is supplied.
そして、並列−直列変換回路（１７ａ ） 、（１７ｂ
）の出力は、夫々各ビットの１及び０の数の平均化を
図るためのスクランブル回路（１８ａ ） 、（１８ｂ
）に供給される。スクランブル回路（１８ａ ） 、
（１８ｂ ）の出力は、夫々遅延補償回路（上述の遅延
補償回路（１６ａ ） 、（１６ｂ ）の遅延量より小
さい遅延量を有する） （１９ａ） 、（１９ｂ）を通
じてＴＴＬ及びＥＣＬＩ回路に供給され、その出力が夫
々再生用回転部ヘッドＨａ、Ｈｂに供給されて、磁気テ
ープＴＰに記録される。And parallel-serial conversion circuits (17a), (17b
) outputs are sent to scrambling circuits (18a) and (18b) for averaging the number of 1's and 0's in each bit, respectively.
). Scramble circuit (18a),
The outputs of (18b) are supplied to the TTL and ECLI circuits through delay compensation circuits (19a) and (19b) each having a delay amount smaller than that of the delay compensation circuits (16a) and (16b) described above, The outputs are supplied to the reproducing rotary heads Ha and Hb, respectively, and recorded on the magnetic tape TP.
次に第２図を参照して、このデジタルＶＴＲの再生回路
系について説明する。磁気テープＴＰに記録されたデジ
タルビデオ信号は、再生用回転磁気テープＨ’ａ 、
Ｈ’ｂによって再生された後、増幅器（２２ａ ） 、
（２２ｂ ）を介してクロック信号検出のためのＰＬＬ
（フェイズロックドループ）及びブロック同期信号検
出回路（２３ａ ） 、（２３ｂ ）に夫々供給され４
．１１路（２３ａ ） 、（２３ｂ ） （Ｆ）出方は
直列−並列変換回路（２４ａ） 、（２４ｂ）に供給さ
れて一８ビットの並列デジタル信号に変換された後、ブ
ロック同期信号及びブロックアドレス信号再生回路（２
５ａ ） 、（２５ｂ ）に夫々供給される。Next, referring to FIG. 2, the reproducing circuit system of this digital VTR will be explained. The digital video signal recorded on the magnetic tape TP is transferred to a rotating magnetic tape H'a for reproduction.
After being regenerated by H'b, the amplifier (22a),
PLL for clock signal detection via (22b)
(phase-locked loop) and block synchronization signal detection circuits (23a) and (23b), respectively.
．． The outputs of 11 paths (23a), (23b) (F) are supplied to serial-parallel converter circuits (24a) and (24b) and converted into 18-bit parallel digital signals, followed by block synchronization signals and block addresses. Signal regeneration circuit (2
5a) and (25b), respectively.
尚、ブロックアドレスが再生されれば、それに基１ づ
いて各サンプルデータのアドレスも判明する。Note that when the block address is reproduced, the address of each sample data can also be determined based on it.
再生回路（２５ａ ） 、（２５ｂ ）の出方は８−８
逆変換回路（２６ａ ） 、（２６ｂ ）を通じて、水
平誤り訂正回路（２７ａ ） 、（２７ｂ ）に夫々供
給される。水平誤り訂正回路（２７ａ ） 、（２７ｂ
）の出力は垂直誤り訂正回路（２８ａ ） 、（２８
ｂ ）に夫々供給される。The way the regeneration circuits (25a) and (25b) come out is 8-8.
The signals are supplied to horizontal error correction circuits (27a) and (27b) through inverse transform circuits (26a) and (26b), respectively. Horizontal error correction circuit (27a), (27b
) outputs from the vertical error correction circuits (28a), (28
b) respectively.
垂直誤り訂正回路（２８ａ ） ；（２８ｂ ）の出力
は切換え手段（２９ａ ） 、（２９ｂ ）を介して誤
り検出回路（３０ａ ） 、（３０ｂ ）に夫々供給さ
れる。そして、シャトル再生（変速再生）時においては
、水平膜す訂正口＆！Ｒ（２７ａ ） 、（２７ｂ ）
（７）出力カ直ｔａ切換え手段（２９ａ ） 、（２
９ｂ ）を通じて誤り検出回路（３０ａ ） 、（３０
ｂ ）に供給される。The outputs of the vertical error correction circuits (28a) and (28b) are supplied to error detection circuits (30a) and (30b) via switching means (29a) and (29b), respectively. During shuttle playback (variable speed playback), the horizontal film correction port &! R (27a), (27b)
(7) Output power switching means (29a), (2
9b) through the error detection circuit (30a), (30
b).
そして、誤り検出回路（３０ａ ） 、（３０ｂ ）の
出力が時間軸誤差補止回路、時間軸伸長回路兼デシャソ
フリング回路（３１ａ） 、（３１ｂ）に夫々供給され
、その出力がデシャソフリング回路（３２ａ）。The outputs of the error detection circuits (30a) and (30b) are supplied to the time axis error correction circuit and the time axis expansion circuit and deshasofling circuit (31a) and (31b), respectively, and the output thereof is supplied to the deshasofring circuit (32a).
（３２ｂ）に夫々供給れる。(32b) respectively.
回路（３１ａ ） 、（３１ｂ ）は例えば１フィール
ド分の容量のメモリを有し、変速再生時にブロックアド
レスを素にして、ｌフィールド分のサンプルデータを溜
めるようにし、１フィールド分のサンプルデータが溜っ
たらそれを読出してデシャッフリング回路（３２ａ ）
、（３２ｂ ）に送出するようにしている。実際には
、定速再生時にも同様である。The circuits (31a) and (31b) each have a memory with a capacity for one field, for example, and store sample data for one field using the block address as a prime during variable speed playback. If so, read it out and use the deshuffling circuit (32a)
, (32b). Actually, the same holds true during constant speed playback.
又、回路（３０ａ ） 、（３０ｂ ）の出力を略８
ＭＨｚのクロック信号でそのメモリに書込み、固定され
た７ ＭＨｚのクロック信号で読出すことにより、時間
軸伸長を行なうと共に、その書込みクロック信号を時間
軸変動に応じて周波数変調することにより、時間軸誤差
補正を行っている。デシャッフリング回路（３２ａ ）
、（３２ｂ ）は夫々 １／６ライン分の容量のメモ
リを有する。尚、これら回路（３１ａ）。Also, the output of the circuits (30a) and (30b) is approximately 8
By writing to the memory using a MHz clock signal and reading it using a fixed 7 MHz clock signal, time axis expansion is performed.The time axis is expanded by frequency modulating the write clock signal according to time axis fluctuations. Error correction is being performed. Deshuffling circuit (32a)
, (32b) each have a memory capacity for 1/6 line. Note that these circuits (31a).
（３１ｂ）及び（３２ａ ） 、（３２ｂ ）について
は後に詳述する。(31b), (32a), and (32b) will be explained in detail later.
デシャッフリング回路（３２ａ ） 、（３２ｂ ）の
出力は混合回路（３３）に供給されてチャンネルデコー
ドされた後、エラー修整回路（３４）に供給される。エ
ラー修整回路（３４）の出力は輝度・色度分離回路及び
色度位相正転反転制御回路（３５）に供給される。この
回路（３５）の出力はダーククリップ回路及びリミッタ
回路（３６）を通じて、水平及び垂直並びにバースト信
号付加回路（３７）に供給されて、〜この回路（３７）
に於いて同期信号源（３８）からの水平及び垂直同期信
号並びにバースト信号がデジタルカラービデオ信号に付
加される。同期信号付加回路（３７）の出力はＤ／Ａ変
換器（３９）に供給され、これより得られたアナログコ
ンポジットカラービデオ信号はローパスフィルタ及びバ
′ッファ回路（４０）を介して出力端子（４１）に出力
される。The outputs of the deshuffling circuits (32a) and (32b) are supplied to a mixing circuit (33), channel decoded, and then supplied to an error correction circuit (34). The output of the error correction circuit (34) is supplied to a luminance/chromaticity separation circuit and a chromaticity phase normal rotation/inversion control circuit (35). The output of this circuit (35) is supplied to the horizontal, vertical and burst signal addition circuit (37) through the dark clip circuit and limiter circuit (36).
At , horizontal and vertical synchronization signals and a burst signal from a synchronization signal source (38) are added to the digital color video signal. The output of the synchronization signal addition circuit (37) is supplied to the D/A converter (39), and the analog composite color video signal obtained from this is sent to the output terminal (41) via the low-pass filter and buffer circuit (40). ) is output.
次に第３Ｆ！！Ｊを参照して、上述した第１図の記録回
路系に於けるシャラフリング回路（’７ａ） 、（７ｂ
）の具体構成を説明する。入力端子（４２）からのチャ
ンネルコード化された８ビツトのデジタルコンポジット
カラービデオ信号がメモリ （４４）及び（４５）に供
給されて、交互に書き込まれ、メモリ（４５） 、（４
４）から交互に統み出されたデジタルコンポジフトカラ
ービデオ信号が出力端子（４３）に出力されるようにな
されている。 （４６）は入力端子（４６ｇ）からのク
ロック信号を計数して、アドレス信号を発生するアドレ
スカウンタで、これよりの並列１３ビツトのアドレス信
号が、アドレス選択回路（４Ｂ） 、（４９）及びアド
レスエンコーダ（５０）勺（５１）に共通に供給される
。このアドレスカウンタ（４６）はタイミング信号発生
器（５）よりのタイミング信号によって、フィールド毎
の計数の開始タイミングが制御されて、第４図Ａ−Ｄに
示す如くカラーフレーミングの第１〜第４のフィールド
信号の色副搬送波の（ｉ相の同じ、即ち共に正相Ｎ（逆
相■も可）のライン信号ａ ％ ｄからメモリ（４５）
、（４６）への書込みが開始されるようになされる。Next is the 3rd F! ! Referring to J, the Sharaf ring circuit ('7a) and (7b) in the recording circuit system of FIG.
) will be explained below. The channel coded 8-bit digital composite color video signal from the input terminal (42) is supplied to the memories (44) and (45) and is written alternately to the memories (45), (4).
4) are outputted to an output terminal (43). (46) is an address counter that counts the clock signal from the input terminal (46g) and generates an address signal, and the parallel 13-bit address signal from this counter is sent to the address selection circuits (4B), (49) and the address counter. It is commonly supplied to the encoder (50) and the encoder (51). The start timing of counting for each field is controlled by the timing signal from the timing signal generator (5), and the address counter (46) controls the first to fourth counts of color framing as shown in FIGS. 4A to 4D. From the color subcarrier of the field signal (line signal a % d of the same i phase, that is, both positive phase N (reverse phase ■ is also possible) d to the memory (45)
, (46) is started.
尚、第４図に於いて、ＶＳは垂直同期信号区間、Ｈは水
平周期である。又、第５図Ａ。In FIG. 4, VS is a vertical synchronizing signal section, and H is a horizontal period. Also, Figure 5A.
Ｂは夫々色副搬送波が夫々正相、逆相のライン信号のバ
ースト信号の波形を示す。B shows the waveform of a burst signal of a line signal in which the color subcarriers are in positive phase and negative phase, respectively.
回路（４８）及び（４９）よりの並列１３ビツトのアド
レス信号は夫々メモリ （４４） 、（４５）に供給さ
れる。アドレス選択回路（４８）及び（４９）において
は、夫々アドレスカウンタ（１３）から直接のアドレス
信号と、アドレスエンコーダ（５０） 、（５１）によ
ってエンコードされたアドレス信号とが切換えられ、そ
の切換えられたアドレス信号が夫々メモリ （４４）
、（４５）に供給される。Parallel 13-bit address signals from circuits (48) and (49) are supplied to memories (44) and (45), respectively. In the address selection circuits (48) and (49), the address signal directly from the address counter (13) and the address signal encoded by the address encoders (50) and (51) are switched, respectively. Each address signal is stored in memory (44)
, (45).
（４７）は選択制御回路であって、アドレスカウンタ（
４６）によって制御され、得られた選択制御信号がアド
レス選択回路（’４８） 、（４９）及びメモリ（４４
）及び（４５）に供給される。そして、メモリ （４４
）が書込み中のときはメモリ （４５）が読み出し状態
となり、又、メモリ （４５）が書込み中のときはメモ
リ （４４）が読み出し状態となる。しかして、メモリ
（４４） 、（４５）に、アドレスカウンタからのア
ドレス信号によって並列８ビツトのデジタルコンポジッ
トカラービデオ信号が書込まれ、これがアドレスエンコ
ーダ（４８） 、（４９）によってエンコードされたア
ドレス信号によって読み出されることにより、デジタル
コンポジットカラービデオ信号のシャラフリングが行わ
れる。この場合、カラーフレーミングの第１〜第４のフ
ィールド信号の色副搬送波の位相が等しいライン信号の
最初のサンプルデータが、メモリ （４４）又は（４５
）に０番地（スタートアドレス）のサンプルデータとし
て書込まれる。又、その逆に、デジタルコンポジットカ
ラービデオ信号がアドレスエンコーダ＜５０）−、（５
１）によってエンコードされたアドレス信号によって、
メモリ （４４） 、（４５）に書込まれ、それがアド
レスカウンタ（４６）よりのアドレス信号によって読み
出されることによって、デジタルコンポジットカラービ
デオ信号のシャラフリングが行われるようにしてもよい
。(47) is a selection control circuit, which is an address counter (
46), and the obtained selection control signal is controlled by the address selection circuit ('48), (49) and memory (44).
) and (45). And memory (44
) is in the process of writing, the memory (45) is in the read state, and while the memory (45) is in the process of being written, the memory (44) is in the read state. Thus, a parallel 8-bit digital composite color video signal is written into the memories (44) and (45) by the address signal from the address counter, and this is converted into an address signal encoded by the address encoder (48) and (49). By reading out the digital composite color video signal, the digital composite color video signal is subjected to shattering. In this case, the first sample data of the line signal in which the phases of the color subcarriers of the first to fourth field signals of color framing are equal is stored in the memory (44) or (45).
) as sample data at address 0 (start address). Conversely, if the digital composite color video signal is
1) by the address signal encoded by
The digital composite color video signal may be shuffled by being written into the memories (44) and (45) and read out in response to an address signal from the address counter (46).
上述せる本発明によれば、再生回路系に於けるメモリの
容量が少なくてすみ、しかもメモリにデジタルコンポジ
ットカラービデオ信号の色副搬送波の位相がライン毎に
交互に正相、逆相と変化するフィールド信号を溜めて、
それを読出すことのできるデジタルＶＴＲを得ることが
できる。According to the present invention described above, the memory capacity in the reproducing circuit system can be reduced, and the phase of the color subcarrier of the digital composite color video signal can be changed alternately between positive phase and negative phase for each line in the memory. Collect field signals,
A digital VTR capable of reading it can be obtained.
発明の効果
上述せる本発明によれば、記録回路系に於いて記録すべ
きデジタルコンポジットカラービデオ信号に、そのフィ
ールド信号毎に同じアドレスを付して記録するようにな
し、他方再生回路系にメモリを設け、再生されたデジタ
ルコンポジットカラービデオ信号をアドレスを素にして
このメモリに溜めるようにし、そのメモリにデジタルコ
ンポジットカラービデオ信号が所定長信号分溜ったら、
それを読出ずようにしたデジタルＶＴＲに於いて、再生
回路系に於けるメモリの容量が少なくてずみ、しかもメ
モリにデジタルコンポジットカラービデオ信号の色副搬
送波の位相がライン毎に交互に正相、逆相と変化するフ
ィールド信号を溜めて、それを読出ずことのできるもの
を得ることができる。Effects of the Invention According to the present invention described above, a digital composite color video signal to be recorded in the recording circuit system is recorded with the same address assigned to each field signal, and a memory is provided in the reproduction circuit system. is provided, and the reproduced digital composite color video signal is stored in this memory with the address as the prime. When the digital composite color video signal is stored in the memory for a predetermined length,
In a digital VTR that does not read out the data, the memory capacity in the reproducing circuit system is small, and the phase of the color subcarrier of the digital composite color video signal is alternately in phase and normal for each line in the memory. It is possible to accumulate field signals that change with the opposite phase and obtain something that can be read out.
第１図及び第２図はそれぞれ本発明によるデジタルＶＴ
Ｒの一実施例の記録回路系及び再生回路系をボすブロッ
ク線図、第３図は第１図の記録回路系のシャラフリング
回路の具体構成を示すブロック線図、第４図及び第５図
は夫々本発明の説明に供するビデオ信号の波形図である
。
（３１ａ ） 、（３１ｂ ）はフィールドメモリであ
る。
第３図
第４図
第５図FIG. 1 and FIG. 2 each show a digital VT according to the present invention.
FIG. 3 is a block diagram showing the recording circuit system and reproducing circuit system of an embodiment of R. FIG. 3 is a block diagram showing the specific configuration of the Sharaf ring circuit of the recording circuit system in FIG. Each figure is a waveform diagram of a video signal used to explain the present invention. (31a) and (31b) are field memories. Figure 3 Figure 4 Figure 5
Claims (1)
カラービデオ信号に、そのフィールド信号毎に同じアド
レスを付して記録するようになし、再生回路系のフィー
ルドメモリに、再生されデジタルコンポジットカラービ
デオ信号を上記アドレスを素にして溜めるようにし、上
記フィールドメモリに上記デジタルコンポジットカラー
ビデオ信号の１フィールド分が溜ったら、それを読出す
ようにすると共に、上記記録すべきデジタルコンポジッ
トカラービデオ信号のフィールド信号毎に（１ずアドレ
スのスタートアドレスを、色副搬送波の位相の同じライ
ン信号に付して記録するようにしたことを背徴とするデ
ジタルＶＴＲ。In the recording circuit system, the digital composite color video signal to be recorded is recorded with the same address assigned to each field signal, and the reproduced digital composite color video signal is stored in the field memory of the reproduction circuit system. The address is stored as a prime, and when one field of the digital composite color video signal is stored in the field memory, it is read out, and each field signal of the digital composite color video signal to be recorded is read out. (1) A digital VTR whose distinguishing feature is that the start address of the first address is recorded along with a line signal having the same phase as the color subcarrier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077297A JPH0722410B2 (en) | 1984-04-17 | 1984-04-17 | Phase matching method of color subcarrier signal of digital VTR and digital composite color video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077297A JPH0722410B2 (en) | 1984-04-17 | 1984-04-17 | Phase matching method of color subcarrier signal of digital VTR and digital composite color video signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60220694A true JPS60220694A (en) | 1985-11-05 |
| JPH0722410B2 JPH0722410B2 (en) | 1995-03-08 |
Family
ID=13629952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077297A Expired - Lifetime JPH0722410B2 (en) | 1984-04-17 | 1984-04-17 | Phase matching method of color subcarrier signal of digital VTR and digital composite color video signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722410B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193685A (en) * | 1987-02-05 | 1988-08-10 | Sony Corp | Signal processing system for digital vtr |
| EP0283320A2 (en) * | 1987-03-19 | 1988-09-21 | Matsushita Electric Industrial Co., Ltd. | Recording/reproducing apparatus for digital composite video signal with means for synchronising colour subcarrier phase |
| WO1990003083A1 (en) * | 1988-09-02 | 1990-03-22 | Matsushita Electric Industrial Co., Ltd. | Apparatus for recording and reproducing digital pal signals |
Citations (2)
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| JPS5526781A (en) * | 1978-08-17 | 1980-02-26 | Sony Corp | Transmitter for digital video signal |
| JPS58148584A (en) * | 1982-03-01 | 1983-09-03 | Nec Corp | Digital memory color framing circuit |
-
1984
- 1984-04-17 JP JP59077297A patent/JPH0722410B2/en not_active Expired - Lifetime
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| JPS63229667A (en) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | Recording and reproducing device |
| US4853796A (en) * | 1987-03-19 | 1989-08-01 | Matsushita Electric Industrial Co., Ltd. | Recording/reproducing apparatus for digital composite video signal with means for synchronizing color subcarrier phase |
| WO1990003083A1 (en) * | 1988-09-02 | 1990-03-22 | Matsushita Electric Industrial Co., Ltd. | Apparatus for recording and reproducing digital pal signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722410B2 (en) | 1995-03-08 |
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