JPS60217590A - Semiconductor circuit - Google Patents

Abstract

PURPOSE:To initialize a CMOS static memory at a high speed only by an input of the entire X address by interposing a MOS circuit between a bit line and write and sensor amplifier circuits. CONSTITUTION:When a control line 17 is set to ''H'', P type transistor T3 and T4 of MOS circuits between bit lines 13 and 14, a write circuit and a sensor amplifier circuit 16 are turned off, the space between the lines 13 and 14 and the circuit 16 is interrupted. Simultaneously N type transistors T1 and T2 are turned on, and the bit lines 13 and 14 become ''L'' of grounding potential and ''H'' of supply voltage potential VCC, respectively. A memory cell 12 selected only by a sequential X address turns to zero. When the X address is shifted from the lowermost order to the uppermost order, all memory cells are initialized to zero. Accordingly, a CMOS static memory can be easily initialized at a high speed only by an input of the all X addresses, and the testing time can be shortened.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体回路に係わり、特にＣＭＯＳスタテイ、
クメモリにおいて高速に全メモリセルのデータｔ−″０
″にして試験時間を短くしたり、ビデオメモリの記憶デ
ータの初期化を高速に行なう等の場合に使用されるもの
である。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to semiconductor circuits, and particularly to CMOS state,
The data t-″0 of all memory cells is stored at high speed in the block memory.
'' to shorten test time or to initialize data stored in a video memory at high speed.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

従来ＣＭＯＳスタティックメモリでは、第１図のような
回路がメモリセルとその周辺に用いられてきた。図示さ
れる如（ＣＭＯＳスタティックメモリでは、セル配置が
Ｘアドレス方向とＸアドレス方向に分かれており、Ｘア
ドレスがｎ本あった場合は２ｎ個のセルがＸアドレス方
向に並べられ、Ｘアドレスがｍ本あった場合は２ｍ個の
セルがＸアドレス方向に並べられ、全体でｕ　２ｍ　＋
　ｎ個のセルを有している。１つのメモリセル１２に対
して、Ｘアドレス全デコードしたワード線１〜４の１つ
がビット線１３と、前記ビット線１３と電位が反転され
たビット線）４がそれぞれ接続されていて、ビット線１
３．１４はそれぞれプリチャージ回路ノ５を介して電源
ｖｃｃと、センスアンプ、書き込み回路１６と接続され
てお５、Ｙアドレス’ｖ８＋９Ｆｘ前記回路１６と接続
されている・つまクビット線１３．１４は対になってい
て、１つのＸアドレスによって選択される。センスアン
プ、書き込み回路１６には、メモリセルに書き込む情報
を運ぶデータ線５と、前記データ線５と電位反転された
データ線６と、メモリセルの情報を外部へ送る出力線１
０がそれぞれ接続されている。Conventionally, in a CMOS static memory, a circuit as shown in FIG. 1 has been used for a memory cell and its periphery. As shown in the figure (in CMOS static memory, the cell arrangement is divided into the X address direction and the X address direction, and if there are n X addresses, 2n cells are arranged in the X address direction, and the If there are 2m cells, they are arranged in the X address direction, and the total is u 2m +
It has n cells. To one memory cell 12, one of the word lines 1 to 4 on which all 1
3.14 are connected to the power supply VCC, the sense amplifier, and the write circuit 16 via the precharge circuit 5, and the Y address 'v8+9Fx is connected to the circuit 16. They are paired and selected by one X address. The sense amplifier and write circuit 16 includes a data line 5 that carries information to be written into the memory cell, a data line 6 whose potential is inverted to that of the data line 5, and an output line 1 that sends the information of the memory cell to the outside.
0 are connected to each other.

上記のようにＣＭＯＳスタティックメモリは、Ｘアドレ
スがｎ本、Ｘアドレスがｍ本あったとした場合２ｍ＋０
個のセルを有し、それぞれＸアドレス、Ｘアドレスが独
立にデコードされて成る１つのメモリセルを選択するよ
うになっていて、外部のデータの入力端子或いは入出力
共通端子より１”或いは０”を入力し、更に書き込み信
号、チップ選択信号を制御することによって１＃或いは
０″がメモリセルに保持される。As mentioned above, if the CMOS static memory has n X addresses and m X addresses, then 2m+0
It has 1" or 0" cells from an external data input terminal or an input/output common terminal, and selects one memory cell by independently decoding the X address and the 1# or 0'' is held in the memory cell by inputting and further controlling the write signal and chip selection signal.

ところで全ピッ）１−初期化つまり０＃にするには全ビ
ットのメモリセルが選択されなければならず、アドレス
はＯ〜２ｍ＋ｎ回変化させなければ−ならずかなりの時
間を要する。今後集積度が上がり、アドレス空間が拡が
っていくと、益々メモリセルのデータの初期化に時間が
かかり、また試験時間も長くなる等の問題が生じるもの
である。By the way, in order to initialize all bits (1), that is, to set them to 0#, all bits of memory cells must be selected, and the address must be changed 0 to 2m+n times, which requires a considerable amount of time. As the degree of integration increases and the address space expands in the future, problems will arise such as it will take more and more time to initialize data in memory cells and test time will also become longer.

〔発明の目的〕[Purpose of the invention]

本発明に上記実情に鑑みてなされたもので、スタティッ
クメモリにおけるＸアドレスを変化させるだけで全メモ
リセルを高速に初期化でき・更に試験時間を短縮するこ
とができる半導体回路を提供しようとするものである。The present invention has been made in view of the above-mentioned circumstances, and aims to provide a semiconductor circuit that can quickly initialize all memory cells by simply changing the X address in a static memory and further shorten test time. It is.

〔発明の概要〕[Summary of the invention]

本発明は、第１の電源を第１のＭＯＳ　）ランジスタの
ソースに、第２の電源を第２のＭＯＳ　）ランジスタの
ソースに、第１のＭＯＳ　トランジスタのドレインを第
３のＭＯＳ　）　２ンジスタのドレインに、第２のＭＯ
Ｓ　）ランジスタのドレインを第４のＭＯＳ　）ランジ
スタのドレインに、前記第１のＭＯＳ　）ランジスタの
ドレインと第３のＭＯＳ　）ランジスタのドレインの接
続点を第１の端子に、前記第２のＭＯＳ　）ランジスタ
のドレインと第４のＭＯＳ　）ランジスタのドレインの
接続点ｔ−第２の端子にそれぞれ接続し、前記第１及び
第２のＭＯＳ　）ランジスタと第３及び第４のＭＯＳ　
トランジスタとのダートをこれらトランジスタのオン。The present invention connects a first power source to the source of the first MOS transistor, a second power source to the source of the second MOS transistor, and a drain of the first MOS transistor to the third MOS transistor. On the drain, the second MO
S) The drain of the transistor is connected to the fourth MOS.) The drain of the transistor is connected to the first MOS.) The drain of the transistor is connected to the third MOS.) The connection point of the drain of the transistor is connected to the first terminal, and the second MOS is connected. The drain of the transistor and the fourth MOS) The connection point t of the drain of the transistor - connected to the second terminal respectively, and the first and second MOS) The transistor and the third and fourth MOS
These transistors turn on and dart with the transistors.

オフ関係が逆になるように制御する制御手段をこれらト
ランジスタのダートに接続し、前記第１及び第２の端子
をメモリセルアレイのビット線に接続し、前記第３及び
第４のトランジスタのソースをセンスアンプ、書き込み
回路に接続し、前記制御手段によってビット線の電位１
一定に保持できるようにしたものである。A control means for controlling the off-relationships to be reversed is connected to the darts of these transistors, the first and second terminals are connected to the bit line of the memory cell array, and the sources of the third and fourth transistors are connected to the darts of these transistors. A sense amplifier is connected to a write circuit, and the potential of the bit line is set to 1 by the control means.
This allows it to be held constant.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照して本発明の一実施例を説明する。第２
図は同実施例を示すが、これは第１図のものと対応させ
た場合の例であるから対応個所には同一符号を付して説
明を省略し、特徴とする点の説明を行なう。Ｘアドレス
の最上位アドレスによって選択されるメモリセル１８と
、書き込み回路及びセンスアンプ回路１６とｔＩ′ｉ、
ＰチャネルＭＯ８）ランジスタＴ＠ｒＴａｆ介して接続
される。トランジスタＴ３のドレインはビット線１３に
、トランジスタＴ、のソースは書き込み回路及びセンス
アンプ回路１６に接続され、トランジスタＴ４のドレイ
ンは、ビット線１３とは反転電位であるビット線１４に
、ソースは前記回路１６に接続される。ビット線１３に
は、ソースを接地されたＮチャネルＭＯＳトランジスタ
Ｔ０のドレインが接続され、ビット線１４には、ソース
を正電源■。０に接続しであるＮチャネルＭＯ８）ラン
ゾスタＴ２のドレインが接続され、制御線１７はトラン
ジスタＴ１〜Ｔ４の各ダートに接続される。Ｙアドレス
によって選択されたビットｍｓ　、ｙのメモリセルにつ
いても同様で、トランジスタＴ□にはＮチャネルＭＯ８
トランジスタＴ、、Ｔ、が、トランジスタＴ２にはＮチ
ャネルＭＯＳトランジスタＴ、、Ｔ、。An embodiment of the present invention will be described below with reference to the drawings. Second
The figure shows the same embodiment, but since this is an example corresponding to the one in FIG. 1, corresponding parts will be given the same reference numerals and explanations will be omitted, and the characteristic points will be explained. The memory cell 18 selected by the most significant address of the X address, the write circuit and sense amplifier circuit 16, and tI′i,
P-channel MO8) Connected via transistor T@rTaf. The drain of the transistor T3 is connected to the bit line 13, the source of the transistor T is connected to the write circuit and sense amplifier circuit 16, the drain of the transistor T4 is connected to the bit line 14 which is at an inverted potential to that of the bit line 13, and the source is connected to the bit line 14, which is at an inverted potential to that of the bit line 13. Connected to circuit 16. The drain of an N-channel MOS transistor T0 whose source is grounded is connected to the bit line 13, and the source of the bit line 14 is connected to a positive power supply. 0 is connected to the drain of the N-channel MO8) Lanzoster T2, and the control line 17 is connected to each gate of the transistors T1 to T4. The same goes for the memory cell with bit ms and y selected by the Y address, and the transistor T□ has an N-channel MO8
The transistors T, ,T, are N-channel MOS transistors T, ,T,, and the transistor T2 is an N-channel MOS transistor T,,T,.

が、トランジスタＴ３にはＰチャネルＭＯ８）ランジス
タＴ７１Ｔ１□がトランジスタＴ４にはＰチャネルＭｏ
ＳトランジスタＴ　ａ　＋　Ｔ１２がそれぞれ対応し、
同様の意味をもつ。However, the transistor T3 has a P-channel MO8) transistor T71T1□, and the transistor T4 has a P-channel MO8).
S transistors T a + T12 correspond to each other,
have similar meanings.

次に第２図の回路動作を説明する。制御線１７に論理”
Ｌ”　（低レベル）が入力されると、トランジスタＴ、
、Ｔ４はオンとなり、ビット＃ｌｌ１ｓ＋１４と書き込
み回路及びセンスアンプ回路１６は電気的に導通状態と
なり、データ入力線５に“Ｌ＃、データ入力線６に論理
“Ｈ″（高レベル）を入れると、Ｘアドレス、Ｙアドレ
スにより選択された１つのメモリセルに対して′Ｌ″が
書き込まれる。っまｊＱ　０ＭＯ８スタティックメモリ
として鉱通常の動作を行なう。Next, the operation of the circuit shown in FIG. 2 will be explained. Logic to control line 17
When “L” (low level) is input, the transistors T,
, T4 is turned on, bit #ll1s+14, the write circuit and the sense amplifier circuit 16 are electrically connected, and when the data input line 5 is set to "L#" and the data input line 6 is set to logic "H" (high level). 'L' is written to one memory cell selected by , X address, and Y address. It performs normal operation as a 0MO8 static memory.

次に制御線１７にＨ”が入力されるとＰチャネルトラン
ジスタはオフとなり、ビットｍ１３゜１４と回路１６と
は遮断される。同時にＮチャネルＭＯ８）ランジスタＴ
エ　、Ｔ、がオンとなり、ビット線１３は接地され、ビ
ット線１４は正電源ｖｃｃの電位となる。このビットｍ
ｌ　ｓ　ｌ　Ｊ　４の両電位が保たれた状態でＸアドレ
スを変化させると、そのアドレスによって選択されたメ
モリセルはＬ＃を保持し、Ｘアドレスの最下位から最上
位まで与えてやると、全メモリセルが１０１１１に初期
化されるものである。Next, when H'' is input to the control line 17, the P-channel transistor is turned off, and the bit m13゜14 and the circuit 16 are cut off.At the same time, the N-channel MO8) transistor T
E, T is turned on, the bit line 13 is grounded, and the bit line 14 is at the potential of the positive power supply vcc. This bit m
When the X address is changed while both potentials of l s l J 4 are maintained, the memory cell selected by that address holds L#, and when the X address is applied from the lowest to the highest, All memory cells are initialized to 10111.

なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば実施例使用のＰチャネル型とＮチャネル型
を逆にしても本発明を実現できる。また実施例でＵＣＭ
Ｏ８構賊で説開成たが、片チャネル構成でも同様に本発
明を実現できる。Note that the present invention is not limited to the embodiments, and can be applied in various ways. For example, the present invention can be realized even if the P-channel type and N-channel type used in the embodiments are reversed. In addition, in the example, UCM
Although the explanation was made using the O8 bandit, the present invention can be similarly implemented with a single channel configuration.

〔発明の効果〕　− 以上説明した如く本発明によれば、従来メモリセルのデ
ータ全初期化するのにＸ、Ｙの全アドレスをそれぞれ入
力しなければならなかったのに対し、本発明ではビット
線と書き込み回路及びセンスアンプ回路との間に簡単な
ＭＯ８回路を介挿しかつ１本の制御線を入れ、全Ｘアド
レスの入力だけで高速に初期化することができ、試験時
間も短縮できる等の利点金有した半導体回路が提供でき
るものである。[Effects of the Invention] - As explained above, according to the present invention, conventionally, in order to initialize all data in a memory cell, it was necessary to input all addresses of X and Y respectively, whereas in the present invention, bit By inserting a simple MO8 circuit and one control line between the line and the write circuit and sense amplifier circuit, it is possible to initialize quickly by just inputting all X addresses, and test time can be shortened. A semiconductor circuit having the following advantages can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は一般的なＣＭＯＳスタティックメモリの構成図
、第２図は本発明の一実施例の構成図である。 １〜４・・・Ｘアドレスのデコードされた信号線、５．
６・・・メモリセルへの書き込みデータの入力線、７〜
９・・・Ｙアドレスのデコードされた信号線、１０・・
・セルの読み出しデータの出方線、１２・・・メモリセ
ル、１３．１４・・・ビット１ｆｉＡ、１５・・・プリ
チャージ回路、１６・・・センスアンプ回路及び書き込
み回路、１７・・・制御信号線、’ｒ、　＋　Ｔ＊　＋
Ｔ５　＋　Ｔ６　ｒ　Ｔ＊　＋　’ｒ１゜・・・Ｎチャ
ネルＭＯ８）ランジスタ、’ｒ３＋　’ｒ４＋　’ｒ、
　ｌ　’ｒ８１　Ｔｌｌ　ｒ　’ｒｉｇ・・・Ｐチャネ
ルＭＯ８）ランジスタ、ｖｃｃ・・・正電源、１８・・
・Ｘアドレスによる最上位アドレスで選択されるメモリ
セル。FIG. 1 is a block diagram of a general CMOS static memory, and FIG. 2 is a block diagram of an embodiment of the present invention. 1-4...X address decoded signal line, 5.
6... Input line for write data to memory cells, 7-
9... Y address decoded signal line, 10...
・Cell read data output line, 12...Memory cell, 13.14...Bit 1fiA, 15...Precharge circuit, 16...Sense amplifier circuit and write circuit, 17...Control Signal line, 'r, + T* +
T5 + T6 r T* + 'r1゜...N channel MO8) transistor, 'r3+ 'r4+ 'r,
l'r81 Tll r'rig...P channel MO8) transistor, vcc...positive power supply, 18...
・Memory cell selected by the highest address by X address.

Claims (4)

【特許請求の範囲】[Claims] （１）　第１の電源を第１のＭＯＳトランジスタのソー
スに、第２の電源を第２のＭＯＳ　）ランジスタのソー
スに、第１のＭＯＳ　）ランジスタのドレインを第３の
ＭＯＳ　）ランジスタのドレインに、第２のＭＯＳ　）
ランジスタのドレインを第４のＭＯＳ　）　９ンジスタ
のドレインに、前記第１のＭＯＳ　）ランジスタのドレ
インと第３のＭＯＳ　）ランジスタのドレインの接続点
を第１の端子に、前記第２のＭＯＳ　）ランジスタのド
レインと第４ＯＭＯＳ　）　ランジスタのドレインの接
続点ヲ第２の端子にそれぞれ接続し、前記第１及び第２
のＭＯＳ　）ランジスタと第３及び第４のＭＯＳ　）ラ
ンジスタとのダートをこれらトランジスタのオン。 オフ関係が逆になるように制御する手段をこれらトラン
ジスタのダートに接続し、前記第１及び第２の端子を第
１の外部回路に、前記第３及ヒ第４′のトランジスタの
ソースを第２の外部回路にそれぞれ接続し、前記第１な
いし第４のＭＯＳ　）ランジスタのチャネル型は同一で
あることを特徴とした半導体回路。(1) The first power supply to the source of the first MOS transistor, the second power supply to the second MOS) the source of the transistor, the first MOS) the drain of the transistor to the third MOS) the drain of the transistor , second MOS)
) the drain of the transistor to the fourth MOS;) the drain of the transistor to the third MOS;) the connection point of the drain of the transistor to the first terminal;) the drain of the transistor to the first terminal; The connection point of the drain of the transistor and the fourth OMOS is connected to the second terminal, respectively, and the connection point of the drain of the transistor is connected to the second terminal.
MOS) transistor and third and fourth MOS) transistors turn on these transistors. Means for controlling the off-relationships to be reversed is connected to the terminals of these transistors, the first and second terminals being connected to a first external circuit, and the sources of the third and fourth ′ transistors being connected to a first external circuit. 2. A semiconductor circuit, wherein the first to fourth MOS transistors are connected to two external circuits, and the channel types of the first to fourth MOS transistors are the same. （２）前記第１の外部回路はメモリセルアレイのビット
線であり、前記第２の外部回路は書き込み回路及びセン
スアンプ回路であることを特徴とする特許請求の範囲第
１項に記載の半導体回路〇(2) The semiconductor circuit according to claim 1, wherein the first external circuit is a bit line of a memory cell array, and the second external circuit is a write circuit and a sense amplifier circuit. 〇 （３）第１の電源を第１チヤネル型の第１のＭＯＳ　）
ランジスタのソースに、第２の電ｆ１．を第１チヤネル
型の第２のＭＯＳ　）ランジスタのソースに、前記第１
のＭＯＳ　）ランジスタのドレインを第２チヤネル型の
第３のＭＯＳ　）ランジスタめドレインに、前記第２の
ＭＯＳ　）　９ンジスタのドレインを閉２チャネル型の
第４のＭＯＳ　）ランジスタのドレインに、制御信号線
を前記第１ないし第４のＭＯＳ　）ランジスタのダート
にそれぞれ接続し、前記第１のＭＯＳ　）ランジスタの
ドレインと前記第３のＭＯＳ　）ランジスタのドレイン
との接続点と、前記第２のＭＯＳ　）ランジスタのドレ
インと前記第４のＭＯＳ　）ランジスタのドレインとの
接続点とを第１の外部回路に接続し、前記第３のＭＯＳ
　）ランジスタのソースと第４のＭＯＳ　）ランジスタ
のソースとを第２の外部回路に接続したことを特徴とす
る半導体回路。(3) The first power supply is the first channel type first MOS)
A second voltage f1. the first channel type second MOS) to the source of the transistor;
) The drain of the transistor is connected to the second channel type third MOS.) The drain of the transistor is connected to the second MOS.) The drain of the nine transistor is closed to the fourth MOS of two channel type.) The control signal is connected to the drain of the transistor. Connect the wires to the darts of the first to fourth MOS transistors, respectively, and connect the connection points between the drains of the first MOS transistors and the third MOS transistors, and the second MOS transistors. A connection point between the drain of the transistor and the drain of the fourth MOS transistor is connected to a first external circuit;
) A source of a transistor and a fourth MOS.) A semiconductor circuit characterized in that a source of a transistor is connected to a second external circuit. （４）前記第１の外部回路はメモリセルアレイのビット
線であり、前記第２の外部回路は書き込み回路及びセン
スアンプ回路であることを特徴とする特許請求の範囲第
３項に記載の半導体回路。(4) The semiconductor circuit according to claim 3, wherein the first external circuit is a bit line of a memory cell array, and the second external circuit is a write circuit and a sense amplifier circuit. .