JPS60211694A - Semiconductor memory device - Google Patents
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- JPS60211694A JPS60211694A JP59067695A JP6769584A JPS60211694A JP S60211694 A JPS60211694 A JP S60211694A JP 59067695 A JP59067695 A JP 59067695A JP 6769584 A JP6769584 A JP 6769584A JP S60211694 A JPS60211694 A JP S60211694A
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
パラレルに読み出された複数ビ/1からなるデータをシ
リアルに出力する機能を持つ半導体記憶装置に利用して
有効な技術に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention relates to a semiconductor memory device, for example,
The present invention relates to a technique that is effective for use in a semiconductor memory device that has a function of serially outputting data consisting of a plurality of bits/1 read in parallel.
例えば、グイナミソク型RAM (ランダム・アクセス
・メモリ)においては、1ビツトの単位でアクセスする
方式の他、ニブルモードと呼ばれるアクセス方式が提案
されている(例えば、11)日立製作所が、昭和58年
9月に発行したr日立ICメモリデータブックJのP、
307〜P、32’0参照)。このニブルモードは、例
えば、カラムアドレススI−Ll−ブ信号CA Sに同
期して動作するシフトレジスタ又はバイナリカウンタの
計数出力により形成された選択信号によって、4ビツト
のデータをシリアルに出力さ−lることが考えられる。For example, in the case of random access memory (RAM), an access method called nibble mode has been proposed in addition to a method of accessing in 1-bit units (for example, 11).Hitachi, Ltd. P of the Hitachi IC Memory Data Book J published in March.
307-P, 32'0). In this nibble mode, for example, 4-bit data is serially output by a selection signal formed by the counting output of a shift register or binary counter that operates in synchronization with the column address I-LL signal CAS. It is possible that
このようなシリアル出力方式にあっては、次のような欠
点の有するものであることが本願発明者の研究によって
見い出された。すなわち、その読み出し順序が上記シフ
トレジスタ又はカウンタ回路の動作により−5的に決定
されるため、例えば、最初に第2ピント目のデータを読
み出して、次に第1ピノ1−目のデータを取り出したい
場合、−ヒ記シフトレジスタにあっては3ビツト分のシ
フト動作、カウンタ回路にあっては、3ビツトの11数
動作を行った後に、上記目的の第1ビツト目のデータが
出力されることになるため、このようにシフ1−【/ジ
スタ又はカウンタ回路の動作と逆方向の読み出しに長時
間を費やすことになってしまう。このことは、8ビツト
のシリアル出力を行うバイトモードでは、さらに大きな
欠点となるものである。Through research conducted by the inventor of the present application, it has been discovered that such a serial output method has the following drawbacks. In other words, the readout order is determined by the operation of the shift register or counter circuit, so for example, the data of the second focus is read out first, and then the data of the first focus is read out. If desired, the above-mentioned first bit data is output after performing a 3-bit shift operation in the shift register described in (h) and performing a 3-bit 11-number operation in the counter circuit. Therefore, a long time is spent on reading in the opposite direction to the operation of the shift 1-[/ register or counter circuit. This becomes an even bigger drawback in the byte mode in which 8-bit serial output is performed.
この発明の目的は、両方向のシリアルな連続読み出しの
高速化を図った半導体記憶装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device capable of speeding up serial continuous reading in both directions.
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.
本圃において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this field is as follows.
すなわち、パラレルに読み出された補数ビットのデータ
をアップ/ダウンカンウラの計数出力に従って形成され
た選択信号によりシリアルに出力することによって双方
向のシリアル連続読み出しの高速化を実現するものであ
る。That is, by serially outputting complement bit data read out in parallel using a selection signal formed according to the counting output of the up/down counter, high-speed bidirectional serial continuous reading is realized.
第1図には、この発明をダイナミック型RAMに適用し
た場合の一実施例の回路図が示されている。同図におい
ては、複数のメモリアレイのうち1つのメモリアレイM
ARYOとその周辺回路が代表として示されている。な
お、他のメモリアレイM−ARYI〜M A RY 3
も上記共通の周辺回路ないし内部アドレス信号によって
その選択動作が行われる。FIG. 1 shows a circuit diagram of an embodiment in which the present invention is applied to a dynamic RAM. In the figure, one memory array M out of a plurality of memory arrays is
ARYO and its peripheral circuits are shown as representatives. Note that other memory arrays M-ARYI to MARY3
The selection operation is also performed by the common peripheral circuit or internal address signal.
同図に示した実施例回路では、nチャンネル間O3FE
Tを代表とするI CF E T (I n5ulat
edGate Field Effect 、Tran
sistor )を例にして説明する。In the example circuit shown in the figure, O3FE between n channels
I CF E T (I n5ulat
edGate Field Effect, Tran
This will be explained using the example ``sister''.
1ビツトのメモリセルMCは、その代表として示されて
いるように情報記1!キヤパシタCsとアドレス選択用
M OS F E T Q mとからなり、論理“1”
、“0”の情報はキャパシタCsに電荷が有るか無いか
の形で記憶される。The 1-bit memory cell MC has information record 1! as shown as a representative. Consists of capacitor Cs and address selection MOS FET Qm, logic "1"
, "0" information is stored in the form of whether there is charge in the capacitor Cs or not.
情報の読み出しは、M OS F E T Q mをオ
ン状態にしてキャパシタC3を共通のデータ線DLにつ
なぎ、データ線DLの電位がキャパシタC8に蓄積され
た電荷■に応じてどのような変化が起きるかをセンスす
ることによって行われる。To read information, turn on the MOS FET Qm, connect the capacitor C3 to the common data line DL, and check how the potential of the data line DL changes depending on the charge accumulated in the capacitor C8. This is done by sensing what happens.
特に制限されないが、このような微少な信号を検出する
ためのの基準としてダミーセルDCが設けられている。Although not particularly limited, a dummy cell DC is provided as a reference for detecting such a minute signal.
このダミーセルDCは、そのキャパシタCdの容量値が
メモリセルMCのキャパシタC8の′はぼ半分であるこ
とを除畝メそりセルMCと同じ製造条件、同じ設計定数
で作られている。キャパシタCdは、アドレッシングに
先立って、MO3FETQd’ によって接地電位に充
電される。This dummy cell DC is manufactured under the same manufacturing conditions and with the same design constants as the ribbed cell MC in that the capacitance value of its capacitor Cd is approximately half that of the capacitor C8 of the memory cell MC. Capacitor Cd is charged to ground potential by MO3FET Qd' prior to addressing.
上記のように、キャパシタCdは、キャパシタCsの約
半分の容量値に設定されているので、メモリセルMCか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。As described above, since the capacitor Cd is set to have a capacitance value that is approximately half that of the capacitor Cs, it forms a reference voltage that is approximately equal to half the read signal from the memory cell MC.
同図においてSAは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号(センスア
ンプ制御信号)φpaで決まるセンス期間に拡大するセ
ンスアンプであり、1対の平行に配置された相補データ
線DL、DLにその入出力ノードが結合されている。こ
のセンスアンプS A Lf、 44 (7) 交M
u st サれたMO3FETQ1゜Q2を有し、これ
らの正帰還作用により、相補データ線DL、DLに現れ
た微少な信号を差動的に増幅する。In the same figure, SA is a sense amplifier that expands the difference in potential change caused by the above-mentioned addressing into a sensing period determined by a timing signal (sense amplifier control signal) Its input and output nodes are coupled to lines DL and DL. This sense amplifier S A Lf, 44 (7) AC M
u st It has MO3FETs Q1°Q2, and their positive feedback action differentially amplifies minute signals appearing on complementary data lines DL and DL.
相補データ線DL、DLに結合されるメモリセルの数は
、検出精度を上げるため等しくされ、DL、DLのぞれ
ぞれに1lllilずつのダミーセルが結合されている
。また、各メモリセルMCは、1本のワード線WLと相
補対データ線の一方との間に結合される。各ワード線W
Lは双方のデータ線対と交差しているので、ワード線W
Lに生じる雑音成分が静電結合によりデータ線にのって
も、その雑音成分が双方のデータ線対DL、DLに等し
く現れ、差動型のセンスアンプSAによって相殺される
。The number of memory cells coupled to complementary data lines DL, DL is made equal to increase detection accuracy, and 1llil dummy cells are coupled to each of DL, DL. Furthermore, each memory cell MC is coupled between one word line WL and one of the complementary pair data lines. Each word line W
Since L crosses both data line pairs, the word line W
Even if a noise component generated in L is transferred to the data line due to capacitive coupling, the noise component appears equally on both data line pairs DL, DL, and is canceled out by the differential sense amplifier SA.
上記アドレッシングにおい”ζ、相補データ線対DL、
DLの一方に結合されたメモリセルMCが選択された場
合、他方のデータ線には必ずダミーセルDCが結合され
るように一対のダミーワード線DWL、DWLの一方が
選択される。In the above addressing, "ζ", complementary data line pair DL,
When a memory cell MC coupled to one of DL is selected, one of a pair of dummy word lines DWL, DWL is selected so that a dummy cell DC is always coupled to the other data line.
上記のアトレンジングの際、一旦破壊されたかかったメ
モリセルMCの記憶情報番よ、このセンス動作によって
得られたハイレベル若しくはロウレベルの電位をそのま
ま受け取ることによって回復する。During the above atranging, the stored information number of the memory cell MC, which is about to be destroyed, is recovered by directly receiving the high level or low level potential obtained by this sensing operation.
しかしながら、前述のようにハイレベルが電源電圧Vc
cに対し°ζ一定以上落ぢ込むと、何回かの読み出し、
再書込みを織り返しているうちに論理“0゛とじて読み
取られるところの誤動作が生じる。この誤動作を防ぐた
めに設けられるのがアクティブリストア回”J& A
Rである。このアクティブリストア回路へRば、ロウレ
ベルの信号に対して何ら影響を与えJ゛ハ・ルベルの信
号にのみ選択的に電ifi電圧Vccの電位にブースト
(電圧)する動きがある。However, as mentioned above, the high level is the power supply voltage Vc
When c drops by more than a certain degree, several readings occur,
While rewriting is repeated, a malfunction occurs where the logic is read as "0".An active restore circuit is provided to prevent this malfunction.
It is R. In this active restore circuit, there is a movement to selectively boost (voltage) only the J level signal to the potential of the electric voltage Vcc without any influence on the low level signal.
同日において代表として示されているデータ線対DL、
DLは、カラムスイッチCWを構成するMO3FETQ
3.Q4を介してコモン相補データ線対CI)L、CD
Lに接続される。他の代表として示されているデータ線
対についても同様なMO3FETQ5.Q6を介してコ
モン相補データ線対CDL、CDLに接続される。この
コモン相補データ線対CDL、CDLには、後述するよ
うにメインアンプMAと駆動役回1iDV及び出力回路
OBとを含むデータ出カバソファDOBの久方端子とデ
ータ入カバソファDIBの出方端子にそれぞれ接続され
る。The data line pair DL shown as a representative on the same day,
DL is MO3FETQ that constitutes column switch CW
3. Common complementary data line pair CI)L, CD via Q4
Connected to L. Similar MO3FETQ5. It is connected to the common complementary data line pair CDL, CDL via Q6. The common complementary data line pair CDL, CDL has a long terminal of the data output cover sofa DOB and an output terminal of the data input cover sofa DIB including the main amplifier MA, the driving circuit 1iDV and the output circuit OB, respectively, as described later. Connected.
ロウデコーダ及びカラムデコーダRC−DCRは、アド
レスバッファADBで形成された内部相補アドレス信号
を受けて、1本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号#W欝により形成されたタイミング信号
parに同期して外部アドレス信号AXO−AXnをア
ドレスバッファADBに取込み、rシウデコータ1ン−
DCRに伝えるとともに、ワード線選択タイミング信号
φXにより所定のワード線及びダミーワード線選択動作
を行う。そして、カラムアドレスストローフ信号CAS
により形成されたタイミング信号φacに同期して外部
アドレス信号へYO−AYnをアドレスバッファADB
に取込み、カラムデコーダC−DCHに伝えるとともに
、データ線選択タイミング信号φyによりデータ線の選
択動作を行う。The row decoder and column decoder RC-DCR receives an internal complementary address signal formed by the address buffer ADB, forms one word line, a dummy word line, and a column switch selection signal to address memory cells and dummy cells. conduct. That is, the external address signals AXO-AXn are taken into the address buffer ADB in synchronization with the timing signal par generated by the row address strobe signal #W, and the external address signals AXO-AXn are input to the address buffer ADB.
In addition to transmitting the signal to the DCR, predetermined word line and dummy word line selection operations are performed using the word line selection timing signal φX. And column address strobe signal CAS
YO-AYn is sent to the external address signal in synchronization with the timing signal φac generated by the address buffer ADB.
At the same time, data lines are selected by data line selection timing signal φy.
第2図には、4ピントのデータをシリアルに送出するニ
ブルモード機能を実現する場合の上記データ出カバソフ
ァ回路DOBとその動作を制御するタイミング発生回路
TGの一実施例の回路図が示されている。FIG. 2 shows a circuit diagram of an embodiment of the data output cover sofa circuit DOB and the timing generation circuit TG that controls its operation when realizing the nibble mode function of serially transmitting 4-pin data. There is.
特に制限されないが、この実施例では4組のメモリアレ
イMARYO〜MARY3が構成され、それぞれの読み
出し信号を増幅する4紐のメインアンプMAO−MA3
(図示せず)がらの増幅出力信号は、それぞれ次の駆
動役回vIrDVO−DV3に供給される。同図では、
代表として駆動段回路DVOとDV3とが代表として示
されている。Although not particularly limited, in this embodiment, four sets of memory arrays MARYO to MARY3 are configured, and four main amplifiers MAO-MA3 amplify respective read signals.
(not shown) are respectively supplied to the next driving circuit vIrDVO-DV3. In the same figure,
Drive stage circuits DVO and DV3 are shown as representatives.
すなわち、駆動段回路DVOは、タイミング信号φop
Qが供給される端子と回路の接地電位点との間には上記
メインアンプMAOからの相禎データ信号d outo
、d outoを交差的に受けるブシュプル形態のMO
3FETQI O,Ql 2及びQll。That is, the drive stage circuit DVO receives the timing signal φop.
Between the terminal to which Q is supplied and the ground potential point of the circuit, there is a synchronized data signal douto from the main amplifier MAO.
, a bush-pull MO that receives d outo crosswise.
3FET QI O, Ql 2 and Qll.
Ql3のゲート社供給される。すなわち、反転出力信号
doutOは、MO3FETQI OとQl3のゲート
に供給され、非反転出力信号doutOはMO3FET
Q11とQl2のゲートに供給される。Supplied by Ql3 Gate Inc. That is, the inverted output signal doutO is supplied to the gates of MO3FETQIO and Ql3, and the non-inverted output signal doutO is supplied to the gates of MO3FETQIO and Ql3.
Supplied to the gates of Q11 and Ql2.
上記MO3FETQI OとQl2及びMO3FETQ
11とQl3の接続点から得られた信号は、次のブシュ
プル形態の出力MO5FETQI 4゜Ql5のゲート
に供給される。ずわなぢ、MO3FETQIOとQl2
の接続点の信号は、接地電位側の出力MO3FETQ1
5のゲートに供給される。上記MO3FETQI 1と
Ql3の接続点の信号は、電源電圧Vce側の出力MO
3FETQ14のゲートに供給される。Above MO3FETQI O and Ql2 and MO3FETQ
The signal obtained from the connection point of 11 and Ql3 is supplied to the gate of the next bush-pull type output MO5FET QI4°Ql5. Zuwanaji, MO3FETQIO and Ql2
The signal at the connection point is the output MO3FETQ1 on the ground potential side.
5 gates. The signal at the connection point of MO3FETQI1 and Ql3 above is the output MO3 on the power supply voltage Vce side.
Supplied to the gate of 3FETQ14.
残りの駆動段回路DVI〜DV3と出力回路OB1〜O
B3も上記類似の回路により構成される。The remaining drive stage circuits DVI to DV3 and output circuits OB1 to O
B3 is also constructed from a circuit similar to the above.
そして、出力回路0BO−OB3の出力端子は共通化さ
れて、言い換えるならば、ワイヤードオア構成とされて
1つの出力端子Doutに接続される。The output terminals of the output circuits 0BO to OB3 are shared, in other words, connected to one output terminal Dout in a wired-OR configuration.
上記各駆動段回路D’VO−DV3に供給するタイミン
グ信号φopQ〜φop3は、次のタイミング発生回路
TGによって形成される。The timing signals φopQ to φop3 supplied to each of the drive stage circuits D'VO to DV3 are generated by the following timing generation circuit TG.
特に制限されないが、タイミング発生回路TGは、アッ
プ/ダウンカウンタ回路C0NTと、上記アップ/ダウ
ンカウンタの計数出力信号を受けて、上記タイミング信
号φopQ〜φop3を形成するデコーダ回路DCRと
により構成される。上記アップ/ダウンカウンタC0N
Tには、2ビツトのアドレス信号AXiとAYiとがそ
の初期値として取り込まれる。すなわち、最初に出力す
るメモリアレイを指定する2進情報がアップ/ダウンカ
ウンタC0NTに供給されることによって、任意のメモ
リアレイから順に上記アップ/ダウンカウンタCONの
計数動作に従って時系列的な読み出しを行うものである
。言い換えるならば、アップ/ダウンカウンタC0NT
は、特に制限されないが、最初のカラムアドレスストロ
ーブ信qCASのロウレベルにより上記初期値の取り込
みを行う。そして、カラムアドレスストローブ信号CA
Sを一旦ハイレベルに復帰させてからロウレベルにする
毎にアンプ又はダウンの計数動作を行うので、上記最初
に指定した任意のメモリアレイから順に+1又は−1づ
つしたメモリアレイの読み出し信号を得ることができる
丁)のである。特に制限されないが、」二記アップ/グ
ウンの制御信号U/Dは、特定の外部端子を設けて供給
するものの他、ロウアドレス信号を取り込んだ後のロウ
アトi/スストロープ信号RASがロウレベルのますな
らアンプ信号とし、ハイレベルに変化させるとダウン信
号とする等によって形成されるものである(図示せず)
。Although not particularly limited, the timing generation circuit TG includes an up/down counter circuit C0NT and a decoder circuit DCR that receives the count output signal of the up/down counter and forms the timing signals φopQ to φop3. Above up/down counter C0N
2-bit address signals AXi and AYi are taken into T as their initial values. That is, by supplying binary information specifying the memory array to be output first to the up/down counter C0NT, time-series reading is performed sequentially from any memory array according to the counting operation of the up/down counter CON. It is something. In other words, the up/down counter C0NT
Although not particularly limited, the initial value is taken in by the first low level of the column address strobe signal qCAS. And column address strobe signal CA
Since the amplifier or down counting operation is performed every time S is returned to the high level and then set to the low level, the read signal of the memory array incremented by +1 or -1 can be obtained from the first specified arbitrary memory array. It is possible to do this. Although not particularly limited, the up/down control signal U/D may be supplied by providing a specific external terminal, or if the row at/slope signal RAS after taking in the row address signal is at a low level. It is formed by making it an amplifier signal and changing it to a high level to make it a down signal (not shown).
.
上記アップ/ダウンカウンタ回路C0NTの計数出力を
受けるデコーダDCRによりタイミング信号φopo〜
φop3が時系列的に形成される。これによって、4つ
の駆動段回路DVO〜DV3が択一的に次々に動作する
ので、4つのメモリアレイからの読め出し信号がシリア
ルに出力されるという;−プルモードを実現することが
できる。A timing signal φopo~ is generated by a decoder DCR receiving the count output of the up/down counter circuit C0NT.
φop3 is formed chronologically. As a result, the four drive stage circuits DVO to DV3 selectively operate one after another, so it is possible to realize a pull mode in which read signals from the four memory arrays are serially output.
なお、タイミング信号φopo〜φop3のロウレベル
によって不動作状態にされた駆動段回路DVO〜DV3
は、その出力をロウレベルにするので、出力回路OBO
〜OB3はハイインピーダンス状態となり、上記タイミ
ング信号φopo〜φop3のハイレベルによって動作
状態にされた駆動段回路DVO〜DV3を通して供給さ
れた信号を受ける出力回路OBO〜OB3の出力信号が
データ出力端子Doutから送出されるものである。Note that the drive stage circuits DVO to DV3 are rendered inactive by the low level of the timing signals φopo to φop3.
makes its output low level, so the output circuit OBO
~OB3 becomes a high impedance state, and the output signals of the output circuits OBO~OB3 that receive signals supplied through the drive stage circuits DVO~DV3 activated by the high level of the timing signals φopo~φop3 are output from the data output terminal Dout. It is something that is sent out.
(1)アップ/ダウンカウンタ回路を用いて、飄複数の
メモリアレイからの読み出し信号の出力順序を指定する
ことによって、双方向に対して常に最高速での出力信号
を得ることができるという効果が得られる。例えば、メ
モリアレイMARYIを指定して、次にメモリアレイM
ARY2から、又はメモリアレイMARYOから読み出
し信号を出力させるような場合、上記カウンタ回路の動
作をアンプ又はダウン動作を行わせることにより、前述
のような無駄な動作サイクルが生じないため、最高速で
出力させることができるものである。(1) By using an up/down counter circuit to specify the output order of read signals from multiple memory arrays, it is possible to always obtain output signals at the highest speed in both directions. can get. For example, specify memory array MARYI, then memory array M
When outputting a read signal from ARY2 or memory array MARYO, by performing an amplifier or down operation of the counter circuit, the above-mentioned wasted operation cycles are not generated, and the output is performed at the highest speed. It is something that can be done.
(2)上記(1)により、使い易いシリアル出力機能を
持つ半導体記憶装置を得ることができるという効果が得
られる。(2) According to (1) above, it is possible to obtain a semiconductor memory device having an easy-to-use serial output function.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、駆動段回路と
出力回路とは、タイミング信号に従ってその不動作期間
には出力回路をハイインピーダンス状態にし、動作期間
にはメインアンプからの信号を出力回路に供給するもの
であれば、何であってもよい。また、上記駆動段回路に
供給するタイミング発生回路は、アップ/ダウンカンウ
ラ回路の動作に従った時系列的なタイミング信号を形成
するものであれば、何であってもよい。さらに、上記ア
ップ/ダウンカウンタ回路の計数動作を行わせる入力信
号としてカラムアドレスストローブ信号を用いる場合、
その変化タイミングに形成された1シヨツトパルスを用
いるもの、或いは外部端子から上記入力信号を供給する
もの等種々の実施形態を採ることができるものである。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the drive stage circuit and the output circuit can be anything, as long as the output circuit is in a high impedance state during the non-operating period according to a timing signal, and the signal from the main amplifier is supplied to the output circuit during the operating period. It's okay. Further, the timing generation circuit supplied to the drive stage circuit may be of any type as long as it forms a time-series timing signal according to the operation of the up/down counter circuit. Furthermore, when using a column address strobe signal as an input signal for performing the counting operation of the up/down counter circuit,
Various embodiments can be adopted, such as one using one shot pulse formed at the timing of the change, or one in which the input signal is supplied from an external terminal.
また、メモリアレイM A RYを8分割して、8ビツ
トのデータをシリアルに出力するバイトモード等出力す
べきビット数とメモリアレイの分割数は、種々の変形を
採ることができるものである。Furthermore, the number of bits to be output and the number of divisions of the memory array can be modified in various ways, such as a byte mode in which the memory array M A RY is divided into eight and 8-bit data is serially output.
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるダイナミック型R
AMに適用した場合について説明したが、これに限定さ
れるものではなく、スクティソク型RAM、ROM (
リード・オンリー・メモリ)等であっても、この発明を
通用することによって、複数ビットのデータを双方向に
シリアルに読み出させる機能を持つ半導体記憶装置とし
て広く利用できるものである。The above explanation will mainly focus on the dynamic type R
Although we have explained the case where it is applied to AM, it is not limited to this, and it can be applied to Sukti Sok type RAM, ROM (
By applying the present invention, even a device such as a read-only memory (read-only memory) can be widely used as a semiconductor memory device having a function of serially reading data of multiple bits in both directions.
Claims (1)
されるメモリアレイと、分割された各メモリアレイから
の複数個の読み出し信号を時系列的に形成された選択信
号に従ってシリアルに出力する出力回路と、所定のタイ
ミング信号に従って計数動作を行うアップ/ダウンカウ
ンタ回路と、このアップ/ダウンカウンタ回路の計数出
力信号を受け、上記時系列的な選択信号を形成するタイ
ミング発生回路とを含むこkを特徴とする半導体記憶装
置。 2、上記アップ/ダウンカウンタ回路に供給されるタイ
ミング信号は、外部端子から供給されるカラムアドレス
ストローブ信号に従って形成された信号であるこを特徴
とする特許請求の範囲第1項記載の半導体記憶装置。 3、上記アップ/ダウンカウンタ回路には、特定の外部
アドレス信号のデコード出力が初期値として供給される
ものであることを特徴とする特許請求の範囲第1又は第
2項記載の半導体記憶装置。 4、上記複数に分割されたメモリアレイメモリアレイの
数に応じた複数のメインアンプ、駆動段回路及び出力パ
ンファ回路が設けられるものであり、上記駆動段回路が
上記時系列的な選択信号によって時系列的に動作状態に
なるものであることを特徴とする特許請求の範囲第1、
第2又は第3項記載の半導体記憶装置。[Claims] 1. A memory array that is divided into a plurality of parts and selected by a common address signal, and a plurality of read signals from each divided memory array according to a selection signal formed in time series. An output circuit that outputs serially, an up/down counter circuit that performs counting according to a predetermined timing signal, and a timing generation circuit that receives the counting output signal of the up/down counter circuit and forms the above-mentioned time-series selection signal. A semiconductor memory device comprising: 2. The semiconductor memory device according to claim 1, wherein the timing signal supplied to the up/down counter circuit is a signal formed according to a column address strobe signal supplied from an external terminal. 3. The semiconductor memory device according to claim 1 or 2, wherein the up/down counter circuit is supplied with a decoded output of a specific external address signal as an initial value. 4. A plurality of main amplifiers, drive stage circuits, and output amplifier circuits are provided according to the number of the memory arrays divided into the plurality of memory arrays, and the drive stage circuit is time-selected by the time-series selection signal. Claim 1, characterized in that the device enters the operating state in series,
The semiconductor memory device according to item 2 or 3.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59067695A JPS60211694A (en) | 1984-04-06 | 1984-04-06 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59067695A JPS60211694A (en) | 1984-04-06 | 1984-04-06 | Semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60211694A true JPS60211694A (en) | 1985-10-24 |
JPH0576719B2 JPH0576719B2 (en) | 1993-10-25 |
Family
ID=13352348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59067695A Granted JPS60211694A (en) | 1984-04-06 | 1984-04-06 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60211694A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6076089A (en) * | 1983-09-30 | 1985-04-30 | Nec Corp | Semiconductor memory |
-
1984
- 1984-04-06 JP JP59067695A patent/JPS60211694A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6076089A (en) * | 1983-09-30 | 1985-04-30 | Nec Corp | Semiconductor memory |
Also Published As
Publication number | Publication date |
---|---|
JPH0576719B2 (en) | 1993-10-25 |
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