JPS60210851A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS60210851A JPS60210851A JP6669484A JP6669484A JPS60210851A JP S60210851 A JPS60210851 A JP S60210851A JP 6669484 A JP6669484 A JP 6669484A JP 6669484 A JP6669484 A JP 6669484A JP S60210851 A JPS60210851 A JP S60210851A
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- Japan
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- wiring
- film
- insulating film
- si3n4
- sio2
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の電極とその配線体の構造と、そ
の製造方法に関するもので、特に半導体装置における高
信頼性の多層配線に使用される。
の製造方法に関するもので、特に半導体装置における高
信頼性の多層配線に使用される。
半導体装置における従来の多層配線を第１図に示す。図
（二おいて（１）は半導体基板、（２）は前記半導体基
板（１）上の第１層配線、（３）は全面に被着形成され
た層間絶縁膜、（４）は第２層配線である。上記従来の
構造ならびに製造方法によると、第１層配線（２）の断
面形状によっては眉間絶縁膜（３）にオーバハング（３
ａ）を生じ、第２層配線（４）によって助長されて段切
れ等を生じやすい。この傾向は多層になるほど強度にな
るという重大な問題がある。
（二おいて（１）は半導体基板、（２）は前記半導体基
板（１）上の第１層配線、（３）は全面に被着形成され
た層間絶縁膜、（４）は第２層配線である。上記従来の
構造ならびに製造方法によると、第１層配線（２）の断
面形状によっては眉間絶縁膜（３）にオーバハング（３
ａ）を生じ、第２層配線（４）によって助長されて段切
れ等を生じやすい。この傾向は多層になるほど強度にな
るという重大な問題がある。
上記問題点を改良するために、層間絶縁膜を例えばポリ
イミドのような有機膜の多層構造とし、その断面形状に
緩かな傾斜をもたせて第２層配線の段切れを防止する方
法もあるが、このような有機膜は外部からの汚染の例え
ばＮａや水などの侵入に対して弱く、配線材の電蝕など
が生じやすい。
イミドのような有機膜の多層構造とし、その断面形状に
緩かな傾斜をもたせて第２層配線の段切れを防止する方
法もあるが、このような有機膜は外部からの汚染の例え
ばＮａや水などの侵入に対して弱く、配線材の電蝕など
が生じやすい。
また、電気的特性から有機膜に固有のチャージ現象や、
界面トラップ準位などを有しやすく、電気的安定性、信
頼性に劣る。
界面トラップ準位などを有しやすく、電気的安定性、信
頼性に劣る。
次に配線構造において、多層配線では第１層目と第２層
目とは任意の個所、いわゆるスルーホールで接続できな
ければならず、この開孔部の寸法は配線層幅よりも狭く
なくてはならない制約がある。このため、スルーホール
抵抗を下げる（開孔部の寸法を大きくする）べく第１層
配線幅を拡げたり、あるいはスルーホールの形状を長手
方向に長方形に形成するなど、微細化に対する大きな制
約があった。
目とは任意の個所、いわゆるスルーホールで接続できな
ければならず、この開孔部の寸法は配線層幅よりも狭く
なくてはならない制約がある。このため、スルーホール
抵抗を下げる（開孔部の寸法を大きくする）べく第１層
配線幅を拡げたり、あるいはスルーホールの形状を長手
方向に長方形に形成するなど、微細化に対する大きな制
約があった。
この発明は上記従来の問題点に鑑みてなされたもので、
多層配線における配線層を平坦化するとともに、スルー
ホール寸法を下層配線幅まで拡張してスルーホール抵抗
を下げ配線の微細化をはかる。
多層配線における配線層を平坦化するとともに、スルー
ホール寸法を下層配線幅まで拡張してスルーホール抵抗
を下げ配線の微細化をはかる。
第１発明の半導体装置は配線体を囲繞する第１の絶縁膜
がこれよりも耐蝕性の大きい第２の絶縁膜を介して配線
体の側面に密接した絶縁膜構造を備えたことを特徴とす
るものである。第２発明の半導体装置の製造方法は上記
構造の半導体装置の絶縁膜構造の形成が、配線体に第２
の絶縁膜を被着し選択エツチングを施して配線体の側面
に所定幅に残し配線基部を形成する工程と、第１の絶縁
膜を全面に被着して配線基部の側方な埋めたのち第１の
絶縁膜に対する蝕刻速度が第２の絶縁膜に対する蝕刻速
度の１０倍以上の蝕刻液で配線基部上の第１の絶縁膜に
等方性の選択蝕刻を施すことを特徴とするものである。
がこれよりも耐蝕性の大きい第２の絶縁膜を介して配線
体の側面に密接した絶縁膜構造を備えたことを特徴とす
るものである。第２発明の半導体装置の製造方法は上記
構造の半導体装置の絶縁膜構造の形成が、配線体に第２
の絶縁膜を被着し選択エツチングを施して配線体の側面
に所定幅に残し配線基部を形成する工程と、第１の絶縁
膜を全面に被着して配線基部の側方な埋めたのち第１の
絶縁膜に対する蝕刻速度が第２の絶縁膜に対する蝕刻速
度の１０倍以上の蝕刻液で配線基部上の第１の絶縁膜に
等方性の選択蝕刻を施すことを特徴とするものである。
叙上により、配線体がその側壁に第１の絶縁膜よりも耐
蝕性の大きい第２の絶縁膜が密着された配線基部が形成
され、この上部に被着された第１の絶縁膜に対し等方性
にして高速の選択蝕刻を施すので高精度の平坦面を得る
ことができ多層配線に奏効する。
蝕性の大きい第２の絶縁膜が密着された配線基部が形成
され、この上部に被着された第１の絶縁膜に対し等方性
にして高速の選択蝕刻を施すので高精度の平坦面を得る
ことができ多層配線に奏効する。
また、スルーホール部は第２の絶縁膜上までスルーホー
ル形成ができるので、スルーホール部の電極が第１層の
配線幅より広くとれる利点もある。
ル形成ができるので、スルーホール部の電極が第１層の
配線幅より広くとれる利点もある。
次にこの発明を１実施例につき図面を参照して詳細に説
明する。
明する。
シリコン基板（１）にアルミニウム合金で厚さが約１μ
ｍの第１層配線（２）を所定の配線パターンに形成する
。上記第１層配線（２）のパターニングは反応型イオン
エツチング法（ＲＩＦ！と略称）等によってその断面の
１１１１１面が垂直に近い形状になるようにした方がよ
い。次にプラズマＣＶＤ法によって８＋、Ｎ４膜αＤを
第１層配線と同厚の約１μｍ（二形成する（第２図）。
ｍの第１層配線（２）を所定の配線パターンに形成する
。上記第１層配線（２）のパターニングは反応型イオン
エツチング法（ＲＩＦ！と略称）等によってその断面の
１１１１１面が垂直に近い形状になるようにした方がよ
い。次にプラズマＣＶＤ法によって８＋、Ｎ４膜αＤを
第１層配線と同厚の約１μｍ（二形成する（第２図）。
次に、 ＲＩＢによってＳｉ、Ｎ、膜ａＤに蝕刻を施し
、第１層配線（２）の側面に幅約０．８〜１．０μｍを
残しく第３図）、配線基部側と称する。
、第１層配線（２）の側面に幅約０．８〜１．０μｍを
残しく第３図）、配線基部側と称する。
次に、プラズマＣＶＤ法によって８ ｉｏ、膜０を第１
層配線（２）と同厚に全面に形成する。ついで、レジス
ト膜α４）を形成し、配線基部Ｕの８ｉ、’Ｎ、膜αυ
上にバターｙ ＥＰがあるようにパターン状開孔（１４
ｍ）を設ける（第４図）。ついで、上記開孔によって配
線基部■上の８ｉ０．膜Ｑ３に対しフッ化アンモニウム
（ＮＨ４Ｆ ）を用いて等方的に蝕刻を施す。この蝕刻
によれば、Ｓ１０．膜に対する蝕刻速度が８ｉ、Ｎ、膜
に対する蝕刻速度に対し１００倍以上であるため、８
ｔ０２膜に対する蝕刻によって発生する８ｉ、Ｎ４膜の
蝕刻は無視できる程度であり、配線基部上面の平坦性が
損なわれない。そして、ｓｉ、Ｎ４膜の上面はこの側方
の８ｉ０．膜の上面と平坦面に形成される（第５図）。
層配線（２）と同厚に全面に形成する。ついで、レジス
ト膜α４）を形成し、配線基部Ｕの８ｉ、’Ｎ、膜αυ
上にバターｙ ＥＰがあるようにパターン状開孔（１４
ｍ）を設ける（第４図）。ついで、上記開孔によって配
線基部■上の８ｉ０．膜Ｑ３に対しフッ化アンモニウム
（ＮＨ４Ｆ ）を用いて等方的に蝕刻を施す。この蝕刻
によれば、Ｓ１０．膜に対する蝕刻速度が８ｉ、Ｎ、膜
に対する蝕刻速度に対し１００倍以上であるため、８
ｔ０２膜に対する蝕刻によって発生する８ｉ、Ｎ４膜の
蝕刻は無視できる程度であり、配線基部上面の平坦性が
損なわれない。そして、ｓｉ、Ｎ４膜の上面はこの側方
の８ｉ０．膜の上面と平坦面に形成される（第５図）。
なお、上記蝕刻において蝕刻パターンの配線層（アルミ
ニウム合金層）に対するずれが０．５μｍ以下であれば
８ｉ、Ｎ、膜の側面に生ずる溝（１３ｍ）も少なく、次
（二この上部に形成される８鳳０゜膜（第６図（１３１
） ） ｌ二よって十分低減されて多層配線に好適な平
坦性が得られる。
ニウム合金層）に対するずれが０．５μｍ以下であれば
８ｉ、Ｎ、膜の側面に生ずる溝（１３ｍ）も少なく、次
（二この上部に形成される８鳳０゜膜（第６図（１３１
） ） ｌ二よって十分低減されて多層配線に好適な平
坦性が得られる。
次に多層配線を行なうために％第６図に示すように、８
＋Ｏ＠膜（１３１）を層間絶縁に必要な厚さに形成Ｌ
コレｌ：ｌ−１”ｓＮ４膜ａｌ）上ニスルーホ／ｌ／開
孔（１５１）の端縁があるようにバターニングする。こ
のバターニングにおいて層間絶縁膜の８ｉ０．膜（１３
１）に対し約１分間程度オーバーエツチングが施される
力ζこの間第１層配線（２）はエッチフグ液に曝されて
も実際上全く変化は生じない。また、これに隣接してい
る８ｉ、Ｎ４膜（１１１に対しても’ｓ ｔｏ、膜に対
するエツチング速度の１００分の１以下であることから
変化を生じないと見られる。次に全面に配線［１）（ア
ルミニウム合金）を層間絶縁膜の膜厚に被着し、スルー
ホール開孔（１５１）中に被着充填された配線層部をレ
ジスト膜で被覆し、ＲＩＢによって層間絶縁膜が露出す
るまで蝕刻を施して他の部分の配線層を除去する。
＋Ｏ＠膜（１３１）を層間絶縁に必要な厚さに形成Ｌ
コレｌ：ｌ−１”ｓＮ４膜ａｌ）上ニスルーホ／ｌ／開
孔（１５１）の端縁があるようにバターニングする。こ
のバターニングにおいて層間絶縁膜の８ｉ０．膜（１３
１）に対し約１分間程度オーバーエツチングが施される
力ζこの間第１層配線（２）はエッチフグ液に曝されて
も実際上全く変化は生じない。また、これに隣接してい
る８ｉ、Ｎ４膜（１１１に対しても’ｓ ｔｏ、膜に対
するエツチング速度の１００分の１以下であることから
変化を生じないと見られる。次に全面に配線［１）（ア
ルミニウム合金）を層間絶縁膜の膜厚に被着し、スルー
ホール開孔（１５１）中に被着充填された配線層部をレ
ジスト膜で被覆し、ＲＩＢによって層間絶縁膜が露出す
るまで蝕刻を施して他の部分の配線層を除去する。
そして、第７図に示すように層間絶縁膜のＳｉｎ。
層（１３１）の配線層ψ１）が得られる。図において配
線層０１）は２Ｐが示されるが、配線は折曲（Ｕターン
）形成されたもので、電気的には一つのパターンとみて
よいものである。かかる配線層Ｑｌ：第２層配線（２２
ａ） 、 （２２ｂ）を設ける手段は第１Ｒ配線と全く
同様に達成できる。なお、図の（１３２）は別０２膜で
ある。
線層０１）は２Ｐが示されるが、配線は折曲（Ｕターン
）形成されたもので、電気的には一つのパターンとみて
よいものである。かかる配線層Ｑｌ：第２層配線（２２
ａ） 、 （２２ｂ）を設ける手段は第１Ｒ配線と全く
同様に達成できる。なお、図の（１３２）は別０２膜で
ある。
上に述べたように、この発明にかかる半導体装置は配線
体を囲繞して隣接の配線体との間を埋める絶縁膜が、こ
れよりも耐蝕性の大きい絶縁膜を介して配線体に接する
ようにした配線構造であり。
体を囲繞して隣接の配線体との間を埋める絶縁膜が、こ
れよりも耐蝕性の大きい絶縁膜を介して配線体に接する
ようにした配線構造であり。
多層配線に好適である。そして、多層配線において、第
８図に示すようにスルーホール電極０りはその外周の少
くとも２個所（２２ａ） 、 （２２ｂ）で耐蝕性の大
きい絶縁膜ａυに接している構造上の特徴があるといえ
る。
８図に示すようにスルーホール電極０りはその外周の少
くとも２個所（２２ａ） 、 （２２ｂ）で耐蝕性の大
きい絶縁膜ａυに接している構造上の特徴があるといえ
る。
この発明によれば、各配線層がはげ平坦に形成され、段
切れなど配線体のステップカバレージに起因する不良が
なくなる。
切れなど配線体のステップカバレージに起因する不良が
なくなる。
また、層間膜などに無機質材を用いることができ、電気
的特性、信頼性が向上する。
的特性、信頼性が向上する。
さらに層間膜中に多結晶シリコンなど半導体物質を使用
した場合、その側面も絶縁的に分離されているため、微
少な素子分離を行なうことができ、三次元デバイスの基
板とすることも可能である。
した場合、その側面も絶縁的に分離されているため、微
少な素子分離を行なうことができ、三次元デバイスの基
板とすることも可能である。
スルーホール電極については第７図に示すように、配線
幅よりも広幅になるので従来の配線パターン設計におけ
る制約も解消されスルーホール抵抗を低減することが達
成される。
幅よりも広幅になるので従来の配線パターン設計におけ
る制約も解消されスルーホール抵抗を低減することが達
成される。
【図面の簡単な説明】
第１図は従来の半導体装置の配線層の形状を示す断面図
、第２図ないし第５図はこの発明にかかる半導体装置の
第１層配線部の形成方法を工程順に示すいずれも断面図
、’１４’５６図と第７図は多層配線の形成方法を工程
順に示すいずれも断面図、第８図は多層配線部を示し、
図（−）は断面図、図（ｂ）は平面図である。 ２、２１ 、２２Ｍ 、 ２２ｂ −＝・＄ １ （２
）層配線層１１・・・・８ｉ、Ｎ、膜 婬・・・・・配線基部 １３、１３１．１３２・・・８１０．膜代理人 弁理士
井 上 −男 第 １ 図 第 ２ 図 第 ３ 図 第５図 第 ６ 図 第７図 第 ８ 図 （（１） ２１０ ｆ／ Ｚ／ Ｚ
、第２図ないし第５図はこの発明にかかる半導体装置の
第１層配線部の形成方法を工程順に示すいずれも断面図
、’１４’５６図と第７図は多層配線の形成方法を工程
順に示すいずれも断面図、第８図は多層配線部を示し、
図（−）は断面図、図（ｂ）は平面図である。 ２、２１ 、２２Ｍ 、 ２２ｂ −＝・＄ １ （２
）層配線層１１・・・・８ｉ、Ｎ、膜 婬・・・・・配線基部 １３、１３１．１３２・・・８１０．膜代理人 弁理士
井 上 −男 第 １ 図 第 ２ 図 第 ３ 図 第５図 第 ６ 図 第７図 第 ８ 図 （（１） ２１０ ｆ／ Ｚ／ Ｚ
Claims (2)
- （１）配線体を囲繞する第１の絶縁膜がこれよりも耐蝕
性の大きい第２の絶縁膜を介して配線体の側面に密接し
た絶縁膜構造を有した半導体装置。 - （２）半導体装置の配線体を囲繞する第１の絶縁膜がこ
れよりも耐蝕性の大きい第２の絶縁膜を介して配線体に
密接した絶縁膜構造の形成が、配線体に第２の絶縁膜を
被着しこれに選択エツチングを施して配線体の側面に所
定幅に残し配線基部を形成する工程と、前記第１の絶縁
膜を全面に被着して配線基部の側方な埋めたのち第１の
絶縁膜に対する蝕刻速度が第２の絶縁膜に対する蝕刻速
度の１０倍以上の蝕刻液で配線基部上の第１の絶縁膜に
等方性の選択蝕刻を施すことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6669484A JPS60210851A (ja) | 1984-04-05 | 1984-04-05 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6669484A JPS60210851A (ja) | 1984-04-05 | 1984-04-05 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60210851A true JPS60210851A (ja) | 1985-10-23 |
Family
ID=13323297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6669484A Pending JPS60210851A (ja) | 1984-04-05 | 1984-04-05 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60210851A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208243A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | 半導体装置の製造方法 |
| US5005067A (en) * | 1987-03-12 | 1991-04-02 | Fuji Xerox Co., Ltd. | Semiconductor integrated circuit |
| US5236870A (en) * | 1987-03-12 | 1993-08-17 | Fuji Xerox Co., Ltd. | Method of making a semiconductor integrated circuit utilizing insulators which react distinctly from each other |
| US5453634A (en) * | 1987-12-21 | 1995-09-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5261980A (en) * | 1975-11-18 | 1977-05-21 | Toshiba Corp | Production of semiconductor device |
| JPS5893254A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-04-05 JP JP6669484A patent/JPS60210851A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5261980A (en) * | 1975-11-18 | 1977-05-21 | Toshiba Corp | Production of semiconductor device |
| JPS5893254A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (4)
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| JPS63208243A (ja) * | 1987-02-24 | 1988-08-29 | Nec Corp | 半導体装置の製造方法 |
| US5005067A (en) * | 1987-03-12 | 1991-04-02 | Fuji Xerox Co., Ltd. | Semiconductor integrated circuit |
| US5236870A (en) * | 1987-03-12 | 1993-08-17 | Fuji Xerox Co., Ltd. | Method of making a semiconductor integrated circuit utilizing insulators which react distinctly from each other |
| US5453634A (en) * | 1987-12-21 | 1995-09-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor device |
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