JPS60206225A - Error correcting and decoding circuit - Google Patents

Abstract

PURPOSE:To increase the degree of freedom of the operation of a CPU by providing a buffer memory, and transferring data before and after correction to said memory automatically without reference to the operation of the CPU. CONSTITUTION:An error correcting circuit 12 includes a data transfer part and supplies received data for correction applied to an input terminal 15 to the buffer memory 13 through a local data bus 17. The circuit 12 has an address generating part and supplies an address signal to the 2nd input terminal of an address switching circuit 14. An optional address signal is supplied from the CPU to the 1st input terminal of the circuit 14, but the signal at the 2nd input terminal is selected by said operation. Then, the circuit 12 supplies the address signal to the 2nd input terminal of the circuit 14 and a data bus switching circuit 16 is so controlled to separate a CPU data bus 10 and the bus 17 from each other at the same time, and the circuit 12 receives the output signal of the memory 13. The CPU is released during this period. Then, data after correction is supplied to the memory 13 as well. At this time, the circuit 16 separated the bus 17 from the bus 10 as well and the circuit 12 outputs an up-to-date address signal.

Description

【発明の詳細な説明】 （技術分野） 本発明はＴＶ信号の垂直帰線期間にディジタル信号とし
てコード化した文字・図形情報を多重伝送するコード方
式文字放送に好適な符号の誤シ制御に関するものであり
、特に伝送路で生じたピット誤シを訂正することによっ
て最大限回復させようとする誤シ訂正復号回路に関する
ものである。[Detailed Description of the Invention] (Technical Field) The present invention relates to code error control suitable for coded teletext broadcasting in which character/graphic information encoded as digital signals is multiplexed transmitted during the vertical retrace period of a TV signal. In particular, it relates to an error correction decoding circuit that attempts to recover as much as possible by correcting pit errors occurring in a transmission path.

（技術的背景） ＴＶ伝送路を使用するこの種サービスにおける誤シ訂正
方式として１・母ケットを２７２ビツトで構成し、デー
タビット２７２ビツト、情報ビット１９０ビツト、およ
びノやりティビット８２ビツトのデータ信号を形成して
伝送し、復号する方式が特願昭５８−６５７９、特願昭
５８−５４００２、および特願昭５８−９００１７に示
されている。(Technical Background) As an error correction method for this type of service that uses a TV transmission channel, a data signal consisting of 272 bits for the first base ket, 272 data bits, 190 information bits, and 82 missing bits is used. A system for forming, transmitting, and decoding is shown in Japanese Patent Application No. 58-6579, Japanese Patent Application No. 58-54002, and Japanese Patent Application No. 58-90017.

ここに開示されている誤シ訂正復号回路の構成を第１図
に示す。第１図において、１は図示しないＣＰＵにつな
がるＣＰＵパスラインであって出力ポート２０入力端子
、および入力ポート３の出力端子に接続されている。出
力デート２の出力信号は誤シ訂正回路に供給され、入力
ポート３０入力信号は誤シ訂正回路から供給される。誤
シ訂正回路４は、並−直列変換回路、直−並列変換回路
、シンドロームレジスタ、データレジスタ等を含んでお
シ、（２７２，１９０）符号を訂正する動作を行なう。FIG. 1 shows the configuration of the error correction decoding circuit disclosed herein. In FIG. 1, reference numeral 1 denotes a CPU pass line connected to a CPU (not shown), and is connected to an input terminal of an output port 20 and an output terminal of an input port 3. The output signal of output date 2 is supplied to the error correction circuit, and the input port 30 input signal is supplied from the error correction circuit. The error correction circuit 4 includes a parallel-to-serial conversion circuit, a serial-to-parallel conversion circuit, a syndrome register, a data register, etc., and performs an operation to correct the (272,190) code.

次に第１図の動作を説明する。訂正前データがＣＰＵか
らＣＰＵパスライン１を介して出力ポート２に供給され
る。出力ポート２によって受取られた前記訂正前データ
は誤シ訂正回路４によって訂正され、入力ポート３に供
給され、ＣＰＵパスライン１を介してＣＰＵに送達され
る。Next, the operation shown in FIG. 1 will be explained. The uncorrected data is supplied from the CPU to the output port 2 via the CPU path line 1. The uncorrected data received by the output port 2 is corrected by the error correction circuit 4, supplied to the input port 3, and delivered to the CPU via the CPU path line 1.

第１図においてＣＰＵパスを介するＣＰＵと誤シ訂正部
との信号の授受が例えば８ビット単位で行なわれるもの
とすると、１パケツト＝２７２ビツトの訂正前データを
ＣＰＵから誤シ訂正復号回路に供給するのに３４バイト
時間を必要とし、また、誤シ訂正回路４で訂正された１
　／ＩＰケットのデータを誤シ訂正復号回路からＣＰＵ
に供給するのに同様の時間がかかる。In FIG. 1, assuming that signals are exchanged between the CPU and the error correction unit via the CPU path in units of 8 bits, for example, 1 packet = 272 bits of uncorrected data is supplied from the CPU to the error correction decoding circuit. It takes 34 bytes to complete the error correction circuit 4.
/IP packet data is sent from the error correction decoding circuit to the CPU.
It takes a similar amount of time to supply.

さらに、日本の文字放送においては、１垂直期間に最大
にｉｊチケットでの送信が可能であシ、これらをすべて
処理しようとすると１垂直期間＝１６、６７　ｍｓの間
に前記ＣＰＵと誤シ訂正復号回路とのこれらの転送はＣ
ＰＵの書込み、読出し命令によって行なわれるものであ
シ１、この転送の時間の間、ＣＰＵは他の処理ができな
いため、文字放送の受信・表示に必要なコードの解読や
表示フォーマットの生成などの処理に支障をきたすこと
になる。特に、誤シ訂正回路４における誤シ訂正動作は
ＣＰＵの動作とは非同期に行なわれるため、ＣＰＵはｌ
／４′ケット分の誤シ訂正が終了したか否かを常時、検
出して、誤シ訂正が終了したら即座に、入力ポート３か
らのデータを読み取る動作に移行しなければならないた
め、ＣＰＵの他の処理が断続的かつひんばんに中断され
てしまう。Furthermore, in Japanese teletext broadcasting, it is possible to transmit a maximum of ij tickets in one vertical period, and if you try to process all of them, the CPU and the error code will be corrected in one vertical period = 16, 67 ms. These transfers with the decoding circuit are C
This is done by the PU's write and read commands.1 During this transfer time, the CPU cannot perform any other processing, so it cannot perform other processing such as decoding the codes necessary for receiving and displaying teletext and generating display formats. This will hinder processing. In particular, since the error correction operation in the error correction circuit 4 is performed asynchronously with the operation of the CPU, the CPU
Since it is necessary to constantly detect whether or not the error correction for /4' packets has been completed, and immediately shift to the operation of reading data from input port 3 after the error correction has been completed, the CPU Other processes are interrupted intermittently and frequently.

実際の文字放送においては垂直帰線期間中に複数ノｆケ
ットのデータがシリアルに送信されてくるので、第１図
のような回路構成においては、シリアル受信データを直
−並列変換しＣＰＵが読取シ、場合によってはメモリに
一時保管する動作も行なわなくてはならない。In actual teletext broadcasting, multiple nof packets of data are transmitted serially during the vertical retrace period, so in the circuit configuration shown in Figure 1, the serially received data is serial-parallel converted and read by the CPU. In some cases, it may also be necessary to temporarily store the data in memory.

以上説明したように第１図に示した従来技術ではＣＰＵ
の負担が大きく、処理時間の多くをさかねばならず、事
実上、文字放送の受信と表示に必要なすべでの処理を行
なえなくなってしまうという欠点があった。As explained above, in the conventional technology shown in FIG.
This has the disadvantage that it requires a large amount of processing time and a large amount of processing time, making it virtually impossible to perform all the processing necessary for receiving and displaying teletext.

（発明の目的と概要） 本発明は従来技術の欠点を除去するために訂正前データ
と訂正後データとを格納・保持するためのバッファメモ
リを有し、ＣＰＵの動作とは無関係に受信された訂正前
データを前記バッファメモリに自動的に転送するととも
に訂正されたデータを前記バッファメモリに自動的に転
送するようにしてＣＰＵの動作の自由度を増大させるよ
うにしたものである。(Objective and Summary of the Invention) In order to eliminate the drawbacks of the prior art, the present invention has a buffer memory for storing and holding uncorrected data and post-corrected data, and the present invention has a buffer memory for storing and holding uncorrected data and post-corrected data. The degree of freedom of operation of the CPU is increased by automatically transferring uncorrected data to the buffer memory and automatically transferring corrected data to the buffer memory.

（発明の実施例） 本発明の第一の実施例の回路図を第２図に示す。(Example of the invention) A circuit diagram of the first embodiment of the present invention is shown in FIG.

第２図において１０はＣＰＵのデータバス、また１ノは
ＣＰＵのアドレスバスである。ＣＰＵのデータバス１０
はデータバス制御回路１６の第１の入出力端子に接続さ
れ、前記データバス制御回路１６の第２の入出力端子は
ローカルデータバス１２に接続され、ローカルデータバ
ス１７は誤シ訂正回路１２のデータ入出力端子に接続さ
れるとともに、バッファメモリ１３のデータ入出力端子
に接続されている。In FIG. 2, 10 is a data bus of the CPU, and 1 is an address bus of the CPU. CPU data bus 10
is connected to a first input/output terminal of the data bus control circuit 16, a second input/output terminal of the data bus control circuit 16 is connected to the local data bus 12, and the local data bus 17 is connected to the error correction circuit 12. It is connected to a data input/output terminal and also to a data input/output terminal of the buffer memory 13.

前記ＣＰＵのアドレスバス１１はアドレス切替回路１４
の第一の入力端子に接続されている。前記アドレス切替
回路の出力端子は前記バッファメモリのアドレス入力端
子に接続されている。１５は受信データ入力端子であシ
、前記誤シ訂正回路１２の信号入力端子に接続されてい
る。前記＆ｉＪ）訂正回路はアドレス出力端子１８を有
しておシ、このアドレス出力端子が前記アドレス切替回
路１４の第２の入力端子に接続されている。The address bus 11 of the CPU is an address switching circuit 14.
is connected to the first input terminal of. An output terminal of the address switching circuit is connected to an address input terminal of the buffer memory. Reference numeral 15 denotes a received data input terminal, which is connected to the signal input terminal of the error correction circuit 12. The &iJ) correction circuit has an address output terminal 18, and this address output terminal is connected to the second input terminal of the address switching circuit 14.

次に第２図の動作を説明する。Next, the operation shown in FIG. 2 will be explained.

受信された放送信号のうち垂直帰線期間に挿入されてい
る文字放送信号だけが抽出されて第２図の受信データ入
力端子１５に加えられ、誤り訂正回路１２に供給される
。この文字放送信号は１・母ケットあたり情報ビットが
１９０ビツトおよびノぐリティ・ビットが８２ビツトの
つごうデータビットとして２７２ピツトの２値シリアル
データである。垂直帰線期間のうち１０〜２１Ｈ目の任
意の各１水千規査期間ごとに１・ぐケラ）＝２７２ビツ
トのデータが送られてくる。１垂直帰線消去期間あたシ
最大で１２ノぐケラト分のデータが送られてくる。Of the received broadcast signals, only the teletext signal inserted in the vertical blanking period is extracted and applied to the received data input terminal 15 in FIG. 2, and supplied to the error correction circuit 12. This teletext signal is binary serial data with 272 pits as data bits each including 190 information bits and 82 integrity bits per mother packet. Data of 1·Guchera=272 bits is sent for each arbitrary scanning period from the 10th to the 21st H during the vertical retrace period. Up to 12 kerats of data are sent per vertical blanking period.

第１の動作モードにおいては・ぐケラト受信データをロ
ーカルデータバス１７を介してバッファメモリ１３に書
込む。In the first operating mode, the received data is written into the buffer memory 13 via the local data bus 17.

誤シ訂正回路１２は後に詳細回路構成を説明することに
なるがデータ転送部を含んでおシ、前記受信データ入力
端子１５に加えられたシリアル文字放送信号を直−並列
変換して、ローカルデータバス１７に送出し、これを介
してバッファメモリ１３に供給する。ローカルデータバ
ス１２のビット数はＣＰＵの種類により、あるいはバッ
ファメモリのビット構成によシ任意に選ばれるが実用的
には、８ビツトないし１６ビツトである。以下の説明テ
ハＣＰＵパス、ローカルデータバスともに８ビツトの場
合について説明する。The error correction circuit 12 includes a data transfer section, the detailed circuit configuration of which will be explained later, and converts the serial teletext signal applied to the received data input terminal 15 from serial to parallel to convert it into local data. The data is sent to the bus 17 and supplied to the buffer memory 13 via this. The number of bits of the local data bus 12 can be arbitrarily selected depending on the type of CPU or the bit configuration of the buffer memory, but in practice it is 8 bits to 16 bits. The following explanation will be based on the case where both the CPU path and the local data bus are 8 bits.

同時に誤シ訂正回路１２はアドレス生成部を有し、バッ
ファメモリ１３の中のどのアドレスに書込むかを指定す
るためのアドレス信号をアドレス出力端子１．８に出力
し、アドレス切替回路１４の第２の入力端子に供給する
。At the same time, the error correction circuit 12 has an address generation section and outputs an address signal for specifying which address in the buffer memory 13 to write to the address output terminal 1.8, and outputs an address signal to the address output terminal 1.8 of the address switching circuit 14. 2 input terminal.

アドレス切替回路１４の第１の入力端子には、ＣＰＵア
ドレスバスを介してＣＰＵから任意のアドレス信号が供
給されているが第１の動作モード、すなわち、シリアル
受信データの転送時においては第２の入力端子の信号が
選択されてアドレス切替回路の出力端子に出て、バッフ
ァメモリ１３のアドレス入力端子に供給されるごとく制
御されている。同時に、ＣＰＵデータバス１ｏとローカ
ルデータバス１７とは分離されるようにデータバス制御
回路ノロが制御される。かくして、第１の動作モードに
おいてはシリアル受信データが誤シ訂正回路中のアドレ
ス生成部によって指定されるバッファメモリ１３のアド
レスに書込まれる。An arbitrary address signal is supplied to the first input terminal of the address switching circuit 14 from the CPU via the CPU address bus. Control is such that the signal at the input terminal is selected, output to the output terminal of the address switching circuit, and supplied to the address input terminal of the buffer memory 13. At the same time, the data bus control circuit is controlled so that the CPU data bus 1o and the local data bus 17 are separated. Thus, in the first operation mode, serially received data is written to the address of the buffer memory 13 designated by the address generator in the error correction circuit.

後に説明するように、第１の動作モードにおける転送す
なわち、シリアル受信データ（訂正前データ）の転送は
、ノクッファメモリ１３の中の、訂正後のデータが格納
されるエリアとは異なるエリアに書込まれる。As will be explained later, the transfer in the first operation mode, that is, the transfer of serial reception data (data before correction), is written in an area in the knockoff memory 13 that is different from the area where the data after correction is stored. .

また第１の動作モードにおける転送においては、ローカ
ルデータバス１７のビット容量を仮シに８ビツトとすれ
ば１ノやケット＝２７２ビットのデータを転送するのに ２７２÷８＝３４　となシ ３４回にわけて行なう。従って、バッファメモリ１３の
中にあっては、訂正前のデータとして３４アドレス分が
必要になる。バッファメモリ１３中に複数・ぐケラト、
例えば１２ノ母ケット分の訂正前データを格納すれば３
４アドレスを１ブロツクとして１２ブロック分のメモリ
エリアが必要である。In addition, in the case of transfer in the first operation mode, if the bit capacity of the local data bus 17 is hypothetically 8 bits, 272÷8=34 is required to transfer data of 1 node=272 bits. Do it in batches. Therefore, in the buffer memory 13, 34 addresses are required as data before correction. Multiple gukerato in buffer memory 13,
For example, if you store uncorrected data for 12 mother packets, 3
A memory area for 12 blocks is required, with 4 addresses as one block.

第１の動作モードの転送は、実用的には、１垂直帰線消
去期間の全・ぐケラト（例えば１２パケツト）を連続し
て転送するのがよい。そしてこの間ＣＰＵは伺も介在し
なくてよいから、他の処理を行なっていてよい。For transfer in the first operation mode, practically, it is preferable to continuously transfer all packets (for example, 12 packets) of one vertical blanking period. During this time, the CPU does not need to intervene, so it can perform other processing.

第２の動作モードでは、第１の動作モードでいったんバ
ッファメモリに格納された訂正前データを訂正すべく誤
９訂正回路に供給し訂正する。In the second operation mode, the uncorrected data once stored in the buffer memory in the first operation mode is supplied to the error 9 correction circuit for correction.

第２の動作モードにおいて、誤シ訂正回路１２は前記ア
ドレス出力端子１８にバッファメモリ１３の中の読み出
すべきロケーションのアドレス信号を送出し前記アドレ
ス切替回路１４の第２の入力端子に供給する。この場合
、つ１１第２の動作モードにおいては、第２の入力端子
の信号を選択して、出力端子に送出するようにアドレス
切替回路１４が動作す−るので誤シ訂正回路のアドレス
出力信号がバッファメモリのアドレス入力端子に供給さ
れる。In the second operation mode, the error correction circuit 12 sends an address signal of a location to be read in the buffer memory 13 to the address output terminal 18 and supplies it to the second input terminal of the address switching circuit 14. In this case, in the second operation mode, the address switching circuit 14 operates to select the signal at the second input terminal and send it to the output terminal, so that the address output signal of the error correction circuit is is supplied to the address input terminal of the buffer memory.

同時にデータバス切替回路１６はＣＰＵデータバス１０
とローカルデータバス１７とを分離するよう制御される
ので、誤り訂正回路１２はローカルデータバス１７を介
してバッファメモリ１３の出力信号を受入れる。かくし
て、誤シ訂正回路１２が指定するアドレスのバッファメ
モリ１３の内容が誤り訂正回路１２に入る。ローカルデ
ータバス１７０ビツト数を８ビツトとすれば、これら第
２の動作モードにおけるデータ転送は８ビツトごとに行
なわれ、１回＝８ビットの転送が行なわれる毎に誤り訂
正回路１２のアドレス出力端子の信号が変化す為ので、
バッファメモリ１３中の訂正前データが順次、誤り訂正
回路に転送される。３４回の転送によって、２７２ビツ
ト＝１パケツトのデータ転送が完了する。誤シ訂正回路
１２はｌ　ｉ４ケットのデータを、単位ブロックとして
扱い誤シ訂正を行なう。At the same time, the data bus switching circuit 16
The error correction circuit 12 receives the output signal of the buffer memory 13 via the local data bus 17. Thus, the contents of the buffer memory 13 at the address designated by the error correction circuit 12 enter the error correction circuit 12. If the number of 170 bits of the local data bus is 8 bits, data transfer in these second operation modes is performed every 8 bits, and the address output terminal of the error correction circuit 12 is output every time 8 bits are transferred. Because the signal changes,
The uncorrected data in the buffer memory 13 is sequentially transferred to the error correction circuit. Data transfer of 272 bits=1 packet is completed by 34 transfers. The error correction circuit 12 treats the l i4 ket data as a unit block and performs error correction.

第２の動作モードにおけるバッファメモリ１３から誤シ
訂正回路１２への訂正前データ転送は誤シ訂正回路１２
によって管理されるのでこの間ＣＰＵは介在しなくてよ
（ＣＰＵは他の処理を行なうことができる。The uncorrected data transfer from the buffer memory 13 to the error correction circuit 12 in the second operation mode is performed by the error correction circuit 12.
During this time, the CPU does not need to intervene (the CPU can perform other processing).

第２の動作モードによって転送・訂正が行なわれると第
３の動作モード、すなわち訂正されたデータを８ビツト
ずつ３４回にわたって、バッファメモリに書込む動作モ
ードに入る。第２の動作モードによって訂正された１）
ぐケラトのデータは８ビツトずつ順番にＣＰＵデータバ
ス１７に載せられバッファメモリ１３のデータ入出力端
子に供給される。第３の動作モードにおいてもデータバ
ス制御回路１６は、ＣＰＵデータバス１０からローカル
データバス１７を分離するよう動作する。When transfer and correction are performed in the second operation mode, a third operation mode is entered, that is, an operation mode in which corrected data is written to the buffer memory 34 times in 8-bit increments. 1) corrected by the second operating mode
The data of each 8 bits are sequentially placed on the CPU data bus 17 and supplied to the data input/output terminal of the buffer memory 13. Also in the third operation mode, the data bus control circuit 16 operates to separate the local data bus 17 from the CPU data bus 10.

他方、誤シ訂正回路１２はバッファメモリ１３にアドレ
ス信号を供給すべくアドレス出力信号をアドレス切替回
路１４の第２の入力端子に与える。On the other hand, the error correction circuit 12 applies an address output signal to the second input terminal of the address switching circuit 14 in order to supply the buffer memory 13 with an address signal.

第３の動作モードにおいてもアドレス切替回路１４は第
２の入力端子に与えられるアドレス信号を選択し、バッ
ファメモリ１３のアドレス入力端子に供給すべく動作す
る。誤シ訂正回路１２は、８ビツトの訂正後のデータを
ローカルデータバス１７に送出するごとに、アドレス出
力信号を更新するように動作するので、誤シ訂正済みデ
ータが順次バッファメモリ１３に格納される。In the third operation mode as well, the address switching circuit 14 operates to select the address signal applied to the second input terminal and supply it to the address input terminal of the buffer memory 13. The error correction circuit 12 operates to update the address output signal every time the 8-bit corrected data is sent to the local data bus 17, so that the error corrected data is sequentially stored in the buffer memory 13. Ru.

この際、訂正後データを訂正前データが格納されていた
同じアドレスに格納すると訂正前データが消滅してしま
う。訂正前のデータを保持しておくためには、訂正後の
データを異なるエリアに格納する必要がある。第３図お
よび第４図は、バッファメモリにデータを格納する際の
マツピングを例示するものである。At this time, if the corrected data is stored at the same address where the uncorrected data was stored, the uncorrected data will disappear. In order to retain the data before correction, it is necessary to store the data after correction in a different area. 3 and 4 illustrate mapping when storing data in the buffer memory.

第３図において２０〜３ノおよび４０〜５１はそれぞれ
ｌ　ｔ４ケット分のデータを格納するためのメモリエリ
アである。１ノ母ケツトは３４バイトのデータからなる
から、バイト単位でアドレス付けをするとすれば１パケ
ット分のメモリエリアは３４番地分あればよい。そこで
１７ぐケラト目の訂正前データをＯ番地〜３３番地即ち
、２０に割シ当て、２ノぐケラト目の訂正前データを３
４番地〜６７番地即ち、２１に割り当て、３ノぐケラト
目の訂正前データを６８番地〜１０１番地即ち、２２に
割り当て、以下同様にして、１２ノぐケラト目の訂正前
データを３７４７４番地〜４０７即ち３１に割シ当てる
。In FIG. 3, numerals 20 to 3 and 40 to 51 are memory areas for storing data for four kets, respectively. Since one mother packet consists of 34 bytes of data, if addresses are assigned in byte units, the memory area for one packet only needs to be 34 addresses. Therefore, the uncorrected data of the 17th kerato is assigned to addresses O to 33, that is, 20, and the uncorrected data of the 2nd kerato is assigned to 3.
Allocate uncorrected data to addresses 4 to 67, i.e., 21, assign uncorrected data of the 3rd kerato to addresses 68 to 101, i.e., 22, and in the same manner, assign uncorrected data of the 12th kerat to addresses 37474 to 37474. 407, that is, 31.

他方、訂正後データの格納エリアとして４０〜５１を用
意する。番地で言えば４０８０８番地８１５１５番地１
２７ぐケラト分のエリアである。On the other hand, areas 40 to 51 are prepared as storage areas for corrected data. In terms of address, 40808-81515-1
It is an area of 27 kerats.

ＣＰＵを使う装置あるいはメモリを使う装置においては
、データ長だけでなくアドレスのサイズも２”　（ｎは
整数）にとるのがソフトウェアおよび・〜−ドウェアの
面で便利な場合が多い。第４図においては１パケット分
のメモリエリアとして２６＝６４バイトだけ確保してい
る。また、訂正前、訂正後いずれの領域に対しても２’
　＝　１６・やケラト分のエリアを確保している。この
ようにバッファメモリのマツピングを行なうと、不必要
なメモリエリアが生ずるが、このエリアは他の用途に使
用することができる。第４図の方法によれば２０４８バ
イト（慣例的に２にバイトと呼んでいる）のメモリエリ
アがあればよく、いわゆる１６にビットのＲＡＭがちょ
うど使用可能となシ便利である。In devices that use a CPU or memory, it is often convenient for software and hardware to set not only the data length but also the address size to 2'' (n is an integer).Figure 4 In this case, only 26=64 bytes are reserved as the memory area for one packet.In addition, 2' is reserved for both the area before and after correction.
= An area equivalent to 16. and Kerato has been secured. Mapping buffer memory in this manner creates unnecessary memory area, but this area can be used for other purposes. According to the method shown in FIG. 4, a memory area of 2048 bytes (commonly called 2 bytes) is required, and it is convenient because just 16 bits of RAM can be used.

次に第４の動作モードについて説明する。第４の動作モ
ードにおいては、ＣＰＵが誤シ訂正されたデータを処理
し、表示を行なうようにするために、バッファメモリ１
３に格納された誤り訂正済データを取り込む。第２図に
おいて、第４の動作モードにおいてはアドレス切替回路
１４が第１の入力端子に与えられた信号を選択してバッ
ファメモリ１３のアドレス入力端子に与えるように動作
するので、ＣＰＵが指定するアドレスがＣＰＵアドレ１
スパス１１およびアドレス切替回路１４を介してバッフ
ァメモリ１３に供給される。同時に第４の動作モードに
おいては、データバス制御回路１６がＣＰＵ　ｆ　−タ
パス１０をローカル７’−タパス１７に連結するように
動作する。かくして第４の動作モードにおいては、ＣＰ
Ｕがアドレス指定するバッファメモリＩ３の内容がロー
カルデータバス１７、制御回路１６およびＣＰＵデータ
バス１０を介してＣＰＵ　、あるいは主記憶装置に読み
込まれる。ＣＰＵは所望の時期にバッファメモリ１３に
格納された訂正済データを取出し、これに基ゴいて文字
放送に必要な表示を行なうべくデータ処理を行なうこと
ができる。Next, the fourth operation mode will be explained. In the fourth operating mode, the buffer memory 1 is used to process and display the error-corrected data.
3. Import the error-corrected data stored in 3. In FIG. 2, in the fourth operation mode, the address switching circuit 14 operates to select the signal applied to the first input terminal and apply it to the address input terminal of the buffer memory 13. Address is CPU address 1
The signal is supplied to the buffer memory 13 via the spacing 11 and the address switching circuit 14. At the same time, in the fourth operating mode, the data bus control circuit 16 operates to connect the CPU f-tapus 10 to the local 7'-tapas 17. Thus, in the fourth mode of operation, CP
The contents of the buffer memory I3 addressed by U are read into the CPU or main memory via the local data bus 17, control circuit 16 and CPU data bus 10. The CPU can retrieve the corrected data stored in the buffer memory 13 at a desired time, and perform data processing based on the corrected data to display the data necessary for teletext broadcasting.

次に第２図の動作をよシ明確にするために、誤シ訂正回
路１２のよシ詳しい回路構成図を第５図に示す。第５図
におシる１７および１８は第２図の同一番号のものと同
等でアシ、また、６８（ａ）は第２図における受信デー
タ入力端子１５と同等である。Next, in order to make the operation of FIG. 2 more clear, a more detailed circuit diagram of the error correction circuit 12 is shown in FIG. Reference numbers 17 and 18 in FIG. 5 are equivalent to those with the same numbers in FIG. 2, and 68(a) is equivalent to the received data input terminal 15 in FIG.

第５図において、６０はタイミング制御部であり、第１
のタイミング出力信号として切替信号６１を発し、第２
のタイミング出力信号を誤シ訂正部６２に供給し、第３
のタイミング出力信号をデータ転送部６３に供給し、第
４のタイミング出力信号をアドレス生成部６４に供給す
るとともに、ステータス信号６７を発する。ステータス
信号６７はＣＰＵがバッファメモリ１３をアクセスして
よいか否かを示す信号であシ、前記第１〜第３のモード
では例えばｕ　Ｈｎが出力され、それ以外の時には“Ｌ
”になっている。ＣＰＵはステータス信号６７を検出し
、Ｌ″であるのを確認してからバッファメモリをアクセ
スする。In FIG. 5, 60 is a timing control section, and the first
A switching signal 61 is issued as a timing output signal for the second
The third timing output signal is supplied to the error correcting section 62, and
A fourth timing output signal is supplied to the data transfer section 63, a fourth timing output signal is supplied to the address generation section 64, and a status signal 67 is generated. The status signal 67 is a signal indicating whether or not the CPU may access the buffer memory 13, and in the first to third modes, for example, u Hn is output, and in other cases, it is “L”.
The CPU detects the status signal 67, confirms that it is L, and then accesses the buffer memory.

６　Ｂ　（ａ）はシリアル受信データ、６　ｓ　（ｂ）
はフレーミング検知信号、６８（ｃ）はシリアル受信デ
ータ６　Ｂ　（ａ）のデータ列と同期したクロノクツ（
ルスであって、いずれもデータ転送部６３に供給される
。6 B (a) is serial reception data, 6 s (b)
is the framing detection signal, 68(c) is the serial reception data 6B.
Both are supplied to the data transfer unit 63.

データ転送部は訂正前信号６５を誤り訂正部６２に供給
し、また誤シ訂正部６２よシ訂正後信号６６を受取シ、
またアドレス生成部６４にアドレス歩進ノヤルス６９を
供給し、またローカルデータバス１７とも接続されてい
る。アドレス生成部６４はバッファメモリをアドレシン
グするためのアドレス信号を生成する機能をはたす。The data transfer section supplies the pre-correction signal 65 to the error correction section 62 and receives the post-correction signal 66 from the error correction section 62.
It also supplies an address increment signal 69 to the address generation section 64 and is also connected to the local data bus 17. The address generator 64 functions to generate an address signal for addressing the buffer memory.

次に第５図の動作を説明する。第５図において誤り訂正
部６２はデータ転送部６３から、訂正前信号６５を受け
取りｌ／４′ケット単位で訂正し、訂正後信号６６をデ
ータ転送部６３に与える。Next, the operation shown in FIG. 5 will be explained. In FIG. 5, an error correction section 62 receives a pre-correction signal 65 from a data transfer section 63, corrects it in units of 1/4' packets, and provides a post-correction signal 66 to the data transfer section 63.

データ転送部６３は■受信データ入力端子６８０）に与
えられたシリアル受信データを直−並列変換してローカ
ルデータバス１７に送出する（第１の動作モード時）、
■バッファメモリ１３からローカルデータ・ぐス１２に
送出された訂正前のデータを受け取シ、並−直列変換を
行なって訂正前信号６５を生成し、誤り訂正部６２に伝
達する（第２の動作モード時）、および■誤シ訂正部６
２から送出される訂正後信号６６を直−並列変換してロ
ーカルデータバス１７に送出する（第３の動作モード時
）、などの動作を行なう。The data transfer unit 63 converts the serial reception data given to the reception data input terminal 680) into serial-to-parallel data and sends it to the local data bus 17 (in the first operation mode);
■Receives the uncorrected data sent from the buffer memory 13 to the local data processor 12, performs parallel-to-serial conversion to generate an uncorrected signal 65, and transmits it to the error correction unit 62 (second operation mode), and ■Error correction unit 6
Operations such as serial-to-parallel conversion of the corrected signal 66 sent out from 2 and sent out to the local data bus 17 (in the third operation mode) are performed.

各動作モードにおける各信号の流れを次の通シである。The flow of each signal in each operation mode is as follows.

第１の動作モードにおいてはデータがシリアル受信デー
タ入力端子６８（ａ）→データ転送部６３→ａ−カルデ
ータノ９ス１７のごとく転送されるがこの間、データ転
送部６３は、１バイトのデータ転送ごとにアドレス歩進
・ぞルス６９を発生し、アドレス生成部６４に与えるの
で、これによって、アドレス信号１８が更新され、バッ
ファメモリに順次書込むことができる。In the first operation mode, data is transferred from the serial reception data input terminal 68(a) to the data transfer unit 63 to the a-card data node 17. During this time, the data transfer unit 63 Since the address increment signal 69 is generated and applied to the address generation section 64, the address signal 18 is thereby updated and can be sequentially written into the buffer memory.

第２の動作モードにおいては、データがローカルデータ
バス１２→データ転送部６３→訂正前信号６５→誤り訂
正部６２のごとく転送され、１バイトの転送ごとにアド
レス生成部６４がアドレス更新するようにタイミング制
御部６０がタイミング信号を供給するので、バッファメ
モ１７７　ｓから１バイト単位で順次読出される。In the second operation mode, data is transferred as follows: local data bus 12 → data transfer unit 63 → pre-correction signal 65 → error correction unit 62, and the address generation unit 64 updates the address every time one byte is transferred. Since the timing control section 60 supplies the timing signal, the data is read out sequentially from the buffer memory 177s in one-byte units.

第３の動作モードにおいてはデータが誤り訂正部６２→
訂正後信号６６→データ転送部６３→ローカルデータバ
ス１７のごとく転送され、１バイトの転送ごとに、タイ
ミング制御部６ｏがらのタイミング図ぐルスによってア
ドレス生成部６４がアドレス更新を行なうものでバッフ
ァメモリ１３に訂正後データを順次書込むことができる
。In the third operation mode, the data is transmitted to the error correction section 62→
The corrected signal 66 → data transfer unit 63 → local data bus 17 is transferred, and the address generation unit 64 updates the address using the timing diagram from the timing control unit 6o every time one byte is transferred. Corrected data can be sequentially written to 13.

第５図において、シリアル受信データをデータ転送部６
３で受取ル、バッファメモリ１３に格納する動作をよシ
具体的に示すために細部を第６図、第７図および第８図
に示す。In FIG. 5, the serial received data is transferred to the data transfer unit 6.
6, 7 and 8 to more specifically illustrate the operation of receiving and storing data in the buffer memory 13 in step 3.

第６図は・やケラト受信データのフォーマットを示すタ
イミング図であって、特願昭５８−６５７９の第１６図
と同じものである。すなわち、第６図において７０は水
平同期信号、７１はカラーバースト、７２はクロック同
期をとるためのクロックφ ライン、７３はフレーム同期をとるためのフレーミング
信号、７４は３４バイト／’Ｐケット信号すなわちシリ
アル受信データ６Ｂ（、）を表わす。フレーミング信号
２３によりてフレーム同期がとられた時に発生されるの
がフレーミング検知信号６　Ｂ　（ｂ）であり、クロノ
クライン７２によってクロック同期がとられたクロック
ツぐルス６　Ｂ　（ｅ）である〇第７図はフレーミング
検知信号６８（ｂ）、クロックツぐルス６８　（ｃ）に
よってシリアル受信データｅａ（ａ）をローカルデータ
バス１２を介してバッファメモＩＪ　１３　Ｋ格納する
ためのデータ転送部６３における部分回路図を示す。ま
た第８図はデータ転送部６３の部分回路である第７図の
動作を示すためのタイミング図である。FIG. 6 is a timing diagram showing the format of the Kerat reception data, and is the same as FIG. 16 of Japanese Patent Application No. 58-6579. That is, in FIG. 6, 70 is a horizontal synchronization signal, 71 is a color burst, 72 is a clock φ line for clock synchronization, 73 is a framing signal for frame synchronization, and 74 is a 34 byte/'P packet signal, i.e. Represents serial reception data 6B (,). The framing detection signal 6B (b) is generated when frame synchronization is achieved by the framing signal 23, and the clock signal 6B (e) is generated when the frame is synchronized by the chronocline 72. FIG. 7 shows a partial circuit in the data transfer unit 63 for storing serial reception data ea(a) in the buffer memory IJ 13K via the local data bus 12 using the framing detection signal 68(b) and the clock signal 68(c). Show the diagram. 8 is a timing diagram showing the operation of FIG. 7, which is a partial circuit of the data transfer section 63. In FIG.

第７図において８ｏはダート回路であシ、フレーム検知
信号６　Ｂ　（ｂ）が“Ｌ＃の時にクロック・ｆシス６
ｇ（ｃ）をシフトレジスタ８１のクロックパルス入力端
子に供給するように動作する。シフトレジスタ８１はシ
リアル受信データｅｇ（＝）をクロックパルス入力端子
の・母ルスによって順次数シ込みシフトするとともに、
８ビツトのシフトした信号をレジスタ８２の入力端子に
供給する。レジスタ８２はシフトレジスタ８ノから供給
された８ビット信号をラッチパルス８５によって取込み
、取込んだ８ビット信号をパスラインインターフェイス
回路８３に供給する。パスラインインターフェイス回路
８３は、レジスタ８２から供給さ九た８ビット信号を指
定されるタイミングでローカルデータバス１７に送出す
る。データ受信制御回路８４はダート回路８ｏの出力パ
ルスをカウントするこトニヨってシリアと受信データが
８ピット＝１パイト分シフトレジスタ８１にシフトされ
るごとにレジスタ８２に転送すべくラッチノ４ルス８５
を発するとともに、１バイトの転送ごとにバッファメモ
リ１３への書込みノクルス８６を発し、かつ、１バイト
の転送ごとにアドレス更新をさせるためにアドレス歩進
パルス６９を発する。In Fig. 7, 8o is a dirt circuit, and when the frame detection signal 6B (b) is "L#", the clock fsis6
g(c) to the clock pulse input terminal of the shift register 81. The shift register 81 sequentially shifts the serial received data eg (=) by several numbers according to the clock pulse input terminal's mother pulse.
An 8-bit shifted signal is provided to the input terminal of register 82. The register 82 takes in the 8-bit signal supplied from the shift register 8 by the latch pulse 85, and supplies the taken-in 8-bit signal to the pass line interface circuit 83. The pass line interface circuit 83 sends the nine 8-bit signals supplied from the register 82 to the local data bus 17 at designated timings. The data reception control circuit 84 counts the output pulses of the dart circuit 8o, and transfers the serial and received data to the register 82 every time the received data is shifted to the shift register 81 by 8 pits = 1 byte.
At the same time, a write pulse 86 to the buffer memory 13 is generated every time one byte is transferred, and an address increment pulse 69 is generated to update the address every one byte transferred.

かくして第７図は、シリアルに送られてくるノ母ケット
受信データを、８ビット単位に変換してパスインタフェ
イス回路８３を介してローカルデータバス１７に順次送
出する。この間アドレス歩進パルス６９およびバッファ
メモリ書込ミハルス８６を発するのでローカルデータバ
ス１７に送出された８ビット単位のデータが順次バッフ
ァメモリ１３の相異なるアドレスに書込まれる。Thus, in FIG. 7, the mother packet reception data sent serially is converted into 8-bit units and sequentially sent to the local data bus 17 via the path interface circuit 83. During this time, the address increment pulse 69 and the buffer memory write signal 86 are generated, so that the 8-bit data sent to the local data bus 17 is sequentially written to different addresses in the buffer memory 13.

第８図において、９３はローカルデータバス１７に送出
されるデータの内容を示したものでラッチ／４’ルス８
５によって、データ更新されることが示されている。In FIG. 8, 93 indicates the contents of data sent to the local data bus 17, and latch/4'
5 indicates that the data will be updated.

以上説明したように第２図における誤シ訂正回路１２と
して第５図に示す回路を用いれば、ＣＰＵが介在するこ
となしに、訂正前データと訂正後データとを格納保持す
ることができる。この間ＣＰＵは他の処理を行なってい
てよい。As described above, if the circuit shown in FIG. 5 is used as the error correction circuit 12 in FIG. 2, the uncorrected data and the corrected data can be stored and held without the intervention of the CPU. During this time, the CPU may be performing other processing.

以上の説明ではＣＰＵデータバス１０およびローカルデ
ータバス１７として８ビツト＝１バイト構成にした場合
について述べたが他のビット構成、例えば４ビツト構成
や１６ビツト構成にしてもよい。In the above description, the CPU data bus 10 and the local data bus 17 have an 8-bit=1-byte configuration, but other bit configurations may be used, such as a 4-bit configuration or a 16-bit configuration.

また、第１の実施例では、受信データをいったんバッフ
ァメモリ１３に格納して、訂正前データを保持しておく
ようにしたが、訂正前データが不要である場合には、訂
正後データを訂正前データと同じアドレスに格納するこ
とができ、あるいは第１の動作モードを不要にし、かつ
受信データ入力端子１５に与えられるシリアル受信デー
タをデータ転送部６３を介して直接に誤り訂正部６２に
伝達し、訂正してしまうことも可能である。Further, in the first embodiment, the received data is temporarily stored in the buffer memory 13 to hold the uncorrected data, but if the uncorrected data is unnecessary, the corrected data can be corrected. The serial reception data can be stored at the same address as the previous data, or the first operation mode is unnecessary, and the serial reception data applied to the reception data input terminal 15 is directly transmitted to the error correction unit 62 via the data transfer unit 63. However, it is also possible to make corrections.

次に、受信データをバッファメモリ１３に転送する際に
アドレス生成する方法として、よシ有効な他の実施例に
ついて以下に説明する。Next, as a method for generating an address when transferring received data to the buffer memory 13, another embodiment that is very effective will be described below.

この実施例について説明するために、第４図に示したバ
ッファメモリのマツピングを書き直して第９図に示す。In order to explain this embodiment, the mapping of the buffer memory shown in FIG. 4 is rewritten and shown in FIG.

例えば、訂正前の第１　ｚ？ケット目データは０番地か
ら３３番地までに格納される。For example, the first z before correction? The packet data is stored from address 0 to address 33.

先頭番地はＯ番地であシ、２進表現で０番地を表現すれ
ば’０００．００００．０Ｏ００’　（１６進表現では
”ｏｏｏ’　）である。訂正前の第２ノ９ケツト目デー
タは６４番地から９７番地までに格納される。The first address must be O address, and if address 0 is expressed in binary notation, it is '000.0000.0O00'('ooo' in hexadecimal notation).The data at the 9th place of the 2nd row before correction is 64. Stored from address to address 97.

先頭番地は６４番地であり、２進表現で６４番地を表現
すれば“０００．０１００．００００’（１６進表現で
は０４０”　）である。以下同様にして、訂正前および
訂正後の・ｆケラトデータの格納される先頭アドレスが
１０進表現、２進表現および１６進表現に分けて第９図
に列記されている。全部で２０４８バイトのアドレスを
与えるのにアドレス信号として１１ビツト必要であシ、
最上位ビットか　゛ら順番に、Ａｔｏ　１　ａ、　、Ａ
Ｉ・・・Ａｏと対応させている。The first address is address 64, and if address 64 is expressed in binary notation, it is "000.0100.0000' (040 in hexadecimal notation). Similarly, the start addresses at which the uncorrected and corrected f-kerat data are stored are listed in FIG. 9 in decimal, binary, and hexadecimal representations. To give a total of 2048 bytes of address, 11 bits are required as an address signal.
Starting from the most significant bit, Ato 1 a, , A
It corresponds to I...Ao.

第９図で注目すべきことは、ノ母ケット番号がＡｇ　＋
Ａ＠　＋　Ａ７　、Ａ６の４ビツトだけで表現できるこ
とでアル。Ａ５〜Ａｏはそのｉ４ケット内テのバイト番
号に対応ずけられ、Ａｌｅは訂正前データか訂正後デー
タかの識別ビットとなる。What should be noted in Figure 9 is that the mother packet number is Ag +
It is possible to express it with only 4 bits: A@ + A7 and A6. A5 to Ao correspond to the byte number in the i4 ket, and Ale is an identification bit indicating whether the data is before correction or after correction.

従って、受信データをバッファメモリに格納する際のア
ドレシングは、ノ母ケット番号をＡ９〜Ａ６に対応させ
ればよい。Therefore, addressing when storing received data in the buffer memory may be done by making the mother packet numbers correspond to A9 to A6.

さらにこの実施例の動作を説明するために、送信されて
くる文字放送データのタイミング図を第１θ図に示す。Further, in order to explain the operation of this embodiment, a timing diagram of the teletext data to be transmitted is shown in Fig. 1θ.

第１０図において１００（ａ）は垂直同期信号、１００
（ｂ）は垂直帰線消去信号、１０　（７（ｃ）は垂直同
期信号１００（ａ）と垂直帰線消去信号１ｏｏ（ｂ）ｌ
）るいは垂直帰線消去信・号１００（ｂ）だけから生成
される垂直信号であシ、これらはいずれもｌ垂直走査期
間を周期とする繰シ返し・ぐルス信号である。In FIG. 10, 100(a) is a vertical synchronizing signal, 100
(b) is the vertical blanking signal, 10 (7(c) is the vertical sync signal 100(a) and the vertical blanking signal 1oo(b)l
) or a vertical signal generated only from the vertical blanking signal 100(b), and both of these are repeating signals whose period is l vertical scanning period.

垂直帰線消去期間は２１水平走査期間（以下２１Ｈとい
うようにＨで水平走査期間を表わす）であり、このうち
、文字放送用のデータが載せられるのは、ＩＯＨＯＨ後
のつごう１２）Ｉ分である。The vertical blanking period is 21 horizontal scanning periods (hereinafter referred to as 21H, H represents the horizontal scanning period), and of these, data for teletext is carried in the 12) I minute period after IOHOH. It is.

即ち、垂直信号Ｊ（７（Ｊ（ｃ）がＬ’から“Ｈ”に反
転してから１２Ｈ分だけが文字放送のデータとして意味
をもつ。■Ｈの期間に載せられるデータが１パケットで
あるから、ｌＯＨ目に１ノ母ケツト目のデータが載って
おり、１１Ｈ目に２７ぐケラト目のデータが載っておシ
、以下同様にして２１Ｈ目に１２ノやケラト目のデータ
が載っている。In other words, only the 12H period after the vertical signal J(7(J(c) is inverted from L' to "H") has any meaning as teletext data. ■The data carried in the period of H is one packet. From this, the data for the 1st mother's kelet is listed in the 1OH, the 27th cerato's data is listed in the 11th, and the data for the 12th and cerato's are listed in the 21st H. .

本実施例における受信データをバッファメモリ１３に転
送・格納する際のアドレス生成回路の部分回路図を第１
１図に示す。A partial circuit diagram of the address generation circuit when transferring and storing received data to the buffer memory 13 in this embodiment is shown in the first part.
Shown in Figure 1.

第１１図において１ｏｏ（ｃ）は第１Ｏ図に示した垂直
信号であり、ｌ垂直走査期間ごとの繰返しパルスである
。１１０は水平同期信号、もしくは水平帰線消去信号が
与えられる水平クロックパルス入力端子であって、４ビ
ツトカウンタ１ツノのクロックパルス入力端子ＣＫに接
続されている。同時に、４ビツトカウンタ１１１のリセ
ット入力端子Ｒには前記垂直信号１００（ｃ）が加えら
れる。１１３〜１１６は４ビツトカウンタ１１１の各ビ
ット出力端子であシそれぞれアドレス出力信号Ａ６〜Ａ
。In FIG. 11, 1oo(c) is the vertical signal shown in FIG. 1O, which is a repetitive pulse every l vertical scanning period. 110 is a horizontal clock pulse input terminal to which a horizontal synchronization signal or a horizontal blanking signal is applied, and is connected to the clock pulse input terminal CK of one corner of the 4-bit counter. At the same time, the vertical signal 100(c) is applied to the reset input terminal R of the 4-bit counter 111. 113-116 are respective bit output terminals of the 4-bit counter 111, and address output signals A6-A, respectively.
.

を形成している。is formed.

次に第１１図の動作を第９図および第１０図を参考にし
て説明する。４ビツトカウンタ１１１は垂直信号１００
（ｃ）がＬ”の期間すなわち、垂直帰線消去期間の９Ｈ
目までリセットされておシ、水平クロックツぐルスをカ
ウントしない。Next, the operation shown in FIG. 11 will be explained with reference to FIGS. 9 and 10. The 4-bit counter 111 receives the vertical signal 100
(c) is L'' period, that is, 9H of the vertical blanking period.
Even the eyes are reset and the horizontal clock does not count.

４ビツトカウンタ１１ノはＩＯＨ目からカウントし始め
るがＩＯＨ目の間はまだカウントアツプしていないので
、８６〜８３はｔ′ｏｏｏｏ’であシ、アドレス信号Ａ
９〜Ａ６が”ｏｏｏｏ”であって、第９図における１パ
ケツト目のアドレスを与えることができる。ＩＩＨ目に
なると４ピントカウンタ１１１はカウントアツプし４ビ
ツトカウンタの出力信号１１６〜１１３は”０−００１
’となシ、アドレス信号Ａ９〜Ａ６が’０００１”であ
って、２ノ４ケツト目のアドレスを与えることができる
。The 4-bit counter 11 starts counting from the IOH-th, but it has not counted up yet during the IOH-th, so 86 to 83 are t'oooo', and the address signal A
9 to A6 are "oooo", and can give the address of the first packet in FIG. At the IIH, the 4-bit counter 111 counts up and the output signals 116 to 113 of the 4-bit counter become "0-001".
', address signals A9 to A6 are '0001', and the address of the second and fourth bits can be given.

以下同様にしてＩＨごとに４ビツトカウンタ１１１がカ
ウントアツプしアドレス信号Ａ９〜Ａ６が順次歩進して
アドレスを更新していく。Thereafter, similarly, the 4-bit counter 111 counts up every IH, and the address signals A9 to A6 sequentially increment to update the address.

なお、第１１図では図示していないがＡＩＯは、例えば
垂直帰線消去期間信号、すなわち第１０図における垂直
帰線消去信号１００（ｂ）などから与えられ、パケット
受信データが挿入されている期間にＬ″になるようにす
る。Although not shown in FIG. 11, the AIO is given, for example, from the vertical blanking period signal, that is, the vertical blanking signal 100(b) in FIG. 10, and is a period in which packet reception data is inserted. so that it becomes L''.

また、アドレスの下位ビット信号Ａ５〜Ａ、は、第５図
におけるアドレスバス・ぐルス６９もしくはタイミング
制御部６３から供給されるアドレス歩進パルスをカウン
トすることによって生成される。Further, the lower address bit signals A5 to A are generated by counting address step pulses supplied from the address bus 69 or the timing control section 63 in FIG.

以上説明したように、この実施例では水平同期信号もし
くは水平帰線消去信号をカウントすることによって容易
にバッファメモリのアドレシングを行なうことができる
。As described above, in this embodiment, the buffer memory can be easily addressed by counting the horizontal synchronizing signal or the horizontal blanking signal.

（発明の効果） 以上説明したように本発明によれば誤シ訂正復号回路と
してシリアルに送られてくる受信データを順次バッファ
メモリに格納する機能、バッファメモリに格納された訂
正前データを順次読み出して訂正する機能、および訂正
後のデータを順次バッファメモリに格納する機能を有し
ているから、これら動作の間、ＣＰＵは介在しなくてよ
く、この間ＣＰＵは他の処理を行なうことができ、ＣＰ
Ｕの動作の自由度を増大させることができ、コード方式
による文字放送の受信機などに極めて有効である。(Effects of the Invention) As explained above, according to the present invention, the error correction decoding circuit has a function of sequentially storing received data sent serially in a buffer memory, and sequentially reading out uncorrected data stored in the buffer memory. Since it has the function of correcting the data and sequentially storing the corrected data in the buffer memory, the CPU does not need to intervene during these operations, and the CPU can perform other processing during this time. C.P.
The degree of freedom of operation of the U can be increased, and it is extremely effective for receivers of teletext broadcasting based on the code system.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の誤シ訂正復号回路の回路図、第２図は本
発明の一実施例の誤シ訂正復号回路の回路図、第３図及
び第４図はバッファメモリのマツピング図、第５図は誤
シ訂正回路の回路図、第６図はノぐケラト受信データの
フォーマットを示すタイミング図、第７図はデータ転送
部の部分回路図、第８図はデータ転送部の部分回路の動
作を示すタイミング図、第９図はバッファメモリのマツ
ピング図、第１Ｏ図は文字放送データのタイミング図、
第１１図はアト０レス生成回路の部分回路図である。 １・・・ＣＰＵ　ハスライン、２・・・出力ポート、３
・・・人力ボート、４・・・誤シ訂正回路、１０・・・
ＣＰＵデータバス、１１・・・ＣＰＵアドレスバス、１
２・・・誤シ訂正回路、１３・・・・ぐラフアメモリ、
１４・・・アドレス切替回路、１５・・・受信データ入
力端子、１６・・・データバス制御回路、１７・・・ロ
ーカルデータバス、１８・・・誤り訂正回路のアドレス
出力端子、２０〜３１．４０〜５１川ノやケラトメモリ
エリア、３２〜３５．５２〜５５・・・パケットメモリ
エリア、６０・・・タイミング制御部、６ノ・・・切替
信号、６２・・・誤シ訂正部、６３・・・データ転送部
、６４・・・アドレス生成部、６５・・・訂正前信号、
６６・・・訂正後信号、６７・・・ＣＰＵがバッファメ
モリをアクセスしてよいか否かを示す信号、６　Ｂ　（
ａ）・・・シリアル受信データ、６８（ｂ）・・・フレ
ーミング検知信号、６Ｂ（ｃ）・・・クロ、ｙ　クツｅ
ルス、６９・・・アトレｘ　歩進ｚ４　ルｘ、２０・・
・水平同期信号、７１・・・カラーバースト、イ ア２・・・クロックランセン、７３・・・フレーミング
信号、７４・・・３４パイトノぐケラト信号、８０・・
・ダート回路、８ノ・・・シフトレジスタ、８２・・・
レジスタ、８３・・・バスインタフェイス回路、８４・
・・データ受信制御回路、８５・・・ラッチｉ４ルス、
８６・・・書込み・ぐルス、１００（ａ）・・・垂直同
期信号、１００（ｂ）・・・垂直帰線消去信号、１ｏｏ
（ｃ）・・・垂直信号、１１０・・・水平同期信号もし
くは水平帰線消去信号、１１１・・・４ビツトカウンタ
、１１３〜１１６・・・４ビツトカウンタの出力信号。 第１図 第２図 第３図 第４図 第１頁の続き ＠発明者殖栗　重治 横浜市神奈用区守屋町３丁目１旙地　日本ビクター株式
会社内 昭和　年　月　日 特許庁長官　殿 １、事件の表示 昭和５９年　特　許　願第６０９０４号２、発明の名称 誤シ訂正復号回路 ３、補正をする者 事件との関係　特　許　出　願　大 言 女 う ６、補正の内容 （１）　明細書の「特許請求の範囲」を別紙のとおシ補
正する。 （２）同省第５頁第１５行に［最大に・やケラトまで」
とあるのを「最大１２パケツトまで」と補正する。 （３）　同書ｇｘ３頁第１ｓ行ＫｒｃｐｕデーｐパスＪ
７Ｊとあるのを「ローカルデータバス１２」と補正する
。 （４）同書第１７頁第２０行に「り、第１のタイミング
出力」とあるのを「シ、基準となるクロックツ４ルス８
７を受け、第１のタイミング出力」と補正する。 （５）同書第１９頁第１８行に「流れを次の通り」とあ
るのを「流れは次の通シ」と補正する。 （６）同書第２１頁第１６行に「クロックツ４ルス６　
Ｂ　（ｃ）　Ｊとあるのを「クロックパルスが６８（ｃ
）Ｊと補正する。 （７）同書第２２頁第２０行に「シリアと受信データ」
とあるのを「シリアル受信データ」と補正する。 （８）回書第３１頁１８行の「出力信号。」の後に「８
７・・・クロックパルス」を特徴する特許請求の範囲 （１）伝送されてきた文字放送の符号データの誤シを訂
正し、データ転送を行なうための誤シ訂正回路と、 誤シ訂正されたデータを格納するためのｉ４ツファメモ
リと、 前記誤り訂正回路と前記バッファメモリとを結ぶローカ
ルデータバスと、 前記誤シ訂正回路から供給されるアドレス信号前記ロー
カルデータバスと他のデータｚＺ　ストｆ連結あるいは
分離するためのデータバス制御回路と、 からなる誤シ訂正復号回路・ （２）　前記誤υ訂正回路は、 バッファメモリに与えるアドレス信号を生成するアドレ
ス生成部と、 符号データを訂正するための誤シ訂正部と、受信データ
を前記ローカルデータバスもしくは前記誤シ訂正部に転
送し、あるいは、前記ローカルデータバスのデータを前
記誤シ訂正部に転送しあるいは前記誤シ訂正部からのデ
ータを前記ローカルデータバスに転送するごとく作動す
るデータ転送部と前記アドレス生成部、誤シ訂正部およ
びデータ転送部に所定のタイミング信号を供給するタイ
ミング制御部とを有することｔ−特徴とする特許請求の
範囲第１項記載の誤シ訂正復号回路。 （３）前記バッファメモリは異なったアドレスに訂正−
前のデータを格納するエリアと訂正後のデータを格納す
るエリアとを有することを特徴とする特許請求の範囲第
１項、または第２項記載の誤り訂正復号回路。 （４ン　前記アドレス生成部は、水平）９ルス信号をカ
ウントすることＫよって受信データを格納するアドレス
を決定するごとくした特許請求の範囲第２項記載の誤り
訂正復号回路。 （５）前記データ転送部は、文字コード放送のパケット
信号に含まれているフレーミング信号によってフレーム
同期がとられたことを検知する信号と、同じく文字コー
ド放送のパケット信号に含まれているクロックランイン
信号に同期したクロックパルスとによジノ９ケツト受信
データをローカルデータバスに送出する手段を有してい
ることを特徴とする特許請求の範囲第２項記載の誤シ訂
正復号回路。FIG. 1 is a circuit diagram of a conventional error correction decoding circuit, FIG. 2 is a circuit diagram of an error correction decoding circuit according to an embodiment of the present invention, FIGS. 3 and 4 are mapping diagrams of a buffer memory, and FIG. Figure 5 is a circuit diagram of the error correction circuit, Figure 6 is a timing diagram showing the format of Nogukerato received data, Figure 7 is a partial circuit diagram of the data transfer unit, and Figure 8 is a partial circuit diagram of the data transfer unit. A timing diagram showing the operation, Figure 9 is a mapping diagram of buffer memory, Figure 1O is a timing diagram of teletext data,
FIG. 11 is a partial circuit diagram of the address generation circuit. 1...CPU Hassline, 2...Output port, 3
...Human powered boat, 4...Error correction circuit, 10...
CPU data bus, 11...CPU address bus, 1
2... Erroneous correction circuit, 13... Graffa memory,
14... Address switching circuit, 15... Received data input terminal, 16... Data bus control circuit, 17... Local data bus, 18... Address output terminal of error correction circuit, 20-31. 40-51 Kawanoya Kerato memory area, 32-35. 52-55... Packet memory area, 60... Timing control unit, 6th... Switching signal, 62... Error correcting unit, 63 . . . data transfer section, 64 . . address generation section, 65 . . . uncorrected signal,
66... Signal after correction, 67... Signal indicating whether or not the CPU may access the buffer memory, 6 B (
a)...Serial reception data, 68(b)...Framing detection signal, 6B(c)...Black, y shoes
Luz, 69...Atre x step z4 Lux, 20...
・Horizontal synchronization signal, 71...Color burst, Ear 2...Clock translation, 73...Framing signal, 74...34 Pitonogkerat signal, 80...
・Dirt circuit, 8...Shift register, 82...
Register, 83...Bus interface circuit, 84...
...Data reception control circuit, 85...Latch i4rus,
86...Writing/Grus, 100(a)...Vertical synchronization signal, 100(b)...Vertical blanking signal, 1oo
(c) Vertical signal, 110 Horizontal synchronizing signal or horizontal blanking signal, 111 4-bit counter, 113 to 116 4-bit counter output signal. Figure 1 Figure 2 Figure 3 Figure 4 Continuation of page 1 @ Inventor Shokukuri Shigeharu 3-1 Moriyamachi, Kanayō-ku, Yokohama City Japan Victor Co., Ltd. Showa year 2017 Director General of the Japan Patent Office Tono 1, Incident Indication of 1981 Patent Application No. 60904 2, Incorrect title of invention correction decoding circuit 3, Relationship with the case of the person making the amendment Patent application Daigonme 6, Contents of amendment (1) of the description Amend the "Scope of Claims" as a separate sheet. (2) On page 5, line 15 of the same ministry: [up to...and Kerat]
The statement has been corrected to "up to 12 packets". (3) Same book gx page 3 line 1s Krcpu dep pass J
7J is corrected to read "local data bus 12". (4) On page 17, line 20 of the same book, the phrase ``1st timing output'' is replaced with ``1, the reference clock pulse 8''.
7 and correct it as "first timing output". (5) On page 19, line 18 of the same book, the phrase ``The flow is as follows'' is corrected to ``The flow is as follows.'' (6) On page 21, line 16 of the same book, “Clocks 4 Rus 6
B (c) J is replaced by "clock pulse is 68 (c)
) Correct as J. (7) “Syria and received data” on page 22, line 20 of the same book.
Correct the text to read "serial reception data." (8) On page 31, line 18 of the circular, after “output signal.”
(1) An error correction circuit for correcting errors in encoded data of transmitted teletext and transmitting the data; an i4 buffer memory for storing data, a local data bus connecting the error correction circuit and the buffer memory, and an address signal supplied from the error correction circuit that connects the local data bus and other data. a data bus control circuit for separating data bus, and an error correction decoding circuit consisting of (2) The error correction circuit includes an address generation unit that generates an address signal to be given to the buffer memory, and an error correction decoding circuit for correcting code data. an error correction unit that transfers received data to the local data bus or the error correction unit, or transfers data on the local data bus to the error correction unit, or transfers data from the error correction unit to the error correction unit; Claims characterized in that the method comprises a data transfer section that operates to transfer data to a local data bus, and a timing control section that supplies predetermined timing signals to the address generation section, error correction section, and data transfer section. The error correction decoding circuit according to item 1. (3) The buffer memory is corrected to a different address.
3. The error correction decoding circuit according to claim 1, further comprising an area for storing previous data and an area for storing corrected data. 3. The error correction decoding circuit according to claim 2, wherein the address generation unit determines an address for storing received data by counting 9 pulse signals (horizontal). (5) The data transfer unit transmits a signal that detects frame synchronization using a framing signal included in a packet signal of character code broadcasting, and a clock run signal that is also included in the packet signal of character code broadcasting. 3. The error correction decoding circuit according to claim 2, further comprising means for transmitting the nine-digit received data to the local data bus using a clock pulse synchronized with the IN signal.

Claims (5)

【特許請求の範囲】[Claims] （１）伝送されてきた文字放送の符号データの誤シを訂
正し、データ転送を行なうための誤シ訂正回路と、 誤シ訂正されたデータを格納するためのバッファメモリ
と、 前記誤シ訂正回路と前記バッファメモリとを結ぶローカ
ルデータバスと、 前記誤り訂正回路から供給されるアドレス信号と、 他のアドレス信号とを切替え選択して前記バッファメモ
リにアドレス信号を与えるためのアドレス切替回路と、 前記ローカルデータバスと他のデータバスとを連結ある
いは分離するためのデータバス制御回路と、 からなる誤シ訂正復号回路。(1) An error correction circuit for correcting errors in the transmitted teletext code data and transferring the data; a buffer memory for storing the error-corrected data; and the error correction circuit. a local data bus connecting the circuit and the buffer memory; an address switching circuit for switching and selecting between the address signal supplied from the error correction circuit and another address signal to provide the address signal to the buffer memory; An error correction decoding circuit comprising: a data bus control circuit for connecting or separating the local data bus and another data bus; and an error correction decoding circuit. （２）前記誤シ訂正回路は、 バッファメモリに与えるアドレス信号を生成するアドレ
ス生成部と、 符号データを訂正するための誤り訂正部と、受信データ
を前記ローカルデータバスもしくは前記誤シ訂正部に転
送し、あるいは、前記ローカルデータバスのデータを前
記誤り訂正部に転送しあるいは前記誤シ訂正部からのデ
ータを前記ローカルデータバスに転送するごとく作動す
るデータ転送部と前記アドレス生成部、誤シ訂正部およ
びデータ転送部に所定のタイミング信号を供給するタイ
ミング制御部とを有することを特徴とする特許請求の範
囲第１項記載の誤シ訂正復号回路。(2) The error correction circuit includes an address generation section that generates an address signal to be applied to the buffer memory, an error correction section that corrects encoded data, and an error correction section that sends received data to the local data bus or the error correction section. a data transfer section that operates to transfer data on the local data bus to the error correction section or transfer data from the error correction section to the local data bus, the address generation section, and the error correction section; 2. The error correction decoding circuit according to claim 1, further comprising a timing control section that supplies a predetermined timing signal to the correction section and the data transfer section. （３）前記バッファメモリは異なったアドレスに訂正前
のデータを格納するエリアと訂正後のデータを格納する
エリアとを有することを特徴とする特許請求の範囲第１
項、または第２項記載の誤り訂正復号回路。(3) The buffer memory has an area for storing uncorrected data and an area for storing post-corrected data at different addresses.
or the error correction decoding circuit according to item 2. （４）　前記アドレス生成部は、水平パルス信号をカウ
ントすることによって受信データを格納するアドレスを
決定するごとくした特許請求の範囲第２項記載の誤シ訂
正復号回路。(4) The error correcting decoding circuit according to claim 2, wherein the address generating section determines an address for storing received data by counting horizontal pulse signals. （５）　前記データ転送部は、文字コード放送のΔり、
ト信号に含まれている７レ一ミング信号によってフレー
ム同期がとられたことを検知する信号と、同じく文字コ
ード放送の・ぐケラト信号に含ま多 れているクロックフィン信号に同期したクロックツぐル
スとによジノぐケラト受信データをローカルデータバス
に送出する手段を有していることを特徴とする特許請求
の範囲第２項記載の誤シ訂正復号回路。(5) The data transfer unit is configured to perform character code broadcasting Δ;
A signal that detects that frame synchronization has been established by the 7-ram synchronization signal included in the text code broadcasting signal, and a clock signal that is synchronized with the clock fin signal that is also included in the text code broadcasting signal. 3. The error correction decoding circuit according to claim 2, further comprising means for transmitting the received data to a local data bus.