JPS6020228A - Key input system - Google Patents

Abstract

PURPOSE:To make a key encoder unnecessary, and secure a key input processing by decoding a signal from a synchronous signal generation circuit, transmitting an interruption signal to a CPU, via an interruption generating circuit to perform a key input processing. CONSTITUTION:The signal from the CPU-1 actuates a control circuit 21, and gives a clock pulse to a video counter 22. A decoder 24 decodes the contents, and sends to a video circuit 7 as a horizontal and a vertical synchronous signal. The decoder 25 outputs pulse signals d and e by the inputting from a video counter 22. An FF 26 is set by the signal d, and applies an interruption INTa. The CPU-1, by this interruption, gives data to the I/O decoder 15, outputs 1 from a line 15a, gives a reading instruction to the buffer 14, at the same time reset the FF 26. The buffer 14 reads the inputting of a keyboard 13, and sends it to the CPU-1, thereby eliminating the key encoder, reducing cost to secure a key inputting operation.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はビデオ表示機能を備えた情報処理機器における
キー人力方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a key manual method in an information processing device having a video display function.

〔従来技術とその問題点〕[Prior art and its problems]

従来、例えばパーソナルコンピュータ、ビデオデーム等
のビデオ表示機能を備えた情報処理機器では、キー人力
部をサンプリングする場合、キーエンコーダを使用して
キー人力用のタイミング信号を独自に発生するようにし
ている。しかしながら、上記従来のように片−入力部専
用のエンコーダを設けてタイミング信号を発生させるの
では、コストが＾くなるという問題がある。Conventionally, in information processing equipment equipped with a video display function, such as personal computers and video cameras, when sampling a key input section, a key encoder is used to independently generate a timing signal for the input key operation. . However, if an encoder dedicated to one input section is provided to generate a timing signal as in the conventional method, there is a problem in that the cost increases.

〔発明の目的〕[Purpose of the invention]

本発明は上記の点に鑑みてなされたもので、キーエンコ
ーダを使用することなくキー人力処理を確実に行なうこ
とができ、コストの低下を計り得るキー人力方式を提供
することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a manual key processing method that can reliably perform manual key processing without using a key encoder and can reduce costs.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照して本発明の一実施例を説明する。まず
、第１図によりシステム全体の概略構成について説明す
る。第１図において１はＣＰＵで、このＣＰＵ　Ｊには
キー人力部２が接続されると共に、共有バス３を介して
ビデオ制御回路４が接続されている。また、共有パス３
にはＲＡＭ　５及びＲＯＭ　６が接続されている。そし
て、上記ビデオ制御回路４にはビデオ回路７が接続され
、このビデオ回路７によってＣＲＴ表示部８が表示制御
される。An embodiment of the present invention will be described below with reference to the drawings. First, the general configuration of the entire system will be explained with reference to FIG. In FIG. 1, reference numeral 1 denotes a CPU, to which a key human power section 2 is connected as well as a video control circuit 4 via a shared bus 3. Also, shared path 3
RAM 5 and ROM 6 are connected to . A video circuit 7 is connected to the video control circuit 4, and the display of the CRT display section 8 is controlled by the video circuit 7.

次に第２図によｐ上記キー人力部２及びビデオ制御回路
４の主要部の詳細について説明する。Next, referring to FIG. 2, details of the main parts of the key input section 2 and video control circuit 4 will be explained.

キー人力部２は、バッファ１１、デコーダ１２、キーデ
ートノ３、バッファ１４、Ｉ１０デコーダ１５からなっ
ている。このＩ１０デコーダ１５は、ＣＰＵ　１から共
用パス３を介して与えられるデータをデコードして出力
ラインノ５ａ、ノ５ｂよシバッファ１１．１４に読込み
指令を与える。The key input unit 2 includes a buffer 11, a decoder 12, a key date number 3, a buffer 14, and an I10 decoder 15. This I10 decoder 15 decodes data provided from the CPU 1 via the shared path 3 and provides read commands to the output lines 5a and 5b and buffers 11 and 14.

バッファ１１はＣＰＵ　１からのデータを読込んでデコ
ーダ１２によシキーサンプリング信号を発生させてキー
ボード１３に供給する。そして、キー操作に応じてキー
ボード１３から出力され“る信号は、バッファ１４を介
してＣＰＵ　Ｉへ送られる。The buffer 11 reads data from the CPU 1, causes the decoder 12 to generate a high sampling signal, and supplies it to the keyboard 13. A signal output from the keyboard 13 in response to a key operation is sent to the CPU I via the buffer 14.

また、２１はビデオ制御回路４内に設けられる制御回路
で、ＣＰＵ　Ｊから共用パス３を介して送られてくる信
号に従って動作し、ビデオカウンタ２２をクロックツや
ルスを与える。」二配ビデオカウンタ２２は、例えば２
６２進のカウンタで、そのカウント出力はバッファ２３
及びデコーダ２４．２５へ送られる。上記ノクッフ丁２
３は共用パス３に接続されており、第１図のＲＡＭ５　
、　ＲＯＭ　６から読出されるデータを一時記憶してビ
デオ回路７へ出力する。デコーダ２４は、ビデオカウン
タ２２のカウント値に応じて水平同期信号、垂直同期信
号を発生し、ビデオ回路？へ与える。また、デコーダ２
５は、出力ライン２５ａ、２５ｂを備え、出力ライン２
５ａからはビデオカウンタ２２のカウント値がｒ１９２
Ｊ〜ｒ２６１Ｊの範囲、つまシ垂諦同期信号が出力され
る前後において、一定間隔で１６個の・Ｐルス信号を出
力し、出力ライン２５ｂからは上記ノ４ルス信号の１６
個目のタイミングで１個のノＰルス信号を出力する。そ
して、上記デコーダ２５の出力ライン２５＆　、２５ｂ
から出力されるパルス信号は、割込み発生回路例えばフ
リツノフロップ２６．２７のセット端子Ｓへそれぞれ入
力される。上記フリップフロップ２６．２７の出力信号
は、ＣＰＵ　１へ割込み信号ｌＮＴａ　、　ｌＮＴｂと
して送られる。上記、フリツノフロップ２６゜２７は、
上記Ｉ１０デコーダ１５の出力ライン１５＆、１５ｂか
ら出力される信号によってリセットされる。Further, 21 is a control circuit provided in the video control circuit 4, which operates according to a signal sent from the CPU J via the shared path 3, and provides clock pulses and pulses to the video counter 22. ” The secondary video counter 22 is, for example, 2
It is a 62-decimal counter, and its count output is sent to the buffer 23.
and sent to decoders 24 and 25. The above Nokufu-cho 2
3 is connected to the shared path 3, and the RAM 5 in FIG.
, temporarily stores the data read from the ROM 6 and outputs it to the video circuit 7. The decoder 24 generates a horizontal synchronization signal and a vertical synchronization signal according to the count value of the video counter 22, and outputs a horizontal synchronization signal and a vertical synchronization signal to the video circuit. give to Also, decoder 2
5 includes output lines 25a and 25b, and output line 2
From 5a onwards, the count value of the video counter 22 is r192.
In the range J to r261J, 16 ・P pulse signals are output at regular intervals before and after the output synchronization signal is output, and 16 of the above 4 pulse signals are output from the output line 25b.
One NOP pulse signal is output at the second timing. And the output lines 25&, 25b of the decoder 25
The pulse signals output from the interrupt generating circuits, for example, are input to the set terminals S of the Fritzno flops 26 and 27, respectively. The output signals of the flip-flops 26 and 27 are sent to the CPU 1 as interrupt signals lNTa and lNTb. The above Fritsuno flop 26°27 is
It is reset by the signal output from the output lines 15&, 15b of the I10 decoder 15.

次罠上ｉ＝己実施例の動作を説明する。制御回路２１か
らのクロックパルスによシビデオカウンタ２２け第３図
（ｂ）に示すように常時「０」〜ｒ２６１Ｊのカウント
動作を繰返している。仁のビデオカウンタ２２の内容は
デコーダ２４によりデコードされ、水平同期信号及び垂
直同期信号としてビデオ回路７へ送られる。また、上記
ビデオカウンタ２２のカウント内容は、デコーダ２５へ
送られてデコードされる。このデコーダ２５は、垂直帰
線時の画面の非表示期間において、例えば第２図（ｂ）
　、　（ｃ）に示すようにビデオカウンタ２２のカウン
ト値がｒ１９２Ｊ〜ｒ２６１Ｊの範囲において、出力ラ
イン２５８から第３図（ｄ）に示す１６個のパルス信号
を出力すると共に、出力ライン２５ｂから１６個目の・
９ルス信号と同じタイミングで第３図（、）に示す１個
のノ（ルス信号を出力する。しかして、上記デコーダ２
５の出力ライン２５＃Ｌから最初の／４’ルス信号が出
力されると、このパルス信号によりフリップフロップ２
６がセットされ、割込み信−号ｌＮＴａがＣＰＵ　Ｊへ
送られる。ＣＰＵ　１は割込み信号ｌＮＴａが入力され
ると、パスライン３からＩ１０デコーダ１５へ所定のデ
ータを与え、出力ライン１５ＩＬから“１″信号を出力
して）ぐツファ１４に読込み指令を与えると共に、フリ
ツプフロツプ２６をリセットする。乙の場合、バラノア
１ノには、前回のキー人力処理の最終タイミングでＣＰ
Ｕ　Ｊからキーサンプリングに対する初期値がセットさ
れており、その初期値がデコーダ１２でう′コードされ
てキーが一ド１３にキーサンプリング信号として入力さ
れている。従ッて上記Ｉ１０デコーダ１５からバッフア
ノ４に読込み指令７５；与えられると、上記キーサンプ
リング信号及びキー操作に応じてキーボートノ３から出
力される信号がバッファ１４に読込まれ、ＣＰＵ１へ送
られる。ＣＰＵ　１はバッファ１４からのデータによっ
てキー人力の有無を判断し、キー人力が無い場合には、
バッファ１１にその時の保持値よりｒ＋Ｉ　Ｊ　Ｌ、た
値を与えると共に、Ｉ１０デコーダ１５を介してバソフ
ブ１１に読込み指令を与え、パンノア１ノの内容を更新
する。バッファ１１の内容が更新されると、その内容が
デコーダ１２によりデコードされ、キーデート１３へ次
のキーサンプリング信号として与えられる。この状態で
デコーダ２５から次のパルス信号が出力され、ソリツブ
フロップ２６がセットされて割込み信号ｌＮＴａがＣＰ
Ｕ　１へ送られる。この割込み信号ｌＮＴａによりＣＰ
Ｕ　ＪはＩ１０デコーダ１５を介してバッファ１４に読
込み指令を与え、キーボード１３の出力をバッファ１４
に読込んでキー人力の有無を判断する。以下同様の動作
が繰返されるが、キーボード１３の操作キーに応じて所
定のサンプリング信号がキー人力としてパックァ１４に
読込まれると、ＣＰＵ１はバッファ１４の保持データか
ら操作キーの内容を判断し、そのキー人力に対する処理
を実行する。しかして、デコーダ２５から出力ライン２
６ａに１６個のパルス信号が出力され、その最終タイミ
ングで出力ライン２５ｂに第３図（ｅ）に示す／ｆルス
信号が出力されると、ソリツブフロップ２７がセットさ
れ、割込み信号ｌＮＴｂがＣＰＵ　１へ送られる。Next, the operation of the embodiment will be explained. In response to clock pulses from the control circuit 21, the video counter 22 constantly repeats a counting operation from "0" to r261J, as shown in FIG. 3(b). The contents of the digital video counter 22 are decoded by the decoder 24 and sent to the video circuit 7 as a horizontal synchronization signal and a vertical synchronization signal. Further, the count contents of the video counter 22 are sent to the decoder 25 and decoded. This decoder 25, for example, in the non-display period of the screen during vertical retrace, as shown in FIG.
As shown in (c), when the count value of the video counter 22 is in the range r192J to r261J, 16 pulse signals shown in FIG. 3(d) are output from the output line 258, and 16 pulse signals are output from the output line 25b. Ocular·
At the same timing as the nine pulse signals, one pulse signal shown in FIG. 3 (,) is output.
When the first /4' pulse signal is output from the output line 25#L of 5, this pulse signal causes the flip-flop 2 to
6 is set, and an interrupt signal lNTa is sent to CPU J. When the interrupt signal lNTa is input, the CPU 1 supplies predetermined data from the pass line 3 to the I10 decoder 15, outputs a "1" signal from the output line 15IL, gives a read command to the buffer 14, and also outputs a read command to the flip-flop 14. Reset 26. In the case of Party B, CP is applied to Baranoa 1 at the final timing of the previous key manual processing.
An initial value for key sampling is set from UJ, and the initial value is decoded by the decoder 12 and inputted to the key card 13 as a key sampling signal. Therefore, when a read command 75 is given from the I10 decoder 15 to the buffer 4, the key sampling signal and the signal output from the keyboard 3 in response to the key operation are read into the buffer 14 and sent to the CPU 1. The CPU 1 determines the presence or absence of key power based on the data from the buffer 14, and if there is no key power,
A value r+I J L higher than the value held at that time is given to the buffer 11, and a read command is given to the bathtub 11 via the I10 decoder 15 to update the contents of the Pannoor 1. When the contents of the buffer 11 are updated, the contents are decoded by the decoder 12 and provided to the key date 13 as the next key sampling signal. In this state, the next pulse signal is output from the decoder 25, the solve flop 26 is set, and the interrupt signal lNTa is set to CP.
Sent to U1. This interrupt signal lNTa causes the CP
UJ gives a read command to the buffer 14 via the I10 decoder 15, and sends the output of the keyboard 13 to the buffer 14.
to determine the presence or absence of key personnel. The same operation is repeated thereafter, but when a predetermined sampling signal is read into the packer 14 as a key input according to the operation key of the keyboard 13, the CPU 1 determines the contents of the operation key from the data held in the buffer 14, and Execute processing for key personnel. Thus, output line 2 from decoder 25
When 16 pulse signals are output to 6a and the /f pulse signal shown in FIG. Sent to 1.

ＣＰ［］　１は、割込み信号ｌＮＴｂが与えられると、
キーボード１３の出力をバッファ１４に胱込んた後、バ
ッファ１１に初期値をセットする。この時、Ｉ１０デコ
ーダ１５の出力ライン１５ｂから“１″信号が出力され
、フリップフロップ２７かリセットされる。これ以後は
画面が表示期間に入るので、次の非表示期間までキー人
力の読込みが停止する。そして、ビデオカウンタ２２の
カウント値がｒ１９２Ｊに達すると、上記したキー人力
の読込み処理が実行される。When CP[] 1 is given the interrupt signal lNTb,
After inputting the output from the keyboard 13 into the buffer 14, an initial value is set in the buffer 11. At this time, a "1" signal is output from the output line 15b of the I10 decoder 15, and the flip-flop 27 is reset. After this, the screen enters the display period, and key reading stops until the next non-display period. Then, when the count value of the video counter 22 reaches r192J, the above-described key manual reading process is executed.

〔発明の効果〕〔Effect of the invention〕

以上述べたように本発明によれば、同期イｎ号発生回路
からの信号をデコードし、割込み発生回路によυ割込み
信号をＣＰＵへ送ってキー人力処理を行なわせるように
したので、キーエンコーダを使用すること力くキー人力
処理を確実に行なうことができ、コストの低１・を計り
得るものである。As described above, according to the present invention, the signal from the synchronous input number generation circuit is decoded, and the interrupt generation circuit sends the υ interrupt signal to the CPU to perform key manual processing, so that the key encoder By using this method, key manual processing can be performed reliably and the cost can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

図は本発明の一実施例を示すもので、第１図ｔまシスデ
ノ・全体の棚、略構成を示すブロック図、第２図は第１
図における主要線の詳細を示す回路構成図、第３図は動
作を説明するための）タイミングチャートである。 １・・・ＣＰＵ　、　、　２・・・キー人力部、３・・
・共廟バス、４・・・ビデオ制御回路、１３・・・キー
ボード。The figures show one embodiment of the present invention, and Fig. 1 is a block diagram showing the overall structure of the system.
FIG. 3 is a circuit configuration diagram showing details of main lines in the figure, and FIG. 3 is a timing chart for explaining the operation. 1...CPU, 2...Key personnel department, 3...
・Common bus, 4...Video control circuit, 13...Keyboard.

Claims (1)

【特許請求の範囲】[Claims] ビデオ表示機能を備えた情報処理機器においで、」二記
ビデオ表示機能における同期イ１１号発生回路からの信
号をデコードし、画面の非表示期間において一定間隔の
ｉＪ？ルス信号を発生するデコーダと、このデコーダの
出力信号に従って処理回路へ割込み信号を出力する手段
と、上記割込み信号によシキー人力部へのサンプリング
信号を発生してキー人力を読込む手段とを具備した仁と
を特徴と１−るキー人力方式。In an information processing device equipped with a video display function, the signal from the synchronous I11 generation circuit in the video display function is decoded, and iJ? a decoder that generates a signal, a means for outputting an interrupt signal to a processing circuit according to an output signal of the decoder, and a means for generating a sampling signal to a key human power section based on the interrupt signal and reading the key human power. 1-key human-powered method characterized by the human power and human power.