JPS60195659A - Bus controlling system - Google Patents

Abstract

PURPOSE:To lighten the burden of a master processor, by installing a processor and data buffer to each peripheral device for the purpose of controlling a bus and directly transferring data between the peripheral devices. CONSTITUTION:When data to be transferred are secured in a register 13 and the data are settled in an output buffer 14, a processor 10 successively reads out the content of the buffer 14 and writes the content in an output register 17 through an output bus 15. At the time of this data transferring operation, a 2-bit parity bit is added to the data by a parity generator 24 and the data become 18-bit data. The content of the output register 17 is outputted to a bus 3 under the same condition. The identifier of a transferred peripheral device is previously set in the first address of the output register 14 and the processor 10 operate to output the identifier to the bus 3 before the content of all other addresses of the output register 17. The content of all other addresses of the register 17 is outputted to the bus 3 after a fixed time interval.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は電子計Ｊ！機に係り、！＃に多種多様のＩｌｏ
を含む計算機システムに好適なバス制御方式に関する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to an electronic meter J! In charge of the machine! A wide variety of Ilo in #
The present invention relates to a bus control method suitable for computer systems including.

〔発明の背景〕[Background of the invention]

従来の電子計算機は、基本処理装置に２種類のデータバ
スが接続し℃いる。一方のＤＭＡバスには主記憶装置、
ＤＭＡ制御機講及びい（つかの周辺装置が接続している
。他方のＰＩＯバスには、ＰＩＯ制御機構及びい（つか
の周辺装置が接続している。すべての周辺装置は上記デ
ータバスのほかに、割込み信号線（ＩＮＴライン）で基
本処理装置と接続している。基本処理装置上で実行され
るソフトウェアの中には割込み処理ルーチン（ＩＳＲ）
が一般に周辺装置対応に存在し、主記憶装置上に記憶さ
れている。Conventional electronic computers have two types of data buses connected to a basic processing unit. One DMA bus has main memory,
The DMA control mechanism and some peripheral devices are connected to the other PIO bus.The PIO control mechanism and some peripheral devices are connected to the other PIO bus. It is connected to the basic processing unit by an interrupt signal line (INT line).The software executed on the basic processing unit includes an interrupt handling routine (ISR).
generally exists for peripheral devices and is stored on the main memory.

ひとつの周辺装置が他の周辺装置へデータを転送する場
合法の手順が必要である。Procedures are required when one peripheral device transfers data to another peripheral device.

１）起点となる周辺装置がＩＮラインを通じて基本処理
装置に対し装置要求割込みをかける。1) The originating peripheral device issues a device request interrupt to the basic processing unit via the IN line.

２）基本処理装置は現在実行中の処理を中断しｌ５Ｉ（
、の実行を開始する。2) The basic processing unit interrupts the process currently being executed and executes l5I(
, starts execution.

６）基本処理装置は起点となる周辺装置から目的のデー
タをＰＩＯ，Ｌ）ＭＡいずれがのバスを通じて入力する
。6) The basic processing unit inputs target data from the peripheral device serving as the starting point through either the PIO or L) MA bus.

二４）基本処理装置は入力データを編集解釈し、終点と
なる周辺装置へＰＩＯ，ＤＭＡいずれかのバスを通じて
出力する。24) The basic processing unit edits and interprets the input data and outputs it to the terminal peripheral device via either the PIO or DMA bus.

５）基本処理装置は、２）の時点で実行していた処理を
再開する。5) The basic processing device resumes the process that was being executed at the time of 2).

従来のバス制御方式は以上の構成となっていたため周辺
装置が多くなりまた動作回数が増加すると基本処理装置
の負荷が大きくなる欠点があった。Conventional bus control systems have the above-mentioned configuration, which has the drawback of increasing the load on the basic processing unit as the number of peripheral devices increases and the number of operations increases.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、上記欠点を改善し、周辺装置相互のデ
ータ転送が基本処理装置の介在なしに実行可能なバス制
御方式を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a bus control system that improves the above-mentioned drawbacks and allows data transfer between peripheral devices to be performed without the intervention of a basic processing unit.

〔発明の概要〕[Summary of the invention]

このため基本処理装置９主記憶装置１周辺装置のすべて
を同一のバスに接続する。該バスに接続する装置でデー
タをバスに出力する機能を持つ装置は、バスに接続する
データバッファ（出力バッファ）と出力バッファの内容
をアクセスできる処理装置を持つ。またバスに接続する
装置でデータをバスから入力する機能を持つ装置は、バ
スに接続するデータバッファ（入力バッファ）と入力バ
ッファの内容をアクセスできる処理装置を持つ。またバ
スに接続する装置は、すべて同一の信号線（Ａ（、’に
ライン）に接続される。For this purpose, all of the basic processing unit 9, main memory 1, and peripheral devices are connected to the same bus. A device connected to the bus that has a function of outputting data to the bus has a data buffer (output buffer) connected to the bus and a processing device that can access the contents of the output buffer. A device connected to a bus that has the function of inputting data from the bus has a data buffer (input buffer) connected to the bus and a processing device that can access the contents of the input buffer. Furthermore, all devices connected to the bus are connected to the same signal line (line A (, ').

バスＩｃ接続する装置間のデータ転送はデータ長の一定
なデータブロック単位で行なわれる。Data transfer between devices connected to bus Ic is performed in units of data blocks having a fixed data length.

出力機能を持つ表置へが入力機能を待つ装置Ｂに対して
データ転送をする場合、以下の手順に従う。When data is transferred from a table having an output function to a device B waiting for an input function, the following procedure is followed.

１）装置Ａ内の出カバソファにデータブロックが生成さ
れる。1) A data block is generated on the output sofa in device A.

２）装置Ａ内の処理装置は転送先装置の識別子を生成し
、データブロックの一部として出力バッファに１１ぎ込
む。2) The processing unit in device A generates an identifier for the destination device and puts it into the output buffer as part of the data block.

６）装置Ａ内の処理装置は、出力バッファの内容をバス
へ出力する。6) The processing unit in device A outputs the contents of the output buffer to the bus.

４）人力機能を持つ装置内の処理装置はバスの内容を検
知して、自身がバスに存在するデータの転送先であれば
、該当するデータを入力バッファに取り込む。転送先か
否かの判定は手順２）で生成された識別子を用いる。4) A processing unit in a device with a human function detects the contents of the bus, and if it is the transfer destination for data present on the bus, takes in the corresponding data into the input buffer. The identifier generated in step 2) is used to determine whether or not it is a forwarding destination.

５）装置Ｂ内の処理装置はデータブロックの転送が終了
すると、ＡＣＫラインに受信完了の信号を発生する。5) When the processing device in device B completes the transfer of the data block, it generates a reception completion signal on the ACK line.

６）装置Ａ内の処理装置は、ＡＣＫラインの信号を読み
取りデータ転送の終了を知る。6) The processing device in device A reads the ACK line signal and knows the end of data transfer.

しかし、３）の手順で出力バッファの内容をバスに出力
する際、バスが他の出ガ機能を持つ装置によって使用さ
れている可能性がある。またデータブロックの出力が終
了しないうちに、他の装置が出力動作を起こす可能性も
ある。これらの場合、データは破壊される。データの破
壊が発生すると手順５）以降が次のように変更される。However, when outputting the contents of the output buffer to the bus in step 3), there is a possibility that the bus is being used by another device having an output function. Furthermore, there is a possibility that another device may perform an output operation before the output of the data block is completed. In these cases, the data will be destroyed. When data destruction occurs, steps 5) and subsequent steps are changed as follows.

５）゛データが破壊されたことは装置Ｂ内の処理装置が
パリティチェック等の手段によって検出できる。この場
合はＡＣＫラインに受信完了信号を発生しない。5) ``The processing unit in device B can detect that the data has been destroyed by means such as parity checking. In this case, no reception completion signal is generated on the ACK line.

６）゛装置Ａ内の処理装置は、データ転送終了後一定時
間経過してもＡＣＫラインに信号が発生しない場合、デ
ータ転送の再試行（再送）を行なう。つまり、適当な時
間の遅延をもって、再び手順３）へ戻る。6) If the processing device in device A does not generate a signal on the ACK line even after a certain period of time has passed after the end of data transfer, it retries (retransmits) the data transfer. In other words, the process returns to step 3) again after an appropriate time delay.

以上の手順を第１図を用いて具体的に説明する。The above procedure will be specifically explained using FIG. 1.

００時点から４の時点まではバスは全白である。４の時
点で装置Ａから装置Ｂへのデータ転送が起こる。これは
８０時点で終了（成功）する。装置Ｂは装置Ａに９の時
点でＡＣＫ信号を返す。１００時点で装置Ｃから装置り
へのデータ転送が起こる。これは１４０時点で終了する
が、１２０時点で装置Ｅが装置　Ｆへのデータ転送が起
き、双方のデータはバス上で重なり合って破壊される。From time 00 to time 4, the bus is completely white. Data transfer from device A to device B occurs at time point 4. This ends (success) at 80 points. Device B returns an ACK signal to device A at time 9. Data transfer from device C to device 1 occurs at time 100. This ends at time 140, but data transfer from device E to device F occurs at time 120, and both data overlap and are destroyed on the bus.

装置Ｄ　、　ＦはＡＣＫ（ｌｉ号を返さない。装置Ｃは
１５０時点で返る予定のＡＣＫが返らないため適当な遅
延をとり２２の時点でデータ再送を起こす。これは２６
の時点で終了（成功）する。装置りは装置Ｃに２７の時
点でＡＣＫを返す。装置Ｅは１７０時点で返る予定のＡ
ＣＫが返らないため適当な遅延をと９２７の時点でデー
タ再送を起こす。ＡＣＫはバスとは別系統で返送される
ためデータの重なり合いは起きず、この再送も３１の時
点で終了（成功）する′。装置Ｆは装置Ｅに３２の時点
でＡＣＫを返す。Devices D and F do not return ACK (li). Device C does not return the ACK that was expected to be returned at time 150, so it takes an appropriate delay and causes data retransmission at time 22. This is 26.
Ends (success) at the point. The device returns ACK to device C at time 27. Device E is scheduled to be returned at 170
Since CK is not returned, data is retransmitted at point 927 with an appropriate delay. Since the ACK is sent back through a separate system from the bus, data overlap does not occur, and this retransmission also ends (success) at point 31'. Device F returns ACK to device E at time 32.

ＡＣＫはデータに比べより短い時間で転送可能であり、
ＡＣＫが発生するのはデータ転送が終了（成功）してか
ら一定時間後に限られるため、ＡＣＫ同士が重なり合っ
て破壊されることはない。ACK can be transferred in a shorter time than data,
Since ACKs are generated only after a certain period of time after data transfer is completed (successful), ACKs will not overlap and be destroyed.

またデータ転送が不成功に終わった時の再送までの遅延
は一定時間ではない。全くランダムな遅延を選ぶ。同じ
再送遅延パターンを持つ２周辺装置のデータ転送が重な
り合えば、再送→失敗→再送→失敗のくり返しから脱出
できな（なる。ランダムな遅延はこりような状況を防ぐ
ためのものである。Further, when data transfer is unsuccessful, the delay until retransmission is not a fixed time. Choose a completely random delay. If the data transfers of two peripheral devices with the same retransmission delay pattern overlap, it becomes impossible to escape from a cycle of retransmission → failure → retransmission → failure. Random delays are intended to prevent such situations.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の実施例を第２図から第４図九より説明す
る。Embodiments of the present invention will be described below with reference to FIGS. 2 to 4.

第２図は実施例の全体構成を示す。基本処理装置１と主
記憶装置２及びいくつかの周辺装置５は同一のバス３及
び同一のＡＣ，にライン６に接続されている。基本処理
装置１と主記憶装置２は専用のメモリバス４で相互に接
続される。FIG. 2 shows the overall configuration of the embodiment. The basic processing unit 1 and the main memory 2 and several peripheral devices 5 are connected to the same bus 3 and to the same AC line 6. The basic processing device 1 and the main storage device 2 are interconnected by a dedicated memory bus 4.

基本処理装置１は高速の論理演算装置と内部演算レジス
タを持ち、主記憶装置２上に記憶されているプログラム
を実行する。The basic processing unit 1 has a high-speed logic operation unit and an internal operation register, and executes a program stored in the main storage unit 2.

バス３は、これに接続する出力機能を持つ装置のデータ
を人力機能を持つ装置に転送する機能を持つ。ＡＣＫラ
イン６はバス３を利用して企画されたデータ転送が成功
したことを転送先装置から転送元装置に知らせる信号を
転送する機能を持つ。The bus 3 has a function of transferring data from a device having an output function connected thereto to a device having a human power function. The ACK line 6 has the function of transmitting a signal from the destination device to the source device that the data transfer planned using the bus 3 has been successful.

第３図は出力機能を持つ周辺装置のバス３に対する接続
部を示す。処理装置１０は論理演算装置１１と論理演算
装置１１から読み出し書き込み可能な内部レジスタ１８
と制御用マイクロプログラムメモリ１９とマイクロプロ
グラム順序制御装置２３かも成る。処理装置１００入力
バス１２にはデータ発生レジスタ１３と出力バッファ１
４とＡＣＫ受信レジスタ２２が接続している。処理装置
１０の出力バス１５には出力バッファ１４とバッファア
ドレスレジスタ１６と出力レジスタ１７が接続している
。バッファアドレスレジスタ１６は出力バッファ１４の
アドレスラインに接続している。出力レジスタ１７はバ
ス３に接続している。出力レジスタ１７は１８ビツト長
のレジスタで、パリティビット２ビツトを持つ。パリテ
ィビットは出力バス１５と出力レジスタ１７の経路に存
在するパリティジェネレータ２４により生成される。−
バス６内部も１８本のラインを持ち、そのうち１６本は
データライン２０、残り２本はパリティライン２１であ
る。ＡＣＫ受信レジスタ２２はＡＣＫライン６忙接続し
ている。FIG. 3 shows the connections of peripheral devices with output functions to the bus 3. The processing device 10 includes a logic operation device 11 and an internal register 18 that can be read from and written to by the logic operation device 11.
It also includes a control microprogram memory 19 and a microprogram sequence control device 23. The input bus 12 of the processing unit 100 includes a data generation register 13 and an output buffer 1.
4 and the ACK reception register 22 are connected. An output buffer 14, a buffer address register 16, and an output register 17 are connected to an output bus 15 of the processing device 10. Buffer address register 16 is connected to the address line of output buffer 14. Output register 17 is connected to bus 3. The output register 17 is an 18-bit long register and has two parity bits. The parity bit is generated by a parity generator 24 located in the path between the output bus 15 and the output register 17. −
The bus 6 also has 18 lines, of which 16 are data lines 20 and the remaining two are parity lines 21. The ACK receiving register 22 is connected to the ACK line 6.

第４図は入力機能を持つ周辺装置のバス３に対する接続
部を示す。処理装置３０は論理演算装置３１と論理演算
装置６１から読み出し誉ぎ込み可能な内部レジスタ４２
と制御用マイクロプログラムメモリ４３とマイクロプロ
グラム順序制御装置４７かも成る処理装置３０の入力バ
ス６２には入力バッファ５３．３４が接続している。処
理装置５０の出力バス４５にはデータ格納レジスタ４４
とバッファアドレスレジスタ６Ｂとバッファアドレスセ
レクタ４Ｑ、４１とＡＣＫ送信レジスタ４６が接続して
いる。バッファアドレスレジスタ３８はバッファアドレ
スセレクタ４０．４１とアドレスデコーダ３９に接続し
ている。バス乙に接続している入力レジスタ３５はパリ
ティチェッカ５１を持つ。入力レジスタ３５は人力デコ
ーダ３６と入力セレクタ５２に接続している。入力セレ
クタ５２は入力バッファ３３．３４に接続している。入
力デコーダ３６は８１（、フリップ７０ツブ６７のセッ
トライン４８に接続し、アドレスデコーダ３９はＳｋ＜
フリップフロップ３７のリセットライン４９に接続して
いる。ＳＨフリップフロップの出カババッファアドレス
レジスタ３８のインクリメントライン５０１Ｃ接続して
いる。アドレスセレクタ４０．４１は入力バッファ５５
．Ｓ４のアドレスラインに接続している。ＡＣＫ送信レ
ジスタ４６はＡＣＫライン６に接続している。FIG. 4 shows the connections of peripheral devices with input functions to the bus 3. The processing device 30 has an internal register 42 that can be read from and written to by the logic operation device 31 and the logic operation device 61.
Input buffers 53, 34 are connected to the input bus 62 of the processing device 30, which also includes the control microprogram memory 43 and the microprogram sequence controller 47. The output bus 45 of the processing device 50 includes a data storage register 44.
, buffer address register 6B, buffer address selectors 4Q and 41, and ACK transmission register 46 are connected. Buffer address register 38 is connected to buffer address selectors 40, 41 and address decoder 39. The input register 35 connected to bus B has a parity checker 51. Input register 35 is connected to manual decoder 36 and input selector 52. Input selector 52 is connected to input buffers 33,34. The input decoder 36 is connected to the set line 48 of the flip 70 knob 67, and the address decoder 39 is connected to the set line 48 of the flip 70 knob 67.
It is connected to the reset line 49 of the flip-flop 37. It is connected to the increment line 501C of the output buffer address register 38 of the SH flip-flop. Address selectors 40 and 41 are input buffers 55
．． Connected to the address line of S4. ACK transmit register 46 is connected to ACK line 6.

出力機能を持つ周辺装置のデータ発生レジスタ１３に生
成されたデータが、入力機能を持つ周辺装置のデータ格
納レジスタに収められるまでの動作を説明する。The operation until data generated in the data generation register 13 of a peripheral device with an output function is stored in the data storage register of a peripheral device with an input function will be explained.

第３図で、データ発生レジスタ１３に転送すべきデータ
が確保されているとする。処理装置１０は出力バス１５
を通してバッファアドレスレジスタ１６を設定する。次
に入力バス１２を通してデータ発生レジスタ１３の内容
を読み出し、出力バス１５を通して出力バッファ１４０
バツフアアドレスレジスタ１６の示すアドレスＫｌぎ込
む。マイクロプログラム１９が必要ト判断した場合は内
部レジスタ１８及び論理演算装置１１を用いてデータの
編集を行なう。編集の主な例としては、データ転送先及
び転送元の周辺装置の識別子を付与する事と・データ長
の固定化（つまり、出力バッファ１４の容量を超えるデ
ータがデータ発生レジスタ１５に生成された場合には超
過分をデータ発生レジスタ１６に残す事と出力バッファ
１４の容量に満たないデータしかデータ発生レジスタ１
３に生成されない場合は無意味なデータで出力バッファ
１４の残り領域を埋める事）がある。処理装置１ｏは出
力バッファ１４にデータが確定すると、入力バス１２を
通して出力バッファの内容を順次読み出し出力バス１５
を通して出力レジスタ１７に誉ぎ込む。出力レジスタに
入る時、データ（１６ビツト）はパリティジェネレータ
２４によってパリティビット（２ビツト）を付カロされ
１８ビツトデータとなる。出力レジスタの内容はそのま
まバス５に出力される。出力バッファ１４の先頭アドレ
スには転送先周辺装置の識別子を設定しておき、他のす
べての出力レジスタ１４のアドレスの内容に先立ってバ
ス３に出力されるように処理装置１０が動作する。さら
に一定間隔時間をおいて出力レジスタの全アドレスの内
容が同様にバス３に出力される。In FIG. 3, it is assumed that data to be transferred is secured in the data generation register 13. The processing device 10 has an output bus 15
The buffer address register 16 is set through the buffer address register 16. Next, the contents of the data generation register 13 are read through the input bus 12, and the contents of the data generation register 13 are read out through the output bus 15.
Input the address Kl indicated by the buffer address register 16. If the microprogram 19 determines that it is necessary, it edits the data using the internal register 18 and the logical operation unit 11. The main examples of editing include assigning identifiers to the peripheral devices of the data transfer destination and the data transfer source, and fixing the data length (in other words, if data exceeding the capacity of the output buffer 14 is generated in the data generation register 15). In this case, the excess amount should be left in the data generation register 16, and only the data less than the capacity of the output buffer 14 should be left in the data generation register 1.
3, the remaining area of the output buffer 14 may be filled with meaningless data). When the data is determined in the output buffer 14, the processing device 1o sequentially reads out the contents of the output buffer through the input bus 12 and transfers the data to the output bus 15.
The signal is sent to the output register 17 through the output register 17. When entering the output register, the data (16 bits) is digitized with parity bits (2 bits) by the parity generator 24 to become 18 bit data. The contents of the output register are output to the bus 5 as they are. The identifier of the transfer destination peripheral device is set in the first address of the output buffer 14, and the processing device 10 operates so that the contents of the addresses of all other output registers 14 are outputted to the bus 3. Furthermore, the contents of all addresses of the output register are similarly outputted to the bus 3 after a fixed interval of time.

次に第４図でバス３の内容はすべての入力機能を持つ周
辺装置の入力レジスタ６５に設定される。この時、入力
セレクタ５２は入力バッファ６４忙入カレジスタ３５の
出力が設定され、入力バッファ６３には設定されない状
態にあり、バッファアドレスセレクタ４１はバッファア
ドレスレジスタ３８の出力を有効とする状態にあり、バ
ッファアドレスレジスタ６８の値は０で、８ｋＬフリツ
プフロンプ５７はリセット状態、インクリメントライン
５０はり、ＯＷ状態にある。In FIG. 4, the contents of bus 3 are then set in the input register 65 of the peripheral with all input functions. At this time, the input selector 52 is in a state in which the output of the input buffer 64 busy register 35 is set and not set in the input buffer 63, and the buffer address selector 41 is in a state in which the output of the buffer address register 38 is enabled. The value of the buffer address register 68 is 0, the 8kL flip-flop 57 is in the reset state, the increment line 50 is in the OW state.

この状態では入力レジスタ３５に設定されたバス３の内
容は入力バッファ３４００番地に簀ぎ込まれる。しかし
、次に入力レジスタ′５５に設定された内容もバッファ
アドレスレジスタ３８のイ直に変化がないため出力バッ
ファ３４の０査地に誉ぎ込まれ、以前のバスの内容は失
われる。In this state, the contents of bus 3 set in input register 35 are stored in input buffer address 3400. However, since there is no immediate change in the contents set in the input register '55 next time in the buffer address register 38, the contents are transferred to the 0 location of the output buffer 34, and the previous contents of the bus are lost.

今、この入力可能な周辺装置圧向けての転送データがバ
ス３に現われたとすると、最初に周辺装置の識別子が入
力レジスタ３５に設定される。入力デコーダ５６は入力
レジスタ３５の内容がこの周辺装置の識別子と等しい時
セットライン４８にトリガな発生する。Ｓ凡フリッ１７
０ツブ６７かセットされインクリメントライン５０が）
ＩＩＧＨ状態となる。バッファアドレスレジスタは１ワ
一ド人力ごとにインクリメントされる状態となり、入力
バッファ５４にバス６の内容が埴次記憶される。Now, if transfer data for this inputtable peripheral device appears on the bus 3, the identifier of the peripheral device is first set in the input register 35. Input decoder 56 generates a trigger on set line 48 when the contents of input register 35 are equal to the identifier of this peripheral. S BON FRI 17
0 knob 67 is set and increment line 50)
It becomes IIGH state. The buffer address register is incremented every 1 word, and the contents of the bus 6 are stored in the input buffer 54 sequentially.

処理装置５０は入力バッファ６４にデータが確定（バス
３を通じての転送が終了）すると、入力セレクタ５２を
切替え入力レジスタ６５の内容か入力バッファ３３に設
定される状態にし、バッファアドレスセレクタ４０をバ
ッファアドレスレジスタ６８の出力を有効とする状態に
−バッファアドレスセレクタ４１を処理装置３゜の出力
バス４５の内容が有効な状態にする。さらに処理装置３
０はバッファアドレスレジスタ５８１１Ｃ出力バス４５
を通じてＯを設定する。アドレスデコーダ３９はパツフ
ァアドレスレジスタの内容が０となった時ＳＲフリップ
フロップ３７のリセットライン４９にトリガを発生する
。When the data is fixed in the input buffer 64 (transfer through the bus 3 is completed), the processing device 50 switches the input selector 52 so that the contents of the input register 65 are set in the input buffer 33, and sets the buffer address selector 40 to the buffer address. The output of the register 68 is made valid - The buffer address selector 41 is placed in a state where the contents of the output bus 45 of the processing device 3° are made valid. Furthermore, processing device 3
0 is buffer address register 5811C output bus 45
Set O through. The address decoder 39 generates a trigger on the reset line 49 of the SR flip-flop 37 when the contents of the puffer address register become 0.

従って処理装置１ｏがバッファアドレスレジスタをＯＶ
Ｃすると８ｋＬフリツプフロツプもリセットされ、イン
クリメントライン５ｏがＬＯＷ状態となって、バッファ
アドレスレジスタは○番地を示した状態を保つ。Therefore, the processing unit 1o sets the buffer address register OV.
C, the 8kL flip-flop is also reset, the increment line 5o becomes LOW, and the buffer address register maintains the state indicating the ○ address.

次に処理装置′５ｏは出力バス４５を通じて入力バッフ
ァ６４のアドレスを指足し、その内容を入力バス３２を
通して読み出す。次に出力バス４５を通じて、このデー
タをデータ格納レジスタ４４に書き込む。マイクロプロ
グラム４３が必要と判断した時には、内部レジスタ４２
及び論理演算装置５１を用いて、データの編集を行なう
。編集の主な例とし℃は、データ転送元の識別子を記憶
する事とデータ長の復元（転送元で固定化されたデータ
を元のデータ長に戻も分割されたデータをデータ格納レ
ジスタ４４内で順序正しく合成する事と付与された余分
なデータを除く事）がある。Processor '5o then adds the address of input buffer 64 via output bus 45 and reads its contents via input bus 32. This data is then written into the data storage register 44 via the output bus 45. When the microprogram 43 determines that it is necessary, the internal register 42
and the logical operation unit 51 to edit the data. The main examples of editing are storing the identifier of the data transfer source, restoring the data length (returning the fixed data at the transfer source to the original data length, and storing the divided data in the data storage register 44). (to compose the data in the correct order and to remove added extra data).

データ転送終了後、一定時間経過した時点で、処理装置
３０は出力バス４５を通じてＡＣＫ送信レジスタ４６に
転送元の識別子を設定する。After a certain period of time has elapsed after the data transfer is completed, the processing device 30 sets the identifier of the transfer source in the ACK transmission register 46 via the output bus 45.

ＡＣＫ送信レジスタ４６の内容はＡＣＫフィン６に出力
される。The contents of the ACK transmission register 46 are output to the ACK fin 6.

転送が不成功に終わった事はパリティチェッカ５１が検
知する。処理装置３ｏはパリティチェッカ５１が異常を
検知すると該当するデータの処理を中止し、バッファア
ドレスレジスタ九〇を設定してそのデータの転送自体が
なかったものとする。従ってＡＣＫライン６に信号は出
力されない。The parity checker 51 detects that the transfer is unsuccessful. When the parity checker 51 detects an abnormality, the processing device 3o stops processing the corresponding data, sets the buffer address register 90, and assumes that the data has not been transferred. Therefore, no signal is output to the ACK line 6.

第３図で、転送終了一定時間後処理装置１０はＡＣＫ受
信レジスタ２２を入力バス１２を通じて読み出し、転送
の成否を＠断する。転送成功ならＡＣＫ受信レジスタ２
２にはＡＣＫライン６を通じ℃転送元の識別子が設定さ
れている。In FIG. 3, after a certain period of time after the end of the transfer, the processing device 10 reads the ACK reception register 22 through the input bus 12 and determines whether the transfer was successful or not. If the transfer is successful, ACK reception register 2
2 is set with an identifier of the °C transfer source through the ACK line 6.

この場合、データ発生レジスタ１３にさらにデータがあ
れば同様九転送を実行する。転送が不成功に終わった場
合は、同じデータ（出力バッファ１４に残っている。）
を再送する。再送は直ちに行なうのでな（処理装置１ｏ
の内部で発生した適当な時間（ランダム）経過後、出力
バッファ１４にデータが確定した時点以降の処理を行な
う。In this case, if there is more data in the data generation register 13, nine transfers are similarly executed. If the transfer is unsuccessful, the same data (remaining in the output buffer 14)
Resend. Retransmission will be performed immediately (processing device 1o
After an appropriate period of time (randomly generated) has elapsed, the processing after the data is fixed in the output buffer 14 is performed.

本英施例によれは、基本処理装置あるいは、バス制御装
置を用いることな（バススルーブツトを１８．４　％ま
で上げることが出来る。各周辺装置内処理装置のマシン
サイクルを１００ｎＳとするならば、実質バス転送レー
トを１８４ＭＷ（５，６８ＭＢ　）７秒に上げることが
出来る効果がある。According to this embodiment, the bus throughput can be increased to 18.4% without using a basic processing unit or a bus control unit.If the machine cycle of the processing unit in each peripheral device is 100 nS, For example, the effective bus transfer rate can be increased to 184 MW (5.68 MB) for 7 seconds.

Ｃ発明の効果〕 本発明によれば、周辺装置自体にバス制御を目的とした
処理装置及びデータバッファを備え、周辺装置相互間で
直接データ転送ができるので、基本処理装置の負荷を軽
減できる効果がある。C Effects of the Invention According to the present invention, the peripheral device itself is equipped with a processing device and a data buffer for the purpose of bus control, and data can be directly transferred between the peripheral devices, so the load on the basic processing device can be reduced. There is.

また、基本処理装置が単数の構成を基本処理装置複数の
構成に変更するような、各装置の追加削除が、基本的な
アーキテクチ為アを変更することな（可能であるため、
計算機システムの融通性が増す効果がある。Additionally, it is possible to add or remove devices, such as changing a configuration with a single basic processing unit to a configuration with multiple basic processing units, without changing the basic architecture.
This has the effect of increasing the flexibility of the computer system.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の動作概要図、 第２図は、本発明の実施例の全体構成図、第３図は、本
発明の実施例圧−Ｊ６ける出力機能を有する周辺装置の
バス接続部の詳細図、第４図は、本発明の実施例におけ
る大刀機能を有する周辺装置のバス接続部の詳細図であ
る。 ６・・・バス、 ６・・・ＡＣＫライン、 １４・・・出力バッファ、 ２２・・・ＡＣＫ受信レジスタ、 ５３．５４・・・入力バッファ、 ４６・・・ＡＣＫ送信レジスタ。 第　／ｒｆＪ 第　２　図 第　３　図 第　４　ｙFIG. 1 is a schematic diagram of the operation of the present invention, FIG. 2 is an overall configuration diagram of an embodiment of the present invention, and FIG. 3 is a bus connection of a peripheral device having an output function according to an embodiment of the present invention. FIG. 4 is a detailed diagram of a bus connection section of a peripheral device having a long sword function in an embodiment of the present invention. 6...Bus, 6...ACK line, 14...Output buffer, 22...ACK reception register, 53.54...Input buffer, 46...ACK transmission register. /rfJ Figure 2 Figure 3 Figure 4 y

Claims (1)

【特許請求の範囲】[Claims] ｔ　データバスとこれに接続するいくつかの装置（基本
処理装置、主記憶装置９周辺装置）より成る電子計算機
において、データバスに接続するすべての装置に接続す
る信号組と、各装置に入出力データバッファ、該データ
バッファを読み出しあるいは書き込み可能な処理装置、
該処理装置と該信号線に接続するレジスタより成るデー
タバス接続部を設け、該装置間で相互にデータの授受を
可能にすることを特徴とするバス制御方式。t In an electronic computer consisting of a data bus and several devices connected to it (basic processing unit, main storage device, 9 peripheral devices), signal sets connected to all devices connected to the data bus and input/output of each device. a data buffer, a processing device capable of reading or writing the data buffer;
A bus control system characterized in that a data bus connection section consisting of a register connected to the processing device and the signal line is provided, and data can be exchanged between the devices.