JPS60194819A - Chopper type comparator - Google Patents
Chopper type comparatorInfo
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- JPS60194819A JPS60194819A JP5182284A JP5182284A JPS60194819A JP S60194819 A JPS60194819 A JP S60194819A JP 5182284 A JP5182284 A JP 5182284A JP 5182284 A JP5182284 A JP 5182284A JP S60194819 A JPS60194819 A JP S60194819A
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- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明はチョッパ型比較器に関するものである。[Detailed description of the invention] [Technical field of invention] This invention relates to a chopper type comparator.
第１図は従来のチョッパ型比較器の一例を示す接続図で
ある。図において（１）は被比較電圧Ｖｉｎの入力端子
、（２）は基準電圧Ｖｒｅｆ の入力端子、（３１゜（
４１はそれぞれトランスミッションゲート、＋５１はカ
ップリングコンデンサ、（６）はインバータ、（７）は
トランスミッションゲート、＋８１はインバータ、（９
）は電圧ＶＤＤの電源端子、Ｕαは出力電圧Ｖｏ ｕ
ｔ の出力端子、０υ、（６）、 （１３１、α◆、α
ｉ 、 （１＊はそれぞれクロックの入力端子である。FIG. 1 is a connection diagram showing an example of a conventional chopper type comparator. In the figure, (1) is the input terminal of the compared voltage Vin, (2) is the input terminal of the reference voltage Vref, (31°(
41 is a transmission gate, +51 is a coupling capacitor, (6) is an inverter, (7) is a transmission gate, +81 is an inverter, (9
) is the power supply terminal of voltage VDD, Uα is the output voltage Vo u
Output terminal of t, 0υ, (6), (131, α◆, α
i, (1* are respective clock input terminals.
トランスミッションゲー） ＋３１ 、 ＋４１ 、
＋７１は０ＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅ
ｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ）
で構成され、ｔｌｌｌｌ 、、（１３、α→はそれぞれ
ＰＭＯ８）ランジスタのゲートであり、（２）、α→、
◇ＱはそれぞれＮＭＯ８Ｉ−ランジスタのゲートである
。図中にφ。Transmission game) +31, +41,
+71 is 0MO8 (Complementary Me
tal Oxide Sem1conductor)
tllll, , (13, α→ are the gates of the PMO8 transistors, respectively), and (2), α→,
◇Q is the gate of each NMO8I-transistor. φ in the figure.
φで示す記号はゲートに加えられるクロック信号を示し
、φと７は互に位相が異り、両信号が同時に高電圧レベ
ルになることはないよう、すなわちｎｏｎ −ｏｖｅｒ
ｌａｐに整定されているとする。The symbol φ indicates the clock signal applied to the gate, and φ and 7 are out of phase with each other, so that both signals are not at a high voltage level at the same time, that is, non-over.
Suppose that it is set to lap.
第２図は第１図のインバータ（６１の特性を示す特性図
であって、横軸が入力電圧、縦軸が出力電圧を表す。実
線が特性である。入力電圧が０のときはインバータ（６
）を構成する電源側のＰＭＯ８はオン状態となり接地側
のＮＭＯ８はオフ状態となるので出力電圧はほぼＶＤＤ
となり、入力電圧がＶＤＤのときはＰＭＯＳがオフ状態
、ＮＭＯ８がオン状態となるので出力電圧はほぼＯとな
る。トランスミッショＶ ’？’ −ト１７）＃ｆオン
状態のときはインバータ（６１の出力がその入力に接続
されるので、インバータ（６）の入力電圧と出力電圧と
が互に等しくなる点、すなわち、ニア２図の入力電圧０
の点から横軸に対し４５゜の角度の線と特性曲線との交
点（すなわちα点）で平衡し入力電圧も出力電圧も共に
Ｖｂａｔになる。Figure 2 is a characteristic diagram showing the characteristics of the inverter (61) shown in Figure 1, where the horizontal axis represents the input voltage and the vertical axis represents the output voltage.The solid line represents the characteristics. 6
) on the power supply side and the NMO8 on the ground side turns off, so the output voltage is approximately VDD.
When the input voltage is VDD, the PMOS is off and the NMO8 is on, so the output voltage is approximately O. Transmission V'? ' - 17) #f When in the on state, the output of the inverter (61) is connected to its input, so the point where the input voltage and output voltage of the inverter (6) are equal to each other, that is, the near 2 diagram. Input voltage 0
Equilibrium is reached at the intersection of the characteristic curve and a line at an angle of 45 degrees to the horizontal axis from the point (namely, point α), and both the input voltage and the output voltage become Vbat.
第３図は第１図の回路におけるクロック信号φ。FIG. 3 shows the clock signal φ in the circuit of FIG.
７０波形を示す波形図であって、従来の装置においては
、φ、ｒのｒＬＪレベルは０ボルト、「Ｈ」レベルはＶ
ＤＤとされていた。FIG. 70 is a waveform diagram showing 70 waveforms, and in the conventional device, the rLJ level of φ, r is 0 volts, and the “H” level is V
It was considered DD.
次に、第１図の回路の動作を説明する。クロック信号φ
がｒｌ（Ｊレベルにある間はトランスミッションゲート
（７）がオン状態となり、Ｎ点の電圧は第２図に示すＶ
ｂａｔ となる。その期間はトランスミッションゲート
（４）もオン状態となりコンデンサ（５）は、（Ｖｒｅ
ｆ −ＶｂａＬ）の電圧によって充電される。次にφも
「Ｌ」レベル、７も「Ｌ」レベルに保たれる期間はトラ
ンスミッションゲート１３＋ 、 ＋４１ 。Next, the operation of the circuit shown in FIG. 1 will be explained. clock signal φ
While Rl is at the J level, the transmission gate (7) is on, and the voltage at the N point is V shown in Figure 2.
It becomes bat. During that period, the transmission gate (4) is also on and the capacitor (5) is (Vre
It is charged by a voltage of f −VbaL). Next, the transmission gates 13+ and +41 are held during the period in which φ is also kept at the "L" level and 7 is also kept at the "L" level.
（７）が共にオフ状態になっておりコンデンサ（５）は
（Ｖｒｅｆ −Ｖｂａｔ）によって充電されたままに保
たれる。その期間に続いてφだけが「五」レベルの期間
が来る。この期間ではトランスミ・ノションゲート（３
）だけがオン状態となり、電圧Ｖｉｎ７５Ｅコンデンサ
（５）の左側電極に加えられ、したがりてＮ点の電圧は
Ｖｉｎ −（Ｖｒｅｆ −Ｖｂａｔ）となる。もしＶｉ
ｎ ＝ Ｖｒｅｆであれば、Ｎ点の電圧はＶｂａｔに保
たれ、インバータ（６）の動作点は第２図のα点のまま
であるがＶｉｎ ＋ Ｖｒｅｆ の場合はＮ点の電圧は
Ｖ’ｂａｔからΔＶだけ変化する。(7) are both in the off state, and the capacitor (5) is kept charged by (Vref - Vbat). Following that period, there comes a period in which only φ is at the "5" level. During this period, Transmi-Notion Gate (3
) is turned on and the voltage Vin75E is applied to the left electrode of the capacitor (5), so the voltage at point N is Vin - (Vref - Vbat). If Vi
If n = Vref, the voltage at point N is kept at Vbat, and the operating point of the inverter (6) remains at point α in Figure 2, but if Vin + Vref, the voltage at point N becomes V'bat. It changes by ΔV from .
であシ、ここに、ＣＣはコンデンサ（５１の容量、Ｃｇ
はインバータ（６）の入力容ｉ、ＣｆはＮ点に〃為力）
わるその他の浮遊容量である。Here, CC is a capacitor (capacity of 51, Cg
is the input capacity i of the inverter (6), Cf is the force at point N)
This is the other stray capacitance.
第２図から明らかなように、α点の近傍では入力電圧の
微小な変化が出力電圧の大きな変化をひきおこし、この
変化がインノく一夕１８）によって爽に拡大されるので
１＋１− 工噌需Ｉへ開酵詰を日−釦メ箕仁１イ爾ｈ
ｋ−＋ Ｘ −従来の装置は以上のように動作し、その
クロ・ンク信号としでは第３図に示す電圧が加えられる
ので、このクロック信号によってインノく一タ（６１が
誤動作することがあるという欠点がｈりた。すなわち、
トランスミッションゲートのソースとドレインとは、ゲ
ートチャネル間容量、ゲートソース間容量、ゲートドレ
ーン間容量によってそれぞれゲートと結合しているので
クロック信号φ、φの立上り、立下り時の急峻な電圧変
化がトランスミ・ンションゲート１３１ 、 ＋４１
、 ＋７１のソースとドレインに結合してコンデンサ（
５）及びインバータ（６）の入力端子に伝達され、Ｎ点
の電圧がＶｂａｔ からシフトし、比較器としての動作
に誤動作が発生することである。As is clear from Figure 2, a small change in the input voltage causes a large change in the output voltage in the vicinity of the α point, and this change is magnified by the innovation18), resulting in 1+1- 1st day of fermentation and fermentation to I - Button menu 1st day
k-+ There was a drawback that
The source and drain of the transmission gate are coupled to the gate through the gate-channel capacitance, gate-source capacitance, and gate-drain capacitance, so that sudden voltage changes at the rise and fall of clock signals φ and φ will not affect the transmission.・Nation Gate 131, +41
, +71 coupled to the source and drain of the capacitor (
5) and the input terminal of the inverter (6), the voltage at point N shifts from Vbat, causing a malfunction in the comparator operation.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明では、各トランスミッシ
ョンゲートの閾値電圧の絶対値を電源電圧の棒付近に設
定し、かつ、クロ・ンク信号のｒＩ（ＪレベルとｒＬＪ
レベルとの差すなわち振幅を各トランスミッションゲー
トが正常な論理動作を行うのに必要な限度で、できるだ
け小さくしたものである。This invention was made to eliminate the drawbacks of the conventional ones as described above. In this invention, the absolute value of the threshold voltage of each transmission gate is set near the power supply voltage, and the clock signal rI (J level and rLJ
The difference from the level, that is, the amplitude, is made as small as possible within the limit necessary for each transmission gate to perform normal logic operation.
以下この発明の実施例を図面について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
この発明の装置においても、回路の接続は第１図に示す
とおシでアリ、インバータ（６）の特性は第２図に示す
とおりである。ただ、この発明の装置においては、トラ
ンスミッションゲートｔ３１ 、 ＋４１ 、 ＋７１
の閾値電圧の絶対値（ＩＶＴＲＩで表す）をほぼＶＤＤ
Ｏ差にし、クロック信号φ、７の「１（」レベルをｌＶ
ＴＲ＋＋ε、「Ｌ」レベルをｌＶＴＲｌ−εとし、εの
値は各トランスミッションゲートが正常な論理動作を行
うに充分な範囲内においてできるだけ小さくしたもので
ある。In the device of the present invention, the circuit connections are as shown in FIG. 1, and the characteristics of the inverter (6) are as shown in FIG. 2. However, in the device of this invention, the transmission gates t31, +41, +71
The absolute value of the threshold voltage (expressed in IVTRI) of approximately VDD
0 difference, and set the “1(” level of clock signal φ, 7 to 1V)
TR++ε, the "L" level is set to lVTRl-ε, and the value of ε is made as small as possible within a range sufficient for each transmission gate to perform normal logic operation.
第４図はこの発明の一実施例におけるクロック信号の波
形を示す波形図でありてＩＶＴＨｌ ＝ ＶＤＤ／’２
に設定した場合を示す。すなわち、ＶＤＤ ＝ ５ Ｖ
とするとｌ ＶＴＨｌ ＝ ２，５ ＶＫ設定シ２εハ
数百ｍＶ程度に設定する。この場合も各トランスミッシ
ョンゲートｔ３１ 、１４１ 、 ＋７１のスイッチン
グ動作は正常に行われ、さきに第１図について説明した
とお＃）ＶｉｎとＶｒｅｆとの比較器として動作する。FIG. 4 is a waveform diagram showing the waveform of the clock signal in one embodiment of the present invention, and IVTHl = VDD/'2
This shows the case where it is set to . That is, VDD = 5V
Then, l VTHl = 2,5 VK setting value 2ε is set to about several hundred mV. In this case as well, the switching operations of the transmission gates t31, 141, +71 are performed normally, and they operate as a comparator between Vin and Vref (as explained above with reference to FIG. 1).
Ｃｐをトランスミッションゲート（７）を構成するＰＭ
Ｏ８ｌ−ランジスタのゲートチャネル間容量、ゲートソ
ース間容量及びゲートドレイン間容量の和とし、Ｃｎを
トランスミッションゲート（７１を構成するＮＭＯ８ｌ
−ランジスタのゲートチャネル間容量、ケートソース間
容量及びゲートドレイン間容量の和とし、クロック信号
φ、φの時間に対する変化ｄφ ｄｌ
率をπ、■とすれば
で表わされる電流ＩＮはインバータ（６）の入力端子、
コンデンサ（５）、インバータ（８１の入力端子、イン
バータ＋６１の出力端子及びトランスミッションゲート
のソース及びドレインに接続される配線にかかわる浮遊
容量に流れる電流である。電流ＩＮが大きくなるとイン
バータ（６）の比較器としての動作が誤動作となること
が多い。PM that constitutes the transmission gate (7)
O8l is the sum of the gate-channel capacitance, gate-source capacitance, and gate-drain capacitance of the transistor, and Cn is the transmission gate (NMO8l that constitutes 71).
- If the sum of the gate-channel capacitance, gate-source capacitance, and gate-drain capacitance of the transistor, and the rate of change dφ dl of the clock signals φ and φ with respect to time are π and ■, then the current IN is expressed by the inverter (6). input terminal,
This is the current flowing through the stray capacitance related to the wiring connected to the capacitor (5), the input terminal of the inverter (81), the output terminal of the inverter +61, and the source and drain of the transmission gate.As the current IN increases, the comparison of the inverter (6) increases. The operation of the device often results in malfunction.
第３図と第４図とを比較し、クロック信号φ。Comparing FIG. 3 and FIG. 4, the clock signal φ.
φがｒＬＪレベルからｒＨＪレベルへ、ｒＨＪレベルか
らｒＬＪレベルへ変化する転移に喪する時間が同一であ
るとすれば、この時間の間に従来の装置では第３図に示
すように５Ｖだけ変化するが、この発明の装置では第４
図に示すように数百ｍＶの変化であるので、式（３）の
ＩＮ は従来の装置よシもこの発明の装置における方が
遥かに低減され、従ってインバータ（６）が誤動作する
機会が本質的に低減される。If the time required for the transition of φ to change from the rLJ level to the rHJ level and from the rHJ level to the rLJ level is the same, the conventional device changes by 5V during this time as shown in Figure 3. However, in the device of this invention, the fourth
As shown in the figure, since the change is several hundred mV, IN in equation (3) is much reduced in the device of the present invention than in the conventional device, and therefore there is no substantial chance that the inverter (6) will malfunction. reduced.
なお、第１図に示す例ではトランスミッションゲー）
ｆ３＋ 、 ｆ４ｔ 、 ｌ’７１及びインバータ＋６
１ 、 ＋８１がＣＭＯＳトランジスタによシ構成され
ているとしたが、ＮＭＯ８Ｉ−ランジスタによって構成
されている場合にも同様にこの発明を適用することがで
きる。なお、第１図においてトランスミッションゲート
（７）。In addition, in the example shown in Figure 1, the transmission game)
f3+, f4t, l'71 and inverter +6
1 and +81 are constructed from CMOS transistors, the present invention can be similarly applied to the case where they are constructed from NMO8I-transistors. In addition, in FIG. 1, the transmission gate (7).
＋４１ 、 ＋３１をそれぞれ第１．第２．第３のトラ
ンスミッションゲートということにする。+41 and +31 respectively. Second. Let's call it the third transmission gate.
以上のようにこの発明によれば、チョッパ型比較器にお
いて各トランスミッションゲートの閾値電圧の絶対値を
電源電圧のμ付近に設定し、がっ、クロック信号の振幅
を、トランスミッションゲートが正常な論理動作を行う
に十分な限度において、なるべく小さくシタので、トラ
ンスミッションゲートを介して、クロック信号の急峻な
電位変化がインバータ（６１の入力端子及びコンデンサ
に伝達されインバータが誤動作するという欠点を防止す
ることができる。As described above, according to the present invention, the absolute value of the threshold voltage of each transmission gate in the chopper type comparator is set near μ of the power supply voltage, and the amplitude of the clock signal is set so that the transmission gate can perform normal logic operation. By keeping the voltage as small as possible to the extent sufficient to carry out this process, it is possible to prevent the disadvantage that a sharp potential change of the clock signal is transmitted to the input terminal of the inverter (61) and the capacitor through the transmission gate, causing the inverter to malfunction. .
第１図はチョッパ型比較器の構成を示す接続図、第２図
は第１図のインバータの動作特性を示す特性図、第３図
は従来の装置におけるクロック信号波形を示す波形図、
第４図はこの発明におけるクロック信号波形を示す波形
図である。
（１）・・・被比較電圧入力端子、＋２１・・・基準電
圧入力端子、＋３１ 、 ＋４１ 、 ＋７１・・・そ
れぞれトランスミッションゲート、１６＋ 、 ＋８１
・・・それぞれインバータ、旧）、α尋、αＱ・・・そ
れぞれクロック信号φの入力端子、（Ａｌｌ 、 ｕ３
＋ 。
（至）・・・それぞれクロック信号■の入力端子である
。
第１図
第２図
入力電圧
第３図−
第４図
ＤＤFIG. 1 is a connection diagram showing the configuration of a chopper comparator, FIG. 2 is a characteristic diagram showing the operating characteristics of the inverter in FIG. 1, and FIG. 3 is a waveform diagram showing the clock signal waveform in a conventional device.
FIG. 4 is a waveform diagram showing the clock signal waveform in this invention. (1)...Compared voltage input terminal, +21...Reference voltage input terminal, +31, +41, +71...Transmission gate, 16+, +81, respectively
...inverter, old), αhiro, αQ...input terminal of clock signal φ, (All, u3, respectively)
＋. (To)...Each is an input terminal for the clock signal ■. Figure 1 Figure 2 Input voltage Figure 3 - Figure 4 DD
Claims (2)
ートを介して上記インバータの入力に帰還することによ
って上記インバータの入力点の電位を所定値に保った状
態において、上記インバータの入力点に１方の電極が接
続されるコンデンサの他方の電極に第２のトランスミッ
ションゲートを介して基準電圧を加えた後、上記第１及
び第２のトランスミッションゲートをオフ状態にして第
３のトランスミッションゲートを介して上記コンデンサ
の上記他方の電極に被比較電圧を加えるチョッパ型比較
器において、 上記第１、第２、第３のトランスミッションゲートの閾
値電圧の絶対値を上記インバータの電源電圧の捧付近に
設定し、上記オニ５第２、第３のトランスミッションゲ
ートの状態制御のため、これらトランスミッションゲー
トのゲート電極には上記閾値電圧を中心とし、トランス
ミッションゲートの正常な論理動作に支障のない限度に
おいてできるだけ小さな振幅を有するクロック電圧を加
えることを特徴とするチョッパ型比較器。(1) While the potential at the input point of the inverter is maintained at a predetermined value by feeding back the output of the inverter to the input of the inverter via the first transmission gate, one electrode is connected to the input point of the inverter. After applying a reference voltage to the other electrode of the capacitor to which is connected through the second transmission gate, the first and second transmission gates are turned off and the voltage of the capacitor is applied to the other electrode of the capacitor through the third transmission gate. In the chopper type comparator that applies a voltage to be compared to the other electrode, the absolute values of the threshold voltages of the first, second, and third transmission gates are set near the peak of the power supply voltage of the inverter, and the In order to control the states of the second and third transmission gates, a clock voltage is applied to the gate electrodes of these transmission gates, centered around the above threshold voltage, and having as small an amplitude as possible without interfering with the normal logic operation of the transmission gates. A chopper type comparator characterized by the addition of
ト及び前記インバータは０ＭＯ８によシ構成されること
を特徴とする特許請求の範囲第１項記載のチョッパ型比
較器。(2) The chopper type comparator according to claim 1, wherein the first, second, and third transmission gates and the inverter are constructed by OMO8.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182284A JPS60194819A (en) | 1984-03-17 | 1984-03-17 | Chopper type comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5182284A JPS60194819A (en) | 1984-03-17 | 1984-03-17 | Chopper type comparator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194819A true JPS60194819A (en) | 1985-10-03 |
Family
ID=12897581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5182284A Pending JPS60194819A (en) | 1984-03-17 | 1984-03-17 | Chopper type comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194819A (en) |
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