JPS60194369A - 信号記憶装置 - Google Patents
信号記憶装置Info
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- JPS60194369A JPS60194369A JP4975684A JP4975684A JPS60194369A JP S60194369 A JPS60194369 A JP S60194369A JP 4975684 A JP4975684 A JP 4975684A JP 4975684 A JP4975684 A JP 4975684A JP S60194369 A JPS60194369 A JP S60194369A
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- circuit
- trigger
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
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- Physics & Mathematics (AREA)
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- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はクロック信号に応じて入力信号を記憶回路に記
憶する信号記憶装置に関する。
憶する信号記憶装置に関する。
信号記憶装置には波形記憶装置(別名、トランジェント
・デジタイザ、トランジェント・レコーダ、波形デジタ
イザ、又はデジタル・オシロスコープ)やロジック・ア
ナライザがある。波形記憶、。
・デジタイザ、トランジェント・レコーダ、波形デジタ
イザ、又はデジタル・オシロスコープ)やロジック・ア
ナライザがある。波形記憶、。
装置は、アナログ入力信号をアナログ・デジタル(A/
D )変換器によりデジタル信号に変換し、クロック信
号に同期してこのデジタル信号をデジタル記憶回路に記
憶し、記憶したデジタル信号をデジタル・アナログ(D
/A )変換器でアナログ信号に変換するものである。
D )変換器によりデジタル信号に変換し、クロック信
号に同期してこのデジタル信号をデジタル記憶回路に記
憶し、記憶したデジタル信号をデジタル・アナログ(D
/A )変換器でアナログ信号に変換するものである。
なお、波形記憶装置には、アナログ入力信号をクロック
信号に同期してCCD等のアナログ記憶回路に記憶する
型式もある。′また、ロジック・アナライザはロジック
(デジタル)信号をクロック信号に同期してデジタル記
憶回路に記憶するものであり、 A/D変換器及びD/
A変換器を除けば、原理的には波形記憶装置と類似して
いる。これら信号記憶装置はトリガ信号発生以前の入力
信号も記憶、即ち測定できるため、非常に便利である。
信号に同期してCCD等のアナログ記憶回路に記憶する
型式もある。′また、ロジック・アナライザはロジック
(デジタル)信号をクロック信号に同期してデジタル記
憶回路に記憶するものであり、 A/D変換器及びD/
A変換器を除けば、原理的には波形記憶装置と類似して
いる。これら信号記憶装置はトリガ信号発生以前の入力
信号も記憶、即ち測定できるため、非常に便利である。
ところで、これら信号記憶装置により、入力信号全体を
測定しながら、トリガ信号が発生した注目部分(例えば
トランジェント発生部分)を詳細に測定したい場合があ
る。この場合、クロック周波数を低くすれば、限られた
記憶容量の記憶回路に入力信号全体を記憶できるが、注
目部分を詳細に測定することはできない。また、クロッ
ク周波数を高くすれば、注目部分を詳細に測定できるが
、波形全体を測定するには非常に大きな記憶容量が必要
となる。
測定しながら、トリガ信号が発生した注目部分(例えば
トランジェント発生部分)を詳細に測定したい場合があ
る。この場合、クロック周波数を低くすれば、限られた
記憶容量の記憶回路に入力信号全体を記憶できるが、注
目部分を詳細に測定することはできない。また、クロッ
ク周波数を高くすれば、注目部分を詳細に測定できるが
、波形全体を測定するには非常に大きな記憶容量が必要
となる。
このような問題を解決するため、従来いくつかの提案が
行なわれている。これら従来技術の1つは特開昭57−
33363号(又は特開昭58−224498号)公報
に開示されている。信号記憶装置が波形記憶装置とすれ
ば、この従来技術は、第1図の如く低周波クロック信号
りに応じて入力信号■を第1記憶回路に記憶し、高周波
クロック信号Hに応じて入力信号■を第2記憶回路に記
憶する。そして、トリガ回路により検出したトリガ時点
T2(又はT4)から所定クロック数を計数して第1及
び第2記憶回路の書込みモードを停止し、第1記憶回路
には時点TO及び77間にわたって入力信号全体を大ざ
っばに記憶し、第2記憶回路には時点T1及びT6間に
わたって入力信号の注目部分(トランジェント)を細か
く記憶する。よって入力信号全体を測定できると共に、
入力信号のトランジェントを詳細に測定できる。しかし
、低周波クロック信号りの連続するパルス聞に入力信号
のトランジェントが発生した場合、第1記憶回路はこの
トランジェントを何ら記憶しない。よって、第1記憶回
路に記憶された入力信号を再生(読出)しても、トラン
ジェントが入力信号全体のどの部分に対応するかの判断
が困難となる。また、クロック信号りの周波数をある程
度高くすれば、第1記憶回路にトランジェントの少なく
とも一部を記憶できるだろうが、入力信号全体を記憶す
るためには第1記憶回路が大容量でなければならない。
行なわれている。これら従来技術の1つは特開昭57−
33363号(又は特開昭58−224498号)公報
に開示されている。信号記憶装置が波形記憶装置とすれ
ば、この従来技術は、第1図の如く低周波クロック信号
りに応じて入力信号■を第1記憶回路に記憶し、高周波
クロック信号Hに応じて入力信号■を第2記憶回路に記
憶する。そして、トリガ回路により検出したトリガ時点
T2(又はT4)から所定クロック数を計数して第1及
び第2記憶回路の書込みモードを停止し、第1記憶回路
には時点TO及び77間にわたって入力信号全体を大ざ
っばに記憶し、第2記憶回路には時点T1及びT6間に
わたって入力信号の注目部分(トランジェント)を細か
く記憶する。よって入力信号全体を測定できると共に、
入力信号のトランジェントを詳細に測定できる。しかし
、低周波クロック信号りの連続するパルス聞に入力信号
のトランジェントが発生した場合、第1記憶回路はこの
トランジェントを何ら記憶しない。よって、第1記憶回
路に記憶された入力信号を再生(読出)しても、トラン
ジェントが入力信号全体のどの部分に対応するかの判断
が困難となる。また、クロック信号りの周波数をある程
度高くすれば、第1記憶回路にトランジェントの少なく
とも一部を記憶できるだろうが、入力信号全体を記憶す
るためには第1記憶回路が大容量でなければならない。
他の従来技術は特開昭54−60543号(又は特開昭
55−154415号)公報に開示されており、第1図
のCI(又はC2)に示す如くトリガ時点T2(又はT
4)からクロック信号周波数を切替えて入力信号を記憶
回路に記憶している。よって、トリガ時点前(又は後)
を大ざっばに測定できると共に、トランジェントを詳細
に測定できる。更に、入力信号全体とトランジェントと
の関係も容易に判断できる。しかし、クロック信号が0
1の場合、トランジェントの初めの部分を測定できず、
またクロック信号がC2の場合、トランジェントの終わ
りの部分を測定できない。
55−154415号)公報に開示されており、第1図
のCI(又はC2)に示す如くトリガ時点T2(又はT
4)からクロック信号周波数を切替えて入力信号を記憶
回路に記憶している。よって、トリガ時点前(又は後)
を大ざっばに測定できると共に、トランジェントを詳細
に測定できる。更に、入力信号全体とトランジェントと
の関係も容易に判断できる。しかし、クロック信号が0
1の場合、トランジェントの初めの部分を測定できず、
またクロック信号がC2の場合、トランジェントの終わ
りの部分を測定できない。
上述の従来技術を波形記憶装置の代りにロジック・アナ
ライザに適用しても、同じ問題が生じる。
ライザに適用しても、同じ問題が生じる。
したがって、本発明の目的の工つは上述の従来技術の欠
点を改善した信号記憶装置の提供にある。
点を改善した信号記憶装置の提供にある。
本発明の他の目的は、入力信号全体を大ざっばにかつ入
力信号の注目部分全体を詳細に測定できると共に、入力
信号の全体と注目部分との関係が容易に判断できる信号
記憶装置の提供にある。
力信号の注目部分全体を詳細に測定できると共に、入力
信号の全体と注目部分との関係が容易に判断できる信号
記憶装置の提供にある。
本発明の信号記憶装置は、トリガ信号が発生すると第1
クロツク信号からこの第1クロツク信号と周波数の異な
る第2クロツク信号に切替えるスイッチと、第1書込み
制御回路の制御により、このスイッチからのクロック信
号に応じて入力信号のトリガ信号発生前後を記憶する(
書込む)第1記憶回路と、第1及び第2クロツク信号の
内周波数の高い方のクロック信号に応じて入力信号を記
憶する第2記憶回路とを具えている。第2書込み制御回
路の制御によりこの第2記憶回路は、第1クロツク信号
の周波数が第2り「」ツク信号よりも低い場合、トリガ
信号が発生する直前の入力信号を記憶し、また第1クロ
ツク信号の周波数が第2クロツク信号よりも高い場合、
トリガ信号が発生した直後の入力信号を記憶している。
クロツク信号からこの第1クロツク信号と周波数の異な
る第2クロツク信号に切替えるスイッチと、第1書込み
制御回路の制御により、このスイッチからのクロック信
号に応じて入力信号のトリガ信号発生前後を記憶する(
書込む)第1記憶回路と、第1及び第2クロツク信号の
内周波数の高い方のクロック信号に応じて入力信号を記
憶する第2記憶回路とを具えている。第2書込み制御回
路の制御によりこの第2記憶回路は、第1クロツク信号
の周波数が第2り「」ツク信号よりも低い場合、トリガ
信号が発生する直前の入力信号を記憶し、また第1クロ
ツク信号の周波数が第2クロツク信号よりも高い場合、
トリガ信号が発生した直後の入力信号を記憶している。
よって、第1記憶回路への入力信号の記憶は上述の第2
の従来技術と同様であるが、第1記憶回路に細かく記憶
されない入力信号の注目部分の初めの部分又は終わりの
部分は第2記憶回路に細かく記憶されている。したがっ
て、入力信号全体を大ざっばにかつ入力信号の注目部分
全体を詳細に測定できると共に、入力信号の全体と注目
部分との関係が容易に判断できる。
の従来技術と同様であるが、第1記憶回路に細かく記憶
されない入力信号の注目部分の初めの部分又は終わりの
部分は第2記憶回路に細かく記憶されている。したがっ
て、入力信号全体を大ざっばにかつ入力信号の注目部分
全体を詳細に測定できると共に、入力信号の全体と注目
部分との関係が容易に判断できる。
以下、添伺図を参照して本発明の好適な実施例を説明す
る。第2図は本発明の第1実施例のブロック図を示し、
信号記憶装置が波形記憶装置の場合である。入力端子1
0のアナログ入力信号をA/D変換器12に供給してデ
ジタル信号に変換すると共に、このアナログ入力信号を
トリガ回路14に供給してトリガ信号を発生する。この
l−IJガ回路14は第3図に示す如く、入力端子10
からの入力信号とポテンショメータ16からのトリガ・
レベルとを比較する比較器18と、この比較器18の出
力信号によりクロックされるD型フリップ・フロップ2
0とで構成する。よって、トリガ回路14は入力信号が
トリガ・レベルを超すと、「低」レベルから「高ルベル
に変化するトリガ信号を発生する。なお、フリップ・フ
ロップ20は書込みモードの初めにリセットされる。A
/D変換器12のデジタル出力信号を第1記憶回路22
及び第2記憶回路24に供給する。これら第1及び第2
記憶回路22及び24は例えばランダム・アクセス・メ
モIJ(RAM)である。第1及び第2記憶回路22及
び24から読出したデジタル信号はマルチグンクサ(M
UX)を介してD/A変換器28に供給してアナログ信
号に戻し、例えばCRTである表示器30の垂直偏向手
段に供給する。
る。第2図は本発明の第1実施例のブロック図を示し、
信号記憶装置が波形記憶装置の場合である。入力端子1
0のアナログ入力信号をA/D変換器12に供給してデ
ジタル信号に変換すると共に、このアナログ入力信号を
トリガ回路14に供給してトリガ信号を発生する。この
l−IJガ回路14は第3図に示す如く、入力端子10
からの入力信号とポテンショメータ16からのトリガ・
レベルとを比較する比較器18と、この比較器18の出
力信号によりクロックされるD型フリップ・フロップ2
0とで構成する。よって、トリガ回路14は入力信号が
トリガ・レベルを超すと、「低」レベルから「高ルベル
に変化するトリガ信号を発生する。なお、フリップ・フ
ロップ20は書込みモードの初めにリセットされる。A
/D変換器12のデジタル出力信号を第1記憶回路22
及び第2記憶回路24に供給する。これら第1及び第2
記憶回路22及び24は例えばランダム・アクセス・メ
モIJ(RAM)である。第1及び第2記憶回路22及
び24から読出したデジタル信号はマルチグンクサ(M
UX)を介してD/A変換器28に供給してアナログ信
号に戻し、例えばCRTである表示器30の垂直偏向手
段に供給する。
クロック発生器32は例えば第4図に示す如く、水晶発
振器である基準クロック発生器34と、この発生器34
の出力信号を分周して複数の分周出力を発生する分周器
36と、この分周器36の出力信号から1つを夫々選択
するMUX38及び40とで構成する。なお、MUX3
8及び40を外部からの制御信号により制御してもよい
し、MUXの代りに機械的スイッチを利用してもよい。
振器である基準クロック発生器34と、この発生器34
の出力信号を分周して複数の分周出力を発生する分周器
36と、この分周器36の出力信号から1つを夫々選択
するMUX38及び40とで構成する。なお、MUX3
8及び40を外部からの制御信号により制御してもよい
し、MUXの代りに機械的スイッチを利用してもよい。
MUX 38の出力端を端子Hとし、MUX40の出力
端を端子りとして、端子Hのクロック信号の周波数は端
子りのクロック信号よりも通常は高くする。クロック発
生器32の端子Hからの高周波クロック信号はA/D変
換器12、切替手段である電子スイッチ42、及び第2
書込み制御回路44に供給し、端子りからの低周波クロ
ック信号はスイッチ42に供給する。スイッチ42が選
択したクロック信号は第1書込み制御回路46及び書込
み/読出しくW/R)制御回路48に供給する。トリガ
回路14からのトリガ信号によりスイッチ42の切替え
動作を制御すると共に、このトリガ信号を第1及び第2
書込み制御回路46及び44並びにW/R制御回路48
に供給する。
端を端子りとして、端子Hのクロック信号の周波数は端
子りのクロック信号よりも通常は高くする。クロック発
生器32の端子Hからの高周波クロック信号はA/D変
換器12、切替手段である電子スイッチ42、及び第2
書込み制御回路44に供給し、端子りからの低周波クロ
ック信号はスイッチ42に供給する。スイッチ42が選
択したクロック信号は第1書込み制御回路46及び書込
み/読出しくW/R)制御回路48に供給する。トリガ
回路14からのトリガ信号によりスイッチ42の切替え
動作を制御すると共に、このトリガ信号を第1及び第2
書込み制御回路46及び44並びにW/R制御回路48
に供給する。
W/R制御回路48は信号記憶装置の書込みモード及び
読出しモードを制御するための回路であり、例えば第5
図に示す如く、クロック端子Cにスイッチ42からのク
ロック信号を受け、イネーブル(付勢)端子Eにトリガ
回路14からのトリガ信号を受けるプログラマブル・カ
ウンタ50と、このカウンタ50のキャリ・アウト信号
及びスイッチ52が選択したロジック・レベルを受ける
ロジック回路54とで構成する。よって、スイッチ52
が書込みモード(W)を選択した場合、カウンタ50は
トリガ信号発生後にイネーブルされてスイッチ42から
のクロック信号の計数を開始し、設定した数だけクロッ
ク・パルスを計数するとキャーリ・アウト信号を発生す
る。このキャリ・アウト信号によりロジック回路54か
らのW/R制御信号を「高」レベルから1低」レベルに
変化させる。また、スイッチ52が読出しモード(R)
を選択した場合、W/R制御信号は常に「低」レベルで
ある。
読出しモードを制御するための回路であり、例えば第5
図に示す如く、クロック端子Cにスイッチ42からのク
ロック信号を受け、イネーブル(付勢)端子Eにトリガ
回路14からのトリガ信号を受けるプログラマブル・カ
ウンタ50と、このカウンタ50のキャリ・アウト信号
及びスイッチ52が選択したロジック・レベルを受ける
ロジック回路54とで構成する。よって、スイッチ52
が書込みモード(W)を選択した場合、カウンタ50は
トリガ信号発生後にイネーブルされてスイッチ42から
のクロック信号の計数を開始し、設定した数だけクロッ
ク・パルスを計数するとキャーリ・アウト信号を発生す
る。このキャリ・アウト信号によりロジック回路54か
らのW/R制御信号を「高」レベルから1低」レベルに
変化させる。また、スイッチ52が読出しモード(R)
を選択した場合、W/R制御信号は常に「低」レベルで
ある。
このW/R制御信号は、第1及び第2記憶回路22及び
24の書込み及び読出しモードを制御すると共に、MU
X56及び58の選択動作を制御し、更に第1及び第2
書込み制御回路46及び44並びに読出し制御回路60
を制御する。
24の書込み及び読出しモードを制御すると共に、MU
X56及び58の選択動作を制御し、更に第1及び第2
書込み制御回路46及び44並びに読出し制御回路60
を制御する。
第1書込み制御回路46は第1記憶回路22用の書込み
アドレス信号を発生する回路であり、例えば第6図に示
す如く、クロック端子Cにスイッチ42からのクロック
信号を受け、イネーブル端子E輌W/R制御回路48か
らのW/R制御信号を受けるカウンタ62と、このカウ
ンタ62の計数出力をトリガ信号に応じてランチするラ
ンチ回路64とから構成される。即ち、カウンタ62は
書またランチ回路64はトリガ信号発生時点のアドレス
信号をラッチして、読出し制御回路60に供給する。一
方、第2書込み制御回路44は第2記からの高周波りa
ツク信号を受け、反転イネーブル端子にトリガ信号を受
けるカウンタ66と、このカウンタ66の計数出力をト
リガ信号に応じてラッチするランチ回路68とを具えて
いる。カウンタ66はトリガ信号が発生するまで高周波
クロック信号を計数してアドレス信号を発生し、このア
ドレス信号をMUX58に供給する。なお、トリガ信号
が発生すると、カウンタ66は計数を停止することに注
意されたい。丑たラッチ回路68はトリガ信号が発生し
た時点のアドレス信号をラッチし、読出し制御回路60
に供給する。なお、カウンタ62及び66の最大計数値
は夫々記憶回路22及び24の容量で決捷る。
アドレス信号を発生する回路であり、例えば第6図に示
す如く、クロック端子Cにスイッチ42からのクロック
信号を受け、イネーブル端子E輌W/R制御回路48か
らのW/R制御信号を受けるカウンタ62と、このカウ
ンタ62の計数出力をトリガ信号に応じてランチするラ
ンチ回路64とから構成される。即ち、カウンタ62は
書またランチ回路64はトリガ信号発生時点のアドレス
信号をラッチして、読出し制御回路60に供給する。一
方、第2書込み制御回路44は第2記からの高周波りa
ツク信号を受け、反転イネーブル端子にトリガ信号を受
けるカウンタ66と、このカウンタ66の計数出力をト
リガ信号に応じてラッチするランチ回路68とを具えて
いる。カウンタ66はトリガ信号が発生するまで高周波
クロック信号を計数してアドレス信号を発生し、このア
ドレス信号をMUX58に供給する。なお、トリガ信号
が発生すると、カウンタ66は計数を停止することに注
意されたい。丑たラッチ回路68はトリガ信号が発生し
た時点のアドレス信号をラッチし、読出し制御回路60
に供給する。なお、カウンタ62及び66の最大計数値
は夫々記憶回路22及び24の容量で決捷る。
読出し制御回路60は第1及び第2記憶回路22及び2
4用の読出しアドレス信号を発出し、MUX26の選択
動作を制御し、更に水平掃引用のデジタル信号を発生し
てD/A変換器70に供給する。
4用の読出しアドレス信号を発出し、MUX26の選択
動作を制御し、更に水平掃引用のデジタル信号を発生し
てD/A変換器70に供給する。
このD/A変換器70は水平掃引信号(階段波)を発生
して表示器30の水平偏向手段に供給する。
して表示器30の水平偏向手段に供給する。
読出し制御回路60は、例えば第8図の如き構成である
。演算回路72は例えばマイクロプロセツサ・7ステム
であり、W/R制御回路48からW/R制御信号を受け
ると共に、第1及び第2書込み制御回路46及び44か
らトリガ時点のアドレス信号を受けて種々の演算を行な
う。この演算結果をラッチ回路74及び76に供給する
と共に、アドレス・カウンタ78及び80にプリセット
する。
。演算回路72は例えばマイクロプロセツサ・7ステム
であり、W/R制御回路48からW/R制御信号を受け
ると共に、第1及び第2書込み制御回路46及び44か
らトリガ時点のアドレス信号を受けて種々の演算を行な
う。この演算結果をラッチ回路74及び76に供給する
と共に、アドレス・カウンタ78及び80にプリセット
する。
クロック発生器82は読出しクロック信号を発生し、カ
ウンタ84はこのクロック信号を計数して掃引用デジタ
ル信号を発生する。なお、カウンタ84の最大計数値は
記憶回路22及び24の容量の和にほぼ対応する。この
デジタル信号をD/A変換器70及び演算回路72に供
給する。デジタル比較器86はラッチ回路74及びカウ
ンタ84の出力信号を比較し、これら出力信号が一致す
るとD型フリップ・フロップ88をクロックする。同様
に、デジタル比較器90はラッチ回路76及びカウンタ
84の出力信号を比較し、これら出力信号が一致すると
D型フリップ・フロップ92をクロックする。フリップ
・フロップ88及び92はD端子に「高」レベルを受け
ているので、夫々比較器86及び90の出力信号をラッ
チする。また、これらフリップ・フロップ88及び92
は読出しモードの初めにリセットされる。排他的オア・
ゲート94はフリップ・クロック88及び92のQ出力
を受ける。アンド・ゲート98はインバータ96を介し
て排他的オア・ゲート94の出力信号を受け、クロック
発生器82からの読出しクロック信号をカウンタ78の
クロック端子Cに通過させる。またアンド・ゲートio
oは排他的オア・ゲート94の出力信号を受け、読出し
クロック信号をカウンタ80のクロック端子Cに通過さ
せる。
ウンタ84はこのクロック信号を計数して掃引用デジタ
ル信号を発生する。なお、カウンタ84の最大計数値は
記憶回路22及び24の容量の和にほぼ対応する。この
デジタル信号をD/A変換器70及び演算回路72に供
給する。デジタル比較器86はラッチ回路74及びカウ
ンタ84の出力信号を比較し、これら出力信号が一致す
るとD型フリップ・フロップ88をクロックする。同様
に、デジタル比較器90はラッチ回路76及びカウンタ
84の出力信号を比較し、これら出力信号が一致すると
D型フリップ・フロップ92をクロックする。フリップ
・フロップ88及び92はD端子に「高」レベルを受け
ているので、夫々比較器86及び90の出力信号をラッ
チする。また、これらフリップ・フロップ88及び92
は読出しモードの初めにリセットされる。排他的オア・
ゲート94はフリップ・クロック88及び92のQ出力
を受ける。アンド・ゲート98はインバータ96を介し
て排他的オア・ゲート94の出力信号を受け、クロック
発生器82からの読出しクロック信号をカウンタ78の
クロック端子Cに通過させる。またアンド・ゲートio
oは排他的オア・ゲート94の出力信号を受け、読出し
クロック信号をカウンタ80のクロック端子Cに通過さ
せる。
排他的オア・ゲート94の出力信号はMUX26の選択
を制御し、カウンタ78及び8oの計数出力は夫々第1
及び第2記憶回路22及び24の読出しアドレス信号と
なる。なお、カウンタ78及び80の最大計数値は夫々
カウンタ62及び66と同じである。
を制御し、カウンタ78及び8oの計数出力は夫々第1
及び第2記憶回路22及び24の読出しアドレス信号と
なる。なお、カウンタ78及び80の最大計数値は夫々
カウンタ62及び66と同じである。
次に第1図のタイミング図を参照して、第2図の書込み
動作を説明する。クロック発生器32は端子H及びLに
夫々高周波クロック信号H及び低周波クロック信号りを
発生しており、スイッチ42は端子りを選択している。
動作を説明する。クロック発生器32は端子H及びLに
夫々高周波クロック信号H及び低周波クロック信号りを
発生しており、スイッチ42は端子りを選択している。
また、入力端子1oには入力信号■が供給されているの
で、A/D変換器12は高周波クロック信号Hに応じて
入力信号■をサンプリングし、デジタル信号に変換して
いる。
で、A/D変換器12は高周波クロック信号Hに応じて
入力信号■をサンプリングし、デジタル信号に変換して
いる。
W/R制御回路48は書込みモードなので、そのW/R
制御信号は「高」レベルであり、第1及び第2記憶回路
22及び24は書込みモードであり、MUX56及び5
8は夫々第1及び第2書込み制御回路46及び44を選
択している。第1書込み制御回路46は低周波クロック
信号りに応じて低速アドレス信号を発生しており、第1
記憶回路22は低周波クロック信号りの発生した際の入
力信号■のデジタル値をこの低速アドレス信号に応じて
順次記憶していく。寸だ、第2書込み制御回路44は高
周波クロック信号Hに応じて高速アドレス信号を発生し
ており、第2記憶回路24は高周波クロック信号■]の
発生し7た際の入力信号■のデジタル値をこの高速アド
レス信号に応じて順次記憶していく。低速アドレス信号
により記憶を行なう第1記憶回路22も、高速アドレス
信号により記憶を行々う第2記憶回路24も共に、共通
のA/D変換器の出力デジタル信号を受けていることに
注意されたい。
制御信号は「高」レベルであり、第1及び第2記憶回路
22及び24は書込みモードであり、MUX56及び5
8は夫々第1及び第2書込み制御回路46及び44を選
択している。第1書込み制御回路46は低周波クロック
信号りに応じて低速アドレス信号を発生しており、第1
記憶回路22は低周波クロック信号りの発生した際の入
力信号■のデジタル値をこの低速アドレス信号に応じて
順次記憶していく。寸だ、第2書込み制御回路44は高
周波クロック信号Hに応じて高速アドレス信号を発生し
ており、第2記憶回路24は高周波クロック信号■]の
発生し7た際の入力信号■のデジタル値をこの高速アド
レス信号に応じて順次記憶していく。低速アドレス信号
により記憶を行なう第1記憶回路22も、高速アドレス
信号により記憶を行々う第2記憶回路24も共に、共通
のA/D変換器の出力デジタル信号を受けていることに
注意されたい。
時点T2において、トリガ回路14が入力信号■のトリ
ガ・レベルを検出するとトリガ信号が発生、即ちトリガ
回路14の出力信号が「低」レベルから「高」レベルに
変化する。すると、スイッチ42は切替わり、端子Hを
選択するので、第1書込み制御回路46は高周波クロッ
ク信号に応じてアドレス信号を発生する。よって、第1
記憶回路22は高周波クロック信号Hの発生した際の入
力信号■のデジタル値を引続き記憶する。なお、第1書
込み回路46のラッチ回路64は、トリガ時点T2の第
1記憶回路用アドレス信号をラッチする。一方、第2書
込み制御回路44は、トリガ信号の発生によりカウンタ
66の計数が停止するため、トリガ時点T2以降に新た
なアドレス信号を発生しない。よって、第2記憶回路2
4はA/D変換器12からの新たなデジタル信号を記憶
せず、トリガ時点T2以前の入力信号■のデジタル値を
記憶している。この記憶する量は第2記憶回路24の記
憶容量で決まり、例えば時点T1及びT3間において高
周波クロック信号Hの発生した際の入力信号■のデジタ
ル値を記憶する。第2記憶回路24は第1記憶回路22
の補助なので、その記憶容量は小さくてよい。また、第
2書込み制御回路44のランチ回路68はトリガ時点T
2の第2記憶回路用アドレス信号をランチする。
ガ・レベルを検出するとトリガ信号が発生、即ちトリガ
回路14の出力信号が「低」レベルから「高」レベルに
変化する。すると、スイッチ42は切替わり、端子Hを
選択するので、第1書込み制御回路46は高周波クロッ
ク信号に応じてアドレス信号を発生する。よって、第1
記憶回路22は高周波クロック信号Hの発生した際の入
力信号■のデジタル値を引続き記憶する。なお、第1書
込み回路46のラッチ回路64は、トリガ時点T2の第
1記憶回路用アドレス信号をラッチする。一方、第2書
込み制御回路44は、トリガ信号の発生によりカウンタ
66の計数が停止するため、トリガ時点T2以降に新た
なアドレス信号を発生しない。よって、第2記憶回路2
4はA/D変換器12からの新たなデジタル信号を記憶
せず、トリガ時点T2以前の入力信号■のデジタル値を
記憶している。この記憶する量は第2記憶回路24の記
憶容量で決まり、例えば時点T1及びT3間において高
周波クロック信号Hの発生した際の入力信号■のデジタ
ル値を記憶する。第2記憶回路24は第1記憶回路22
の補助なので、その記憶容量は小さくてよい。また、第
2書込み制御回路44のランチ回路68はトリガ時点T
2の第2記憶回路用アドレス信号をランチする。
この場合、スイッチ42の出力クロック信号は第1図の
01となる。また、トリガ信号によりW/R制御回路4
8のカウンタ50がイネーブルされ、クロック信号C1
をトリガ時点T2以後に計数する。予め設定された数だ
けのクロック・パルスを割数すると、W/R制御信号が
反転して、第1書込み制御回路46はアドレス信号の発
生を停止し、第1記憶回路22も1゛込みモードを停止
する。よって、第1記憶回路22は、例えば時点TO及
びT6間においてクロック信号C1の発生した際の入力
信号■のデジタル値を記憶する。入力信号■の注目部分
の初めの部分(時点T1及び12間の部分)は第1記憶
回路22に細かく記憶されていないが、この部分は第2
記憶回路24に細かく記憶されている点に注意されたい
。寸だ、第1記憶回路22は入力信号■の全体を荒く、
注目部分を細かく記憶している点にも注意されたい。な
お、トリガ時点T2が高速クロック信号Hと同期してい
ない場合は、高速クロック信号Hの次のパルス(時点T
3)からカウンタ50及び62が計数を行なっている。
01となる。また、トリガ信号によりW/R制御回路4
8のカウンタ50がイネーブルされ、クロック信号C1
をトリガ時点T2以後に計数する。予め設定された数だ
けのクロック・パルスを割数すると、W/R制御信号が
反転して、第1書込み制御回路46はアドレス信号の発
生を停止し、第1記憶回路22も1゛込みモードを停止
する。よって、第1記憶回路22は、例えば時点TO及
びT6間においてクロック信号C1の発生した際の入力
信号■のデジタル値を記憶する。入力信号■の注目部分
の初めの部分(時点T1及び12間の部分)は第1記憶
回路22に細かく記憶されていないが、この部分は第2
記憶回路24に細かく記憶されている点に注意されたい
。寸だ、第1記憶回路22は入力信号■の全体を荒く、
注目部分を細かく記憶している点にも注意されたい。な
お、トリガ時点T2が高速クロック信号Hと同期してい
ない場合は、高速クロック信号Hの次のパルス(時点T
3)からカウンタ50及び62が計数を行なっている。
読出しモードによりW/R制御回路48からのW/R制
御信号が「低」レベルになると、第1及び第2記憶回路
22及び24は読出し状態となり、MUX56及び58
は読出し制御回路60からのアドレス信号を選択する。
御信号が「低」レベルになると、第1及び第2記憶回路
22及び24は読出し状態となり、MUX56及び58
は読出し制御回路60からのアドレス信号を選択する。
この読出しモードにおいては、読出し制御回路60及び
MUX26が、時点TO及びT1間に対応する信号を第
1記憶回路22から順次読出し、その後時点T1及び1
2間に対応する信号を第2記憶回路24から順次読出し
、更に時点T2及びT6間に対応する信号を第1記憶回
路22から順次読出せばよい。即ち、第1記憶回路22
に記憶された時点TI及び12間に対応する信号部分を
第2記憶回路24に置換すればよい。
MUX26が、時点TO及びT1間に対応する信号を第
1記憶回路22から順次読出し、その後時点T1及び1
2間に対応する信号を第2記憶回路24から順次読出し
、更に時点T2及びT6間に対応する信号を第1記憶回
路22から順次読出せばよい。即ち、第1記憶回路22
に記憶された時点TI及び12間に対応する信号部分を
第2記憶回路24に置換すればよい。
この読出しモードの動作を第8図により更に説明する。
第1及び第2記憶回路22及び24は最終アドレスまで
書込むと最初のアドレスに戻り、再び最終アドレスに向
って順次書込むものであり、また第1及び第2記憶回路
の記憶容量は異なるため、トリガ時点のアドレスは互い
に独立している。
書込むと最初のアドレスに戻り、再び最終アドレスに向
って順次書込むものであり、また第1及び第2記憶回路
の記憶容量は異なるため、トリガ時点のアドレスは互い
に独立している。
また第1及び第2記憶回路22及び24に記憶されてい
る最初の(即ち最も古い)デジタル信号のアドレスも互
いに独立している。よって、読出しモードの初めにおい
て、演算回路72は、第1書込み制御回路46からのト
リガ時点のアドレスと、W/R制御回路48のカウンタ
50の設定値と、第1記憶回路22の記憶容量(最終ア
ドレス)とから、第1記憶回路の最初のデジタル値のア
ドレス(時点TOに対応)を計算し、カウンタ78にグ
リセノドする。また、演算回路72は、第2書込み制御
回路44からのトリガ時点のアドレスの次のアドレスを
、第2記憶回路24の最初のデジタル値のアドレス(時
点T1に対応)とし、カウンタ80にグリセノドする。
る最初の(即ち最も古い)デジタル信号のアドレスも互
いに独立している。よって、読出しモードの初めにおい
て、演算回路72は、第1書込み制御回路46からのト
リガ時点のアドレスと、W/R制御回路48のカウンタ
50の設定値と、第1記憶回路22の記憶容量(最終ア
ドレス)とから、第1記憶回路の最初のデジタル値のア
ドレス(時点TOに対応)を計算し、カウンタ78にグ
リセノドする。また、演算回路72は、第2書込み制御
回路44からのトリガ時点のアドレスの次のアドレスを
、第2記憶回路24の最初のデジタル値のアドレス(時
点T1に対応)とし、カウンタ80にグリセノドする。
更に、演算回路72は高周波及び低周波クロック信号の
周期、第2記憶回路24の容量、トリガ時点のアドレス
等から、時点TO及びT1間の低周波クロック信号りの
パルス数をめてラッチ回路74にラッチすると共に、こ
のパルス数と時点TI及び12間の高周波クロック信号
Hのパルス数との和をめてランチ回路76にラッチする
。また、演算回路72は時点T1及び12間における低
周波クロック信号りのパルス数もめる。
周期、第2記憶回路24の容量、トリガ時点のアドレス
等から、時点TO及びT1間の低周波クロック信号りの
パルス数をめてラッチ回路74にラッチすると共に、こ
のパルス数と時点TI及び12間の高周波クロック信号
Hのパルス数との和をめてランチ回路76にラッチする
。また、演算回路72は時点T1及び12間における低
周波クロック信号りのパルス数もめる。
カウンタ84の計数値が0(時点TOに対応)になると
、演算回路72はフリップ・フロッグ88及び92をリ
セットする。よって、排他的オア・ゲート94の出力信
号は「低」レベルであり、ゲート98はオンし、ゲート
100はオフとなる。よって、カウンタ78はカウンタ
84と同期して、読出しクロック信号を計数し、第1記
憶回路22から順次デジタル信号を読出す。なお、この
際、ゲート94の出力信号によりMUX26は第1記憶
回路を選択している。比較器86が時点T1に対応する
アドレスを検出すると、フリップ・フロップ88の出力
信号は「高」レベルに反転し、排他的オア・ゲート94
の出力信号も「高」レベルに反転する。よって、MUX
26は第2記憶回路24を選択し、ゲート98はオフと
なり、カウンタ78は計数を停止する。一方、ゲート1
00はオンとなり、カウンタ80はカウンタ84と同期
して読出しクロック信号を計数し、第2記憶回路24か
らデジタル信号を順次読出す。捷た、演算回路72は時
点T1及び12間の低周波クロック信号のパルス数分だ
けカウンタ78の計数内容を進める。比較器90がトリ
ガ時点T2(実際には時点T3)に対応するアドレスを
検出すると、フリップ・フロップ92の出力信号は「高
」レベルに反転し、排他的オア・ゲート94の出力信号
は「低」レベルに反転する。よって、MUX26は第1
記憶回路を選択し、ゲート100がオフとなシ、カウン
タ80は計数を停止する。一方、ゲート98は再びオン
となり、カウンタ78は時点T3に対応するアドレスか
ら計数を再開する。カウンタ78及び84が時点T6に
対応するアドレスまで計数すると、初めの状態に戻り、
上述の動作を繰返す。したがって、時点TO及びT1間
、並びに時点’l’2(T3)及びT6間に対応する入
力信号部分は第1記憶回路22から読出し、時点T1及
びT2(T3)間に対応する入力信号部分は第2記憶回
路24から読出せる。
、演算回路72はフリップ・フロッグ88及び92をリ
セットする。よって、排他的オア・ゲート94の出力信
号は「低」レベルであり、ゲート98はオンし、ゲート
100はオフとなる。よって、カウンタ78はカウンタ
84と同期して、読出しクロック信号を計数し、第1記
憶回路22から順次デジタル信号を読出す。なお、この
際、ゲート94の出力信号によりMUX26は第1記憶
回路を選択している。比較器86が時点T1に対応する
アドレスを検出すると、フリップ・フロップ88の出力
信号は「高」レベルに反転し、排他的オア・ゲート94
の出力信号も「高」レベルに反転する。よって、MUX
26は第2記憶回路24を選択し、ゲート98はオフと
なり、カウンタ78は計数を停止する。一方、ゲート1
00はオンとなり、カウンタ80はカウンタ84と同期
して読出しクロック信号を計数し、第2記憶回路24か
らデジタル信号を順次読出す。捷た、演算回路72は時
点T1及び12間の低周波クロック信号のパルス数分だ
けカウンタ78の計数内容を進める。比較器90がトリ
ガ時点T2(実際には時点T3)に対応するアドレスを
検出すると、フリップ・フロップ92の出力信号は「高
」レベルに反転し、排他的オア・ゲート94の出力信号
は「低」レベルに反転する。よって、MUX26は第1
記憶回路を選択し、ゲート100がオフとなシ、カウン
タ80は計数を停止する。一方、ゲート98は再びオン
となり、カウンタ78は時点T3に対応するアドレスか
ら計数を再開する。カウンタ78及び84が時点T6に
対応するアドレスまで計数すると、初めの状態に戻り、
上述の動作を繰返す。したがって、時点TO及びT1間
、並びに時点’l’2(T3)及びT6間に対応する入
力信号部分は第1記憶回路22から読出し、時点T1及
びT2(T3)間に対応する入力信号部分は第2記憶回
路24から読出せる。
なお、上述の説明では、トリガ時点において、スイッチ
42がクロック信号を低周波数から高周波数に切替えた
が、例えばトリガ・スロープをマイナスとし、時点T4
をトリガ時点とし、スイッチ42が高周波クロック信号
から低周波クロック信号に切替えてもよい。即ち、スイ
ッチ42からのクロック信号を第1図のC2としてもよ
い。この場合、第1書込み制御回路46はその捷までよ
いが、第2書込み制御回路44はトリガ信号発生後に所
定期間経過したらアドレス信号を停止するか、又は第2
記憶回路24の書込みモードを停止すればよい。よって
、例えば、第1記憶回路22は時点T1及びT7の間に
おいて、クロック信号C2が発生した際の入力信号■の
デジタル値を記憶し、第2記憶回路24は時点T4及び
T6の間において、高周波クロック信号Hが発生した際
の入力信号■のデジタル値を記憶する。捷た、演算回路
72は時点T4及びT6に対応するカウンタ84のアド
レスを計数し、これら計数値を夫々ラッチ回路74及び
76にランチする。他の動作は上述のクロック信号C1
の場合と同様である。
42がクロック信号を低周波数から高周波数に切替えた
が、例えばトリガ・スロープをマイナスとし、時点T4
をトリガ時点とし、スイッチ42が高周波クロック信号
から低周波クロック信号に切替えてもよい。即ち、スイ
ッチ42からのクロック信号を第1図のC2としてもよ
い。この場合、第1書込み制御回路46はその捷までよ
いが、第2書込み制御回路44はトリガ信号発生後に所
定期間経過したらアドレス信号を停止するか、又は第2
記憶回路24の書込みモードを停止すればよい。よって
、例えば、第1記憶回路22は時点T1及びT7の間に
おいて、クロック信号C2が発生した際の入力信号■の
デジタル値を記憶し、第2記憶回路24は時点T4及び
T6の間において、高周波クロック信号Hが発生した際
の入力信号■のデジタル値を記憶する。捷た、演算回路
72は時点T4及びT6に対応するカウンタ84のアド
レスを計数し、これら計数値を夫々ラッチ回路74及び
76にランチする。他の動作は上述のクロック信号C1
の場合と同様である。
ところで、信号記憶装置は第9図■に示す如く、間欠点
に発生するトランジェントの複数個を連続して記憶した
い場合がある。このような場合も、複数個のトランジェ
ントを全体的に測定できると共に、各トランジェント部
分を詳細に測定できると非常に便利である。このような
測定ができる本発明の第2実施例を第10図に示す。こ
の実施例は第2図の実施例とほとんど同じなので、同じ
ブロックは同じ参照番号で示す。以下、第2図と異なる
ブロックについて説明する。トリガ回路14−1は第1
1図に示す如く、比較器18の出力を単安定マルチバイ
ブレータに供給している。よって、トリガ回路14−1
は、入力信号1がトリガ・レベルを超す毎に所定のパル
ス巾の)・リガ信号を発生する。また、スイッチ制御回
路102はトリガ信号が発生する毎に、所定期間だけ高
周波クロック信号を選択するようにスイッチ42を制御
している。このスイッチ制御回路102は、例えば第1
2図に示す如く、クロック端子CKスイッチ42からの
クロック信号を受け、リセット端子Rにトリガ信号を受
け、所定数のクロック・パルスを計数すると出力信号を
発生するカウンタ106と、D端子に「高」レベルを受
け、リセット端子Rにカウンタ106の出力信号を受け
、クロック端子Cにトリガ信号を受けるD型フリップ・
フロップ108とから構成されている。即ち、トリガ信
号が発生すると、フリップ・フロップ108はトリガさ
れてQ出力は「高」レベルになると共に、カウンタ10
6はりセットされて新たにクロック信号の計数を行なう
。カウンタ106が所定数の計数を行なうとフリップ・
フロップ108をリセットするので、そのQ出力は「低
」レベルに変化する。よって、スイッチ制御回路102
の出力信号は)・リガ信号発生後の所定期間のみ「高j
レベルになる。
に発生するトランジェントの複数個を連続して記憶した
い場合がある。このような場合も、複数個のトランジェ
ントを全体的に測定できると共に、各トランジェント部
分を詳細に測定できると非常に便利である。このような
測定ができる本発明の第2実施例を第10図に示す。こ
の実施例は第2図の実施例とほとんど同じなので、同じ
ブロックは同じ参照番号で示す。以下、第2図と異なる
ブロックについて説明する。トリガ回路14−1は第1
1図に示す如く、比較器18の出力を単安定マルチバイ
ブレータに供給している。よって、トリガ回路14−1
は、入力信号1がトリガ・レベルを超す毎に所定のパル
ス巾の)・リガ信号を発生する。また、スイッチ制御回
路102はトリガ信号が発生する毎に、所定期間だけ高
周波クロック信号を選択するようにスイッチ42を制御
している。このスイッチ制御回路102は、例えば第1
2図に示す如く、クロック端子CKスイッチ42からの
クロック信号を受け、リセット端子Rにトリガ信号を受
け、所定数のクロック・パルスを計数すると出力信号を
発生するカウンタ106と、D端子に「高」レベルを受
け、リセット端子Rにカウンタ106の出力信号を受け
、クロック端子Cにトリガ信号を受けるD型フリップ・
フロップ108とから構成されている。即ち、トリガ信
号が発生すると、フリップ・フロップ108はトリガさ
れてQ出力は「高」レベルになると共に、カウンタ10
6はりセットされて新たにクロック信号の計数を行なう
。カウンタ106が所定数の計数を行なうとフリップ・
フロップ108をリセットするので、そのQ出力は「低
」レベルに変化する。よって、スイッチ制御回路102
の出力信号は)・リガ信号発生後の所定期間のみ「高j
レベルになる。
この実施例では、第2記憶回路24が複数のトランジェ
ントのトリガ発生直前部分を記憶するので、第2記憶回
路24の記憶領域を複数に分割して使用している。その
ため、第21.込み制御回路44−1は例えば第13図
に示す如く構成してい力ゝ′ v=dl信号を受け、イネーブル端子EにW/R制御信
号を受ける。またカウンタ112はクロック端子Cに高
周波クロック信号を受け、イネーブル端子EにW/R制
御信号を受ける。カウンタ110の計数出力をアドレス
信号の上位ビットに割当て、カウンタ112の計数出力
をアドレス信号の下位ビットに割当てる。カウンタ11
0はトリガ信号毎に計数値を変化し、かつアドレス信号
の上位ビットを担当するので、分割した記憶領域を指定
する。またカウンタ112は高周波クロック信号毎に計
数値を変化し、かつアドレス信号の下位ビットを担当す
るので、指定された分割記憶領域内のアドレスを指定す
る。ランチ回路114は、複数のアドレス信号をラッチ
でき、トリガ信号が発生する毎にアドレス信号を次々に
ラッチする。
ントのトリガ発生直前部分を記憶するので、第2記憶回
路24の記憶領域を複数に分割して使用している。その
ため、第21.込み制御回路44−1は例えば第13図
に示す如く構成してい力ゝ′ v=dl信号を受け、イネーブル端子EにW/R制御信
号を受ける。またカウンタ112はクロック端子Cに高
周波クロック信号を受け、イネーブル端子EにW/R制
御信号を受ける。カウンタ110の計数出力をアドレス
信号の上位ビットに割当て、カウンタ112の計数出力
をアドレス信号の下位ビットに割当てる。カウンタ11
0はトリガ信号毎に計数値を変化し、かつアドレス信号
の上位ビットを担当するので、分割した記憶領域を指定
する。またカウンタ112は高周波クロック信号毎に計
数値を変化し、かつアドレス信号の下位ビットを担当す
るので、指定された分割記憶領域内のアドレスを指定す
る。ランチ回路114は、複数のアドレス信号をラッチ
でき、トリガ信号が発生する毎にアドレス信号を次々に
ラッチする。
次に第9図のタイミング図を参照して、第10図の実施
例の動作を説明する。書込みモードが開始すると、MU
X56及び58は夫々制御回路46及び44−1を選択
し、スイッチ42は低周波クロック信号りを選択するの
で、第1記憶回路22は低周波クロック信号りが発生し
た際の入力信号■のデジタル値を記憶する。また第2記
憶回路24の第1記憶領域は高周波クロック信号Hが発
生しふ 除 ^ 1−一 Iモ Ja T M −?
、・ン 力 n−Z古 ゴー 回2倍−ト ス、−時
占T2において第1回目のトリガ信号が発生すると、ス
イッチ42は高周波クロック信号Hを選択し、このクロ
ック信号Hに応じて第1記憶回路22は入力信号■を記
憶する。一方、第2書込み制御回路44−1は第1回目
のトリガ信号により第2記、憶回路24の第2記憶領域
を指定する。よって、第1記憶領域には、トリガ時点T
2以前で、この記憶領域の記憶容量分だけ(例えば時点
T1及び72間に対応)入力信号■のデジタル値が記憶
されたことになる。また、書込み制御回路46及び44
−1のランチ回路はトリガ時点T2の夫々のアドレス信
号をランチする。トリガ時点T2から所定期間経過した
時点T3において、スイッチ42は低周波クロック信号
りを選択する。よって、スイッチ42からのクロック信
号は第9図Cのようになる。
例の動作を説明する。書込みモードが開始すると、MU
X56及び58は夫々制御回路46及び44−1を選択
し、スイッチ42は低周波クロック信号りを選択するの
で、第1記憶回路22は低周波クロック信号りが発生し
た際の入力信号■のデジタル値を記憶する。また第2記
憶回路24の第1記憶領域は高周波クロック信号Hが発
生しふ 除 ^ 1−一 Iモ Ja T M −?
、・ン 力 n−Z古 ゴー 回2倍−ト ス、−時
占T2において第1回目のトリガ信号が発生すると、ス
イッチ42は高周波クロック信号Hを選択し、このクロ
ック信号Hに応じて第1記憶回路22は入力信号■を記
憶する。一方、第2書込み制御回路44−1は第1回目
のトリガ信号により第2記、憶回路24の第2記憶領域
を指定する。よって、第1記憶領域には、トリガ時点T
2以前で、この記憶領域の記憶容量分だけ(例えば時点
T1及び72間に対応)入力信号■のデジタル値が記憶
されたことになる。また、書込み制御回路46及び44
−1のランチ回路はトリガ時点T2の夫々のアドレス信
号をランチする。トリガ時点T2から所定期間経過した
時点T3において、スイッチ42は低周波クロック信号
りを選択する。よって、スイッチ42からのクロック信
号は第9図Cのようになる。
また、時点T5において第2回目のトリガ信号が発生す
ると、第1回目のトリガ信号のときと同様に、スイッチ
42は高周波クロック信号Hを選択し、第2書込み制御
回路44−1は第2記憶回路24の第3記憶領域を指定
する。よって、第2記憶回路24の第2記憶領域には時
点T4及び15間の入力信号Iのデジタル値が記憶され
る。第1及び第2書込み制御回路46及び44−1のラ
ンチ回路はトリガ時点T5の夫々のアドレス信号をラン
チする。以下、同様な動作を繰返す。一方、W/R制御
回路48−1は例えば第5図のカウンタ50のイネーブ
ル端子Eの前段にトリガ信号をラッチスルランチ回路(
例えばD型フリップ・70ノブ)を設けたものである。
ると、第1回目のトリガ信号のときと同様に、スイッチ
42は高周波クロック信号Hを選択し、第2書込み制御
回路44−1は第2記憶回路24の第3記憶領域を指定
する。よって、第2記憶回路24の第2記憶領域には時
点T4及び15間の入力信号Iのデジタル値が記憶され
る。第1及び第2書込み制御回路46及び44−1のラ
ンチ回路はトリガ時点T5の夫々のアドレス信号をラン
チする。以下、同様な動作を繰返す。一方、W/R制御
回路48−1は例えば第5図のカウンタ50のイネーブ
ル端子Eの前段にトリガ信号をラッチスルランチ回路(
例えばD型フリップ・70ノブ)を設けたものである。
よって、W/R制御回路48−1は、第1回目のトリガ
時点T2がらクロック信号の計数を開始し、所定数の計
数が終了すると(例えば時点Tl0)第1及び第2記憶
回路22及び24の書込みモード停止させる。よって、
第1記憶回路22には、時点To及びT10間における
クロック信号Cが発生時の入力信号■のデジタル値が記
憶される。1だ、第2記憶回路24の第1、第2及び第
3記憶領域には、夫々時点T1及び72間、時点T4及
び15間、並びに時点T7及びT8間における高周波ク
ロック信号Hが発生時の入力信号■のデジタル値が記憶
される。
時点T2がらクロック信号の計数を開始し、所定数の計
数が終了すると(例えば時点Tl0)第1及び第2記憶
回路22及び24の書込みモード停止させる。よって、
第1記憶回路22には、時点To及びT10間における
クロック信号Cが発生時の入力信号■のデジタル値が記
憶される。1だ、第2記憶回路24の第1、第2及び第
3記憶領域には、夫々時点T1及び72間、時点T4及
び15間、並びに時点T7及びT8間における高周波ク
ロック信号Hが発生時の入力信号■のデジタル値が記憶
される。
読出しモードにおいては、MUX56及び58は読出し
制御回路6oからの読出しアドレス信号を選択し、時点
To及びT1間、時点T2及びT4間、時点T5及び1
7間、時点T8及びT10間に対応する信号を第1記憶
回路22がら読出し、時点T1及び72間、時点T4及
び15間、時点T7及びT8間に対応する信号を第2記
憶回路24がら読出せばよい。この読出し動作を制御す
るために、読出し制御回路60は第8図の構成でよいが
、カウンタ80をアドレスの上位ビット用(記憶領域選
択用)と、アドレスの下位ビット用(各記憶領域内での
アドレス指定用)とに分ける必要がある。また、演算回
路72は時点To、T2.T5及びT8に対応する第1
記憶回路22のアドレスをめ、読出し動作中にカウンタ
78に順次プリセットすると共に、時点TI、T4及び
T7に対応する第2記憶回路24のアドレスをめ、読出
し動作中にカウンタ80に順次プリセットする必要があ
る。更に、演算回路72は時点TI、T4及びT7に対
応するカウンタ84のアドレスをめ、読出し動作中にラ
ンチ回路74に順次ランチすると共に、時点T2.T5
及びT8に対応するカウンタ84のアドレスをめ、読出
し動作中にランチ回路76に順次ラッチする必要がある
。なお、読出し動作は低速でよいので、演算回路72は
・読出し動作中にプリセント動作やラッチ動作を行なえ
る。他の動作は第1実施例の場合と同様である。
制御回路6oからの読出しアドレス信号を選択し、時点
To及びT1間、時点T2及びT4間、時点T5及び1
7間、時点T8及びT10間に対応する信号を第1記憶
回路22がら読出し、時点T1及び72間、時点T4及
び15間、時点T7及びT8間に対応する信号を第2記
憶回路24がら読出せばよい。この読出し動作を制御す
るために、読出し制御回路60は第8図の構成でよいが
、カウンタ80をアドレスの上位ビット用(記憶領域選
択用)と、アドレスの下位ビット用(各記憶領域内での
アドレス指定用)とに分ける必要がある。また、演算回
路72は時点To、T2.T5及びT8に対応する第1
記憶回路22のアドレスをめ、読出し動作中にカウンタ
78に順次プリセットすると共に、時点TI、T4及び
T7に対応する第2記憶回路24のアドレスをめ、読出
し動作中にカウンタ80に順次プリセットする必要があ
る。更に、演算回路72は時点TI、T4及びT7に対
応するカウンタ84のアドレスをめ、読出し動作中にラ
ンチ回路74に順次ランチすると共に、時点T2.T5
及びT8に対応するカウンタ84のアドレスをめ、読出
し動作中にランチ回路76に順次ラッチする必要がある
。なお、読出し動作は低速でよいので、演算回路72は
・読出し動作中にプリセント動作やラッチ動作を行なえ
る。他の動作は第1実施例の場合と同様である。
上述は本発明の好適な実施例についてのみ説明したが、
当業者には本発明の要旨を逸脱することなく種々の変更
が可能なことが理解できよう。例えば、上述の実施例で
は信号記憶回路が波形記憶回路であったが、ロジックφ
アナライザに適用してもよい。この場合、A/D変換器
及びD/A変換器を除去し、トリガ回路をワード・リコ
グナイザ(入力デジタル信号から所定のデジタル・ワー
ドを検出する)にすればよい。また、外部トリガ信号及
び外部クロック信号を用いてもよいし、記憶回路にシフ
ト・レジスタを用いてもよい。更に、波形記憶装置の場
合、第1及び第2記憶回路の夫々に専用のA/D変換器
を設けてもよい。また、第1記憶回路の記憶内容を利用
して、再生信号におけるトリガ点を間に含む2点間の時
間測定を行なうと、クロック周波数切替部分の不確定な
時間によシ測定精度が下るが、この不確定な時間を第2
記憶回路の記憶内容により測定でき、測定精度を向上で
きる。
当業者には本発明の要旨を逸脱することなく種々の変更
が可能なことが理解できよう。例えば、上述の実施例で
は信号記憶回路が波形記憶回路であったが、ロジックφ
アナライザに適用してもよい。この場合、A/D変換器
及びD/A変換器を除去し、トリガ回路をワード・リコ
グナイザ(入力デジタル信号から所定のデジタル・ワー
ドを検出する)にすればよい。また、外部トリガ信号及
び外部クロック信号を用いてもよいし、記憶回路にシフ
ト・レジスタを用いてもよい。更に、波形記憶装置の場
合、第1及び第2記憶回路の夫々に専用のA/D変換器
を設けてもよい。また、第1記憶回路の記憶内容を利用
して、再生信号におけるトリガ点を間に含む2点間の時
間測定を行なうと、クロック周波数切替部分の不確定な
時間によシ測定精度が下るが、この不確定な時間を第2
記憶回路の記憶内容により測定でき、測定精度を向上で
きる。
上述の如く本発明の信号記憶装置によれば、トリガ信号
に応じてクロック周波数を切替えて入力信号を第1記憶
回路に記憶しているので、入力信号全体を荒く(低周波
クロック信号で)記憶し、入力信号の注目部分を細かく
(高周波クロック信号で)記憶できる。即ち、入力信号
の全体及び注目部分が同じ記憶回路に記憶されるので、
入力信号の全体及び注目部分の関係が確実に判る。また
、クロック信号の切替において、入力信号の注目部分の
うち第1記憶回路に荒く記憶された部分は第2記憶回路
に細かく記憶されるので、注目部分の全体を詳細に測定
できる。
に応じてクロック周波数を切替えて入力信号を第1記憶
回路に記憶しているので、入力信号全体を荒く(低周波
クロック信号で)記憶し、入力信号の注目部分を細かく
(高周波クロック信号で)記憶できる。即ち、入力信号
の全体及び注目部分が同じ記憶回路に記憶されるので、
入力信号の全体及び注目部分の関係が確実に判る。また
、クロック信号の切替において、入力信号の注目部分の
うち第1記憶回路に荒く記憶された部分は第2記憶回路
に細かく記憶されるので、注目部分の全体を詳細に測定
できる。
第1図は従来及び本発明の信号記憶装置の動作を説明す
るだめのタイミング図、第2図は本発明の好適な一実施
例のブロック図、第3図は第2図に用いる!・リガ回路
の一例を示す回路図、第4図は第2図に用いるクロック
発生器の一例を示すブロック図、第5図は第2図に用い
るW/R制御回路の一例を示すブロック図、第6図は第
2図に用いる第1書込み制御回路の一例を示すブロック
図、第7図は第2図に用いる第2書込み制御回路の一例
を示すブロック図、第8図は第2図に用いる読出し制御
回路の一例を示すブロック図、第9図は本発明の他の実
施例の動作を説明するためのタイミング図、第10図は
本発明の好適な他の実施例のブロック図、第11図は第
1O図に用いるトリガ回路の回路図、第12図は第10
図に用いるスイッチ制御回路のブロック図、第13図は
第10図に用いる第2書込み制御回路のブロック図であ
る。 図において、22は第1記憶回路、24は第2記憶回路
、42はスイッチ、44及び44−1は第2書込み制御
回路、46は第1書込み制御回路である。
るだめのタイミング図、第2図は本発明の好適な一実施
例のブロック図、第3図は第2図に用いる!・リガ回路
の一例を示す回路図、第4図は第2図に用いるクロック
発生器の一例を示すブロック図、第5図は第2図に用い
るW/R制御回路の一例を示すブロック図、第6図は第
2図に用いる第1書込み制御回路の一例を示すブロック
図、第7図は第2図に用いる第2書込み制御回路の一例
を示すブロック図、第8図は第2図に用いる読出し制御
回路の一例を示すブロック図、第9図は本発明の他の実
施例の動作を説明するためのタイミング図、第10図は
本発明の好適な他の実施例のブロック図、第11図は第
1O図に用いるトリガ回路の回路図、第12図は第10
図に用いるスイッチ制御回路のブロック図、第13図は
第10図に用いる第2書込み制御回路のブロック図であ
る。 図において、22は第1記憶回路、24は第2記憶回路
、42はスイッチ、44及び44−1は第2書込み制御
回路、46は第1書込み制御回路である。
Claims (1)
- トリガ信号が発生すると第1クロツク信号から該第1ク
ロンク信号と周波数の異なる第2クロツク信号に切替え
るスイッチと、第1記憶回路と、上記スイッチからのク
ロック信号に応じて、上記トリガ信号が発生する前後に
おける上記入力信号を上記第1記憶回路に記憶させる第
1書込み制御回路と、第2記憶回路と、上記第1クロツ
ク信号及び上記第2クロツク信号の内の周波数の高い方
のクロック信号に応じて、上記トリガ信号が発生する直
前又は直後における上記入力信号を上記第2記憶回路に
記憶させる第2書込み制御回路とを具えた信号記憶装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4975684A JPS60194369A (ja) | 1984-03-15 | 1984-03-15 | 信号記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4975684A JPS60194369A (ja) | 1984-03-15 | 1984-03-15 | 信号記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60194369A true JPS60194369A (ja) | 1985-10-02 |
JPH0137696B2 JPH0137696B2 (ja) | 1989-08-09 |
Family
ID=12840029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4975684A Granted JPS60194369A (ja) | 1984-03-15 | 1984-03-15 | 信号記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60194369A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0453817A2 (en) * | 1990-04-25 | 1991-10-30 | Tektronix, Inc. | Test and measurement instrument with digital storage |
US5497176A (en) * | 1991-07-23 | 1996-03-05 | Kabushiki Kaisha Wacom | Method of transferring detailed data by tablet driver |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5460543A (en) * | 1977-10-24 | 1979-05-16 | Hitachi Ltd | Waveform memory unit |
JPS58224498A (ja) * | 1982-06-21 | 1983-12-26 | Mitsubishi Electric Corp | 波形メモリ装置 |
-
1984
- 1984-03-15 JP JP4975684A patent/JPS60194369A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5460543A (en) * | 1977-10-24 | 1979-05-16 | Hitachi Ltd | Waveform memory unit |
JPS58224498A (ja) * | 1982-06-21 | 1983-12-26 | Mitsubishi Electric Corp | 波形メモリ装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0453817A2 (en) * | 1990-04-25 | 1991-10-30 | Tektronix, Inc. | Test and measurement instrument with digital storage |
US5497176A (en) * | 1991-07-23 | 1996-03-05 | Kabushiki Kaisha Wacom | Method of transferring detailed data by tablet driver |
Also Published As
Publication number | Publication date |
---|---|
JPH0137696B2 (ja) | 1989-08-09 |
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