JPS60193382A - 半導体装置 - Google Patents
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- JPS60193382A JPS60193382A JP4983884A JP4983884A JPS60193382A JP S60193382 A JPS60193382 A JP S60193382A JP 4983884 A JP4983884 A JP 4983884A JP 4983884 A JP4983884 A JP 4983884A JP S60193382 A JPS60193382 A JP S60193382A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高い電子移動度を持ち高速動作および安定動作
が可能な超格子を用いた半導体装置に関する。
が可能な超格子を用いた半導体装置に関する。
（従来技術とその問題点）
高速動作が期待できる能動半導体装置として、半導体へ
テロ界面の２次元電子を利用したＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。これは
、電子親和力の異なる半導体のへテロ界面（例えば、三
村、冷水らにより Ｊａｐａｎ Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌ １ｅｄＰｈｙｓｉｃｓのＶｏ １．１９
、Ｌ２５５ （１９８０）に発表されたＡ／ＸＧａ１−
ｘＡｓ ／ＧａＡｓ） において、電子親和力の小さな
半導体だけに不純物をドーピングし、電子親和力の大き
な半導体側に２次元電子を生じさせ、この２次元電子の
高い移動度の利用を特長としている。しかし、ＡｌｘＧ
ａ、−ｘＡｓ／ＧａＡｓの系では動作上不都合な現象が
存在している。
テロ界面の２次元電子を利用したＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がある。これは
、電子親和力の異なる半導体のへテロ界面（例えば、三
村、冷水らにより Ｊａｐａｎ Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌ １ｅｄＰｈｙｓｉｃｓのＶｏ １．１９
、Ｌ２５５ （１９８０）に発表されたＡ／ＸＧａ１−
ｘＡｓ ／ＧａＡｓ） において、電子親和力の小さな
半導体だけに不純物をドーピングし、電子親和力の大き
な半導体側に２次元電子を生じさせ、この２次元電子の
高い移動度の利用を特長としている。しかし、ＡｌｘＧ
ａ、−ｘＡｓ／ＧａＡｓの系では動作上不都合な現象が
存在している。
一般にｎ型不純物をドーピングしたＡＪｘＧａｐ−。
Ａｓ中には不純物に関係した深いトラップ単位がある。
このトラップ準位に電子が捕獲されるため、キャリア濃
度はドーピングした不純物濃度よシ低い。例えば、ｎ型
不純物として８ｉ をＧ ａ Ａ ｓ中にドーピングす
る場合は最大のキャリア濃度として７Ｘ１０１８ｃＩＩ
Ｌ３が得られるが、Ａ１０．＠ Ｇ ８６．７ Ａｎ中
にドーピングする場合には２Ｘ１０”硼−３しか得られ
なり０さらに７７に程度の低温では濃度は顕著に減少す
る。
度はドーピングした不純物濃度よシ低い。例えば、ｎ型
不純物として８ｉ をＧ ａ Ａ ｓ中にドーピングす
る場合は最大のキャリア濃度として７Ｘ１０１８ｃＩＩ
Ｌ３が得られるが、Ａ１０．＠ Ｇ ８６．７ Ａｎ中
にドーピングする場合には２Ｘ１０”硼−３しか得られ
なり０さらに７７に程度の低温では濃度は顕著に減少す
る。
この低温における減少傾向はＡ／の組成比Ｘに非常に敏
感であり、０．２＜ｘ＜０．５ではＸの増加と共にキャ
リア濃度は急激に減少する。しかも、低温において光照
射するとキャリア濃度が増加し、光をしゃ断してもこの
状態が保持されるＰｅｒｓｉｓｔｅｎｔＰｈｏｔｏｃｏ
ｎｄｕｃｔｉｖｉｔｙ （ＰＰＣ）の現象がある。これ
らの現象については、例えばＬａｎｇらがＰｈｙｓｉｃ
ａｌＲｅｖｉｅｗ Ｂの■０皿、１９． Ｐ４Ｏ１０（
１９７９）の論文の中で述べている。このため、Ａ／ｘ
Ｇａｌ 、Ａｓ／ＧａＡｓ系の２次元電子を利用したＦ
ＥＴでは、低温において２次元電子濃度が減少するため
、しきい値ｔ１１圧が室温と低温で犬きく異なる。これ
にっｂては、例えばＶａｌｏｉｓらがＪｏｕｒｎａｌ
ｏｆ Ｖａｃｕｕｍ ５ｃｉｅｎｃｅａｎｄ Ｔｅｃｈ
ｎｏｌｏｇｙ ＢのＶｏｌ、１ 、Ｐ１９０（１，９８
３）の論文の中で述べている。まだ、Ａ１組成比Ｘに敏
感であるため、Ｆ’ＥＴ製造による特性のバラツキが太
きい。さらに、低温での光照射効果（ＰＰＣ）およびド
レイン電界により加速されたポットエレクトロンがＡｌ
ｘＧａ ＋ −ｘＡｓ ／ＧａＡｓ １１面がらＡ７
ｚ Ｇａ ｒ −Ｘ Ａ ｓ中に入シ、トラップに捕獲
されることにょシ、ドレイン電流が変化する。
感であり、０．２＜ｘ＜０．５ではＸの増加と共にキャ
リア濃度は急激に減少する。しかも、低温において光照
射するとキャリア濃度が増加し、光をしゃ断してもこの
状態が保持されるＰｅｒｓｉｓｔｅｎｔＰｈｏｔｏｃｏ
ｎｄｕｃｔｉｖｉｔｙ （ＰＰＣ）の現象がある。これ
らの現象については、例えばＬａｎｇらがＰｈｙｓｉｃ
ａｌＲｅｖｉｅｗ Ｂの■０皿、１９． Ｐ４Ｏ１０（
１９７９）の論文の中で述べている。このため、Ａ／ｘ
Ｇａｌ 、Ａｓ／ＧａＡｓ系の２次元電子を利用したＦ
ＥＴでは、低温において２次元電子濃度が減少するため
、しきい値ｔ１１圧が室温と低温で犬きく異なる。これ
にっｂては、例えばＶａｌｏｉｓらがＪｏｕｒｎａｌ
ｏｆ Ｖａｃｕｕｍ ５ｃｉｅｎｃｅａｎｄ Ｔｅｃｈ
ｎｏｌｏｇｙ ＢのＶｏｌ、１ 、Ｐ１９０（１，９８
３）の論文の中で述べている。まだ、Ａ１組成比Ｘに敏
感であるため、Ｆ’ＥＴ製造による特性のバラツキが太
きい。さらに、低温での光照射効果（ＰＰＣ）およびド
レイン電界により加速されたポットエレクトロンがＡｌ
ｘＧａ ＋ −ｘＡｓ ／ＧａＡｓ １１面がらＡ７
ｚ Ｇａ ｒ −Ｘ Ａ ｓ中に入シ、トラップに捕獲
されることにょシ、ドレイン電流が変化する。
このように、Ａ７ｘＧａ＋ −ｘＡｓ／ＧａＡｓ 糸を
利用したＦＥＴでは、温度によるしきい値変動を抑える
こと、特性のそろったものを再現性良く製造すること、
光照射下、高電界下で揚足に動作することがきわめて困
難であった。
利用したＦＥＴでは、温度によるしきい値変動を抑える
こと、特性のそろったものを再現性良く製造すること、
光照射下、高電界下で揚足に動作することがきわめて困
難であった。
第１図は従来の２次元電子を利用したｌ”ＥＴの一例の
概略断面図である。
概略断面図である。
第１図において、１は基板、２は不純物を極力少なくし
た第１の半導体層、３けｎ型不純物を含有し第１の半導
体層１よルミ子親和力が小さい半導体からなる電子供給
層、４Ｆｉ第１の半導体層２と電子供給１−３との界面
に形成される２次元電子ガス、５け電子供給層３とシ目
ットキ接合を形成するゲート電極、６は電子供給層３と
合金化し２次元電子ガス４と電気的コンタクトがとれて
いるソース電極、７Ｆｉ６と同様のドレイン電極である
。
た第１の半導体層、３けｎ型不純物を含有し第１の半導
体層１よルミ子親和力が小さい半導体からなる電子供給
層、４Ｆｉ第１の半導体層２と電子供給１−３との界面
に形成される２次元電子ガス、５け電子供給層３とシ目
ットキ接合を形成するゲート電極、６は電子供給層３と
合金化し２次元電子ガス４と電気的コンタクトがとれて
いるソース電極、７Ｆｉ６と同様のドレイン電極である
。
第２図は第１図に示すＦＥＴのゲート電極下のバンド構
造を示す図である。
造を示す図である。
８ｇ２図において、第１図と同じ番号のものは同一機能
を果すものである。Ｅ、は電子供給層３中の深す電子ト
ラップ準位、ＥＣは伝導帯端、Ｅ仮フェルミ準位、ＢＹ
は充満帯端である。
を果すものである。Ｅ、は電子供給層３中の深す電子ト
ラップ準位、ＥＣは伝導帯端、Ｅ仮フェルミ準位、ＢＹ
は充満帯端である。
次に、第１図にホす従来の２次元電子を利用したＰＥＴ
の動作について説明する。ここでＦＥＴは第１の半導体
層２がＧ ａ Ａ Ｓ ％電子供給層３がｎ型のＡｄｇ
、３ Ｇ ａｏ、 ？ Ａ ｓで形成されているものと
し、またノースを零電位とし、ドレインには正電圧が印
加されているものとする。
の動作について説明する。ここでＦＥＴは第１の半導体
層２がＧ ａ Ａ Ｓ ％電子供給層３がｎ型のＡｄｇ
、３ Ｇ ａｏ、 ？ Ａ ｓで形成されているものと
し、またノースを零電位とし、ドレインには正電圧が印
加されているものとする。
ゲート電圧ＯＶの場合、ｎ−ＡＩｇ、３ Ｇａｏ、、Ａ
ｓけ完全に空乏化し、第２図に示すバンド（１に造にな
っているものとするゲート下の”ｕ、ａ Ｇａ、、、
Ａｓ／ＧａＡｓ界面（ＧａＡｓ側）にけｎ −Ａ／。、
、 ｏａｏ、Ｔ Ａｓ中のイオン化したドナーにより誘
起された２次元電子ガスが形成されており、ソース・ド
レイン間には２次元電子ガスを通じてドレイン電流が流
れる。
ｓけ完全に空乏化し、第２図に示すバンド（１に造にな
っているものとするゲート下の”ｕ、ａ Ｇａ、、、
Ａｓ／ＧａＡｓ界面（ＧａＡｓ側）にけｎ −Ａ／。、
、 ｏａｏ、Ｔ Ａｓ中のイオン化したドナーにより誘
起された２次元電子ガスが形成されており、ソース・ド
レイン間には２次元電子ガスを通じてドレイン電流が流
れる。
ここで、ゲート電圧を負に大きくしてゆくと、ゲート下
の２次元電子ガスが減少してドレイン電流が減少し、逆
にゲート電圧を正に大きくしてゆく、と、ゲート下の２
次元電子ガスが増加してドレイン電流が増加する。
の２次元電子ガスが減少してドレイン電流が減少し、逆
にゲート電圧を正に大きくしてゆく、と、ゲート下の２
次元電子ガスが増加してドレイン電流が増加する。
さて、ｎ型Ａ １０．ｓ Ｇａｕ、ｙ Ａ ｓ中には不
純物に関係した深い電子トラップ準位Ｅｔが多数存在し
、温度を下げるに従いこの電子トラップに重子が捕獲さ
れる割合が増加し、２次元電子の濃度は減少してゆく。
純物に関係した深い電子トラップ準位Ｅｔが多数存在し
、温度を下げるに従いこの電子トラップに重子が捕獲さ
れる割合が増加し、２次元電子の濃度は減少してゆく。
また７７Ｋ 程度の低温で光を照射すると電子トラップ
準位Ｅ１に捕獲されていた電子が光エネルギによって伝
導帯に飛びだし、２次元電子の敗は増加する。また、２
次元電子の一部がソース・ドレイン間でドレイン電界に
よシ加速されてホット化し、ｋｌａ、ｓ Ｇａｏ、、
Ａ ｓ −’Ｐ Ｋ飛び込むと電子トラップ準位に捕穫
され、２次元電子の数は減少する。
準位Ｅ１に捕獲されていた電子が光エネルギによって伝
導帯に飛びだし、２次元電子の敗は増加する。また、２
次元電子の一部がソース・ドレイン間でドレイン電界に
よシ加速されてホット化し、ｋｌａ、ｓ Ｇａｏ、、
Ａ ｓ −’Ｐ Ｋ飛び込むと電子トラップ準位に捕穫
され、２次元電子の数は減少する。
これらの現象は２次元電子の数を変化させるので、ドレ
イン電流が変化し安定なＦＥＴ動作を阻害する。
イン電流が変化し安定なＦＥＴ動作を阻害する。
さらに、Ａｌｏ、ｓ Ｇａｏ、ｖ Ａｓ中へのドナー不
純物の最大のドーピングｆｊ＋Ｉ−Ｂ ＧａＡ ｓよル
も低く ２Ｘ１０”ｍ ’程度であるため、ＦＥＴの動
作速度を畠めるために必要な電子供給層を薄くすること
が困難である。
純物の最大のドーピングｆｊ＋Ｉ−Ｂ ＧａＡ ｓよル
も低く ２Ｘ１０”ｍ ’程度であるため、ＦＥＴの動
作速度を畠めるために必要な電子供給層を薄くすること
が困難である。
またＡ Ａ Ｇ ａ Ａ ｓに対してはオーミックコン
タクトを形成する条件にきびしい制限があった。
タクトを形成する条件にきびしい制限があった。
（発明の目的）
本発明の目的は、上記欠点を除去し、２次元電子を利用
したＦＥＴであって、室温と低温における２次元電子密
度に差がなく、シかも光照射下及び高電界ＶＣおいて安
定に動作し、しかも高速に動作し、しかもオーミックコ
ンタクト形成の条件がゆるやかな半導体装置を提供する
ことにある。
したＦＥＴであって、室温と低温における２次元電子密
度に差がなく、シかも光照射下及び高電界ＶＣおいて安
定に動作し、しかも高速に動作し、しかもオーミックコ
ンタクト形成の条件がゆるやかな半導体装置を提供する
ことにある。
（発明の４／々成）
木兄ＢＡ［よれば、基板上に設けらり、た極低不純物濃
度の第１の半導体層と、該第１の半導体層上に設けられ
、該第１の半導体層より電千載、和力が小さく電子がト
ンネル可能な厚さを有し極低不純物濃度の第２の半導体
層と、＃、第２の半導体層より電子親和力が大きく電子
波長以下の厚さ奮有し。
度の第１の半導体層と、該第１の半導体層上に設けられ
、該第１の半導体層より電千載、和力が小さく電子がト
ンネル可能な厚さを有し極低不純物濃度の第２の半導体
層と、＃、第２の半導体層より電子親和力が大きく電子
波長以下の厚さ奮有し。
ｎｍ不純物を含鳴する第３の半導体と？、交互にかつ前
記第１の半導体層から離れるに従い第２の半導体層が薄
くなっているかまたは第３の半導体１ｍが厚くなってい
るかあるいはその両方が満足されるように積層した積層
構造と、該積層構造上方表面の一部に設けられたゲート
電極と、該ゲート電極を挾んで前記積層構造上方表面に
設けられ第１の半導体層と第２の半導体層との界面に存
在するキャリアと電気的コンタクトを形成する一対の電
極とを含むことを特徴とする半導体装置が得られる。
記第１の半導体層から離れるに従い第２の半導体層が薄
くなっているかまたは第３の半導体１ｍが厚くなってい
るかあるいはその両方が満足されるように積層した積層
構造と、該積層構造上方表面の一部に設けられたゲート
電極と、該ゲート電極を挾んで前記積層構造上方表面に
設けられ第１の半導体層と第２の半導体層との界面に存
在するキャリアと電気的コンタクトを形成する一対の電
極とを含むことを特徴とする半導体装置が得られる。
（実施例）
以下本発明の実施例について図面を用いて説明する。
第３図は本発明の第１の実施例の断面模式図である。第
３図にお（八て第１図と同じ番号のものけ第１図と同等
物で同一機能を果すものである。８は第１の半導体１−
２より電子親和力が小さく電子がトンネル可（ｔＰ、な
１ｑさを有し極低不純物濃度の第２の半導体層、９は該
第２の半導体ｌ−８よシミ千載第１ｊ力が大背く電子波
長以下の厚さを有しｎ型不純物を含有する第３の半導体
層である。ここで第２の半導体層８け第１の半導体層２
よシ離れる＃１ど薄い。また、上記の極低不純物濃度と
け意識的にはドーピングしないかまたはわずかにドーピ
ングした程度を意味している。
３図にお（八て第１図と同じ番号のものけ第１図と同等
物で同一機能を果すものである。８は第１の半導体１−
２より電子親和力が小さく電子がトンネル可（ｔＰ、な
１ｑさを有し極低不純物濃度の第２の半導体層、９は該
第２の半導体ｌ−８よシミ千載第１ｊ力が大背く電子波
長以下の厚さを有しｎ型不純物を含有する第３の半導体
層である。ここで第２の半導体層８け第１の半導体層２
よシ離れる＃１ど薄い。また、上記の極低不純物濃度と
け意識的にはドーピングしないかまたはわずかにドーピ
ングした程度を意味している。
上記の第２および第３の半導体層の厚さはそれぞれ、重
子トン不ルロ」能、電子波長以下を満足するような充分
ＶＣｆＩｌいものであり、これは材料により異なってい
る。例えば、第１の半導体層２は高純度０ａＡｓ、象、
２の半導体層８は厚さ５０ Ｘ程度以下の高純度Ａ Ａ
Ａ ｓ ｓ第３の半導体＃９は厚さ１００八程度以下
のＳｉ ドープのＧ ａ Ａ ｓである。
子トン不ルロ」能、電子波長以下を満足するような充分
ＶＣｆＩｌいものであり、これは材料により異なってい
る。例えば、第１の半導体層２は高純度０ａＡｓ、象、
２の半導体層８は厚さ５０ Ｘ程度以下の高純度Ａ Ａ
Ａ ｓ ｓ第３の半導体＃９は厚さ１００八程度以下
のＳｉ ドープのＧ ａ Ａ ｓである。
以下、第１の実施例の動作を、各半導体層に前述の材料
を用い、このバンド構造図である第４図を用いて詳細に
説明する。
を用い、このバンド構造図である第４図を用いて詳細に
説明する。
第４図は第３図に示すＦＬＡＴゲート°市極下の〕＜／
ド構造を示す図である。第４図において、第１図〜第３
図と同じ番号のもの＃′ｉｕ目図〜第３ν１と同等物で
同一機能を果すものである。Ｅ、け第２の半導体層８と
第３の半導体層９との積層構造によって新たに形成され
る電子の最低のλ１．子化準位であシ、この量子化準位
Ｅ、は第１の半導体層２から離れるに従い第２の半導体
層８が薄くなるために、ＧａＡｓの伝導帯端に接近して
いる。
ド構造を示す図である。第４図において、第１図〜第３
図と同じ番号のもの＃′ｉｕ目図〜第３ν１と同等物で
同一機能を果すものである。Ｅ、け第２の半導体層８と
第３の半導体層９との積層構造によって新たに形成され
る電子の最低のλ１．子化準位であシ、この量子化準位
Ｅ、は第１の半導体層２から離れるに従い第２の半導体
層８が薄くなるために、ＧａＡｓの伝導帯端に接近して
いる。
ｎ−０ａＡｓ から発生する重子は量子化準位１つ。
によって、ｎ−ＧａＡｓたけでなく高純Ｉｆ Ａ ＩＡ
ｓ中にも広がりｎ−ＧａＡｓ／Ａ／Ａｓ 績ｒａ構造
全体に分布する。この時ｎ−ＧａＡｓ中および高純＃
Ａ ／Ａ ｓ中にはｎ ＡＪｌｌ、３ Ｇａ、、、ｔ
Ａｓ中のような不純物に関停した深い電子トラップ準位
は形成されないＯこれは、鳳１−Ｇ ａ Ａ ｓ 中に
はこのようなトラップ準位がないこと、およびＡ／Ａｓ
には不純物がないことによる。
ｓ中にも広がりｎ−ＧａＡｓ／Ａ／Ａｓ 績ｒａ構造
全体に分布する。この時ｎ−ＧａＡｓ中および高純＃
Ａ ／Ａ ｓ中にはｎ ＡＪｌｌ、３ Ｇａ、、、ｔ
Ａｓ中のような不純物に関停した深い電子トラップ準位
は形成されないＯこれは、鳳１−Ｇ ａ Ａ ｓ 中に
はこのようなトラップ準位がないこと、およびＡ／Ａｓ
には不純物がないことによる。
量子化準位Ｅｑは高純度Ｇ ａ Ａ ｓの伝導帯端Ｅ。
より高いエネルギ位置にあるので、量子化準位Ｅ。
にある電子の一部は高純度ＧａＡｓ＠に落ち、高純度０
ａＡｓ／Ａ／Ａｓ界而に２次元電子ガスが形成される。
ａＡｓ／Ａ／Ａｓ界而に２次元電子ガスが形成される。
したがって、ＦＥＴとしての動作は前に示した従来構造
のものと同じとなる。しかし、この第１の実施例におい
てけ従来構造の電子供給層３に当るｎ−ＧａＡｓ／Ａ／
Ａｓの積層構造中に深い電子トラップ準位が存在しない
ため、光照射時に積層構造中にホットエレクトロンが飛
びこむことがあっても２次元電子の変動はなく、ＦＩＴ
動作は安定してｈる。また室温の２次元電子密度に差が
ないため低温で動作させるＦＢＴの設ｉｔが容易で、し
かもＦＥＴ製造の再現性も良好である。さらＫ ｎ−Ｇ
ａＡｓ／Ａ／Ａｓの積ＪＦｉ （ｆＧ造中の電子１４１
ｕ−は、Ａ Ａｕ、ｓ Ｇ ａｌｌ、ｙ Ａ ｓ中の電
子濃度より高くすることができ、ゲート電極に近い部分
で１ｄＧａＡｓで得られる最大の電子濃度（７Ｘ１０
ｃｍ ）と同じにすることができる。このため、積層構
造を薄くすることが容易であシ、相互コンダクタンスｇ
ｍを大きくした高速動作ＦＩＴが可能である。
のものと同じとなる。しかし、この第１の実施例におい
てけ従来構造の電子供給層３に当るｎ−ＧａＡｓ／Ａ／
Ａｓの積層構造中に深い電子トラップ準位が存在しない
ため、光照射時に積層構造中にホットエレクトロンが飛
びこむことがあっても２次元電子の変動はなく、ＦＩＴ
動作は安定してｈる。また室温の２次元電子密度に差が
ないため低温で動作させるＦＢＴの設ｉｔが容易で、し
かもＦＥＴ製造の再現性も良好である。さらＫ ｎ−Ｇ
ａＡｓ／Ａ／Ａｓの積ＪＦｉ （ｆＧ造中の電子１４１
ｕ−は、Ａ Ａｕ、ｓ Ｇ ａｌｌ、ｙ Ａ ｓ中の電
子濃度より高くすることができ、ゲート電極に近い部分
で１ｄＧａＡｓで得られる最大の電子濃度（７Ｘ１０
ｃｍ ）と同じにすることができる。このため、積層構
造を薄くすることが容易であシ、相互コンダクタンスｇ
ｍを大きくした高速動作ＦＩＴが可能である。
本実施例により、結晶成長法としてＭＢ Ｅ （Ｍｏｌ
ｅｃｕｌａｒＢｅａｍ Ｅｐｉｔａｘｙ）を用い、半絶
縁性ＧａＡｓ基板上に厚さ１μｍの高純度Ｇ ａ Ａ
ｓ層を成長させ、続いπ厚さ１５〜ｏＸの高純度のＡ／
Ａｓ （徐々に薄くする）と厚さ２３Ａで４ Ｘ １０
”ｃａｎ ’のＳ＋不純物を含むｎ型Ｇａ Ａ ｓとの
ｒｊｔ層構造を全体として厚さ３００Ｘ成長させた。シ
ョットキーゲート電極としてはＡＩを用い、ソース電極
およびドレイン電極としてはＡｕ−Ｇｅ／Ｎｉ／Ａｕ
を用いた。このオーミック−極形成の熱処理条件、全域
膜厚等の制限が従来よシ緩和された。ゲート長が０．３
μｍ１ ゲート・ソース間およびゲート・ドレイン間が
０．３μｍのＦＥＴにおいて、７７にでの相互コンダク
タンスｇｍが５５０ｍ５／ｖｓが得ら１れ、光照射下お
よび高電界下での特性の変動はなかった。本発明の第１
の実施例でけ量子化準位Ｅ、を低くしドーピング量を増
加させるために第２の半導体層８の厚さを変化させたが
、第２の半導体層８の厚さを一定に保ち、第３の半導体
層９の厚さを第１の半導体層２から離れるに従い徐々に
厚くしていっても同じ効果が得られる。
ｅｃｕｌａｒＢｅａｍ Ｅｐｉｔａｘｙ）を用い、半絶
縁性ＧａＡｓ基板上に厚さ１μｍの高純度Ｇ ａ Ａ
ｓ層を成長させ、続いπ厚さ１５〜ｏＸの高純度のＡ／
Ａｓ （徐々に薄くする）と厚さ２３Ａで４ Ｘ １０
”ｃａｎ ’のＳ＋不純物を含むｎ型Ｇａ Ａ ｓとの
ｒｊｔ層構造を全体として厚さ３００Ｘ成長させた。シ
ョットキーゲート電極としてはＡＩを用い、ソース電極
およびドレイン電極としてはＡｕ−Ｇｅ／Ｎｉ／Ａｕ
を用いた。このオーミック−極形成の熱処理条件、全域
膜厚等の制限が従来よシ緩和された。ゲート長が０．３
μｍ１ ゲート・ソース間およびゲート・ドレイン間が
０．３μｍのＦＥＴにおいて、７７にでの相互コンダク
タンスｇｍが５５０ｍ５／ｖｓが得ら１れ、光照射下お
よび高電界下での特性の変動はなかった。本発明の第１
の実施例でけ量子化準位Ｅ、を低くしドーピング量を増
加させるために第２の半導体層８の厚さを変化させたが
、第２の半導体層８の厚さを一定に保ち、第３の半導体
層９の厚さを第１の半導体層２から離れるに従い徐々に
厚くしていっても同じ効果が得られる。
また第２の半導体層８および第３の半導体層９の両方の
厚さを変えても良い。
厚さを変えても良い。
第５図は本発明の第２の実施例の断面模式図である。第
５図において第１図〜第４図と同じ番号のものは第１図
〜第４図と同等物で同一機能を果すものである。ｔＯｒ
ｉ電子親和力が第１の半導体層２より小さく極低不純物
濃度のスペニサ層である。例えばスペーサ層はＡ ｌｕ
、ｓ Ｇ ａｇ、？ Ａ Ｓである。
５図において第１図〜第４図と同じ番号のものは第１図
〜第４図と同等物で同一機能を果すものである。ｔＯｒ
ｉ電子親和力が第１の半導体層２より小さく極低不純物
濃度のスペニサ層である。例えばスペーサ層はＡ ｌｕ
、ｓ Ｇ ａｇ、？ Ａ Ｓである。
以下、第２の実施例の動作を、第１の半導体層２として
高純度Ｑ ａ Ａ ｓ ｓ第２の半導体層８として高純
度ＡｌＡｓ ％第３の半導体層９としてｎ型のＧａＡｓ
、スペーサ層１０として高純度のＡ１．、＠ Ｇａ、
、７Ａｓを用い、このバンド構造口である第６図を用い
て詳細に説明する。
高純度Ｑ ａ Ａ ｓ ｓ第２の半導体層８として高純
度ＡｌＡｓ ％第３の半導体層９としてｎ型のＧａＡｓ
、スペーサ層１０として高純度のＡ１．、＠ Ｇａ、
、７Ａｓを用い、このバンド構造口である第６図を用い
て詳細に説明する。
第６図は第５図に示すＰＥＴのゲート電極下のノくンド
構造を示す図である。第６図において第１図〜第５図と
同じ番号のものは第１図〜第５図と同等物で同一機能を
示すものである。
構造を示す図である。第６図において第１図〜第５図と
同じ番号のものは第１図〜第５図と同等物で同一機能を
示すものである。
ｎ ＧａＡｓ９から発生する電子量子化準位Ｅｑによっ
て、高純度Ａｊ？Ａｓ ８中にも広がシ、その一部はス
ペーサ層のＡ／ｎ、、 （）ａｎ、７ Ａｓ １０を経
て高純度ＧａＡｓ ２に落ち、高純度Ｇ ａＡ ８／Ａ
Ｉｇ 、３ Ｇ Ａ６４ Ａ Ｓ界面に２次元亀、子
ガスが形成される。スペーサ層である高純度ｋｉｏ、ｓ
Ｇａｏ、ｔ Ａｓ ａＡ中に不純物がほとんど存在し
ないため、不純物に関係する電子トラップはない。した
がって、第１の実施例と同様に、光照射下および高電界
下においても安定なＦＩＴ動作が得られる。さらに２次
元重子層と不純物を含有するｎ型Ｇ ａ Ａ ｓとの間
の距離がスペーサ層ｌＯＫよル離されているので２次元
電子のイオン化不純物散乱が減ること、およびＡＩ＋＋
、ｓ Ｃ３ａ６．７ Ａｓ／（）ａＡｓ界面よシ界面平
担性の良いものが容易に形成できることにより、２次元
電子の移動度は第１の実施例よシ大きくなる。
て、高純度Ａｊ？Ａｓ ８中にも広がシ、その一部はス
ペーサ層のＡ／ｎ、、 （）ａｎ、７ Ａｓ １０を経
て高純度ＧａＡｓ ２に落ち、高純度Ｇ ａＡ ８／Ａ
Ｉｇ 、３ Ｇ Ａ６４ Ａ Ｓ界面に２次元亀、子
ガスが形成される。スペーサ層である高純度ｋｉｏ、ｓ
Ｇａｏ、ｔ Ａｓ ａＡ中に不純物がほとんど存在し
ないため、不純物に関係する電子トラップはない。した
がって、第１の実施例と同様に、光照射下および高電界
下においても安定なＦＩＴ動作が得られる。さらに２次
元重子層と不純物を含有するｎ型Ｇ ａ Ａ ｓとの間
の距離がスペーサ層ｌＯＫよル離されているので２次元
電子のイオン化不純物散乱が減ること、およびＡＩ＋＋
、ｓ Ｃ３ａ６．７ Ａｓ／（）ａＡｓ界面よシ界面平
担性の良いものが容易に形成できることにより、２次元
電子の移動度は第１の実施例よシ大きくなる。
本実施例によシ、結晶成長法としてＭＢＢを用い、半絶
縁性Ｇ ａ Ａ ｓ基板上に厚さ１μｍの高純度ＧａＡ
ｓを成長させ、つぎに厚さ６０Ｘの高純度Ａ ／１１．
３ Ｇ ａｌｌ、？Ａ８を成長させ、続いて５０〜ｏＸ
Ｏ高純度Ａ Ｉ Ａ ｓ（徐ｋ Ｋ１１ｉ＜ ｆ ル）
ト厚す２３ Ｘテ４Ｘ１０”ｃｍｌの８ｉ不純物を含
むｎ型Ｇ ａ Ａ ｓとの積層構造を全体として２５０
Ｘ成長させた。シ冒ットキゲート電極としてけＡ／を
用い、ソース電極およびドレイン電極としてはＡｕ−Ｇ
ｅ／Ｎｉ／Ａｕ を用いた。このオーミック電極形成の
熱処理条件、金ｌｌｉ膜厚等の制限は従来より緩和され
た。
縁性Ｇ ａ Ａ ｓ基板上に厚さ１μｍの高純度ＧａＡ
ｓを成長させ、つぎに厚さ６０Ｘの高純度Ａ ／１１．
３ Ｇ ａｌｌ、？Ａ８を成長させ、続いて５０〜ｏＸ
Ｏ高純度Ａ Ｉ Ａ ｓ（徐ｋ Ｋ１１ｉ＜ ｆ ル）
ト厚す２３ Ｘテ４Ｘ１０”ｃｍｌの８ｉ不純物を含
むｎ型Ｇ ａ Ａ ｓとの積層構造を全体として２５０
Ｘ成長させた。シ冒ットキゲート電極としてけＡ／を
用い、ソース電極およびドレイン電極としてはＡｕ−Ｇ
ｅ／Ｎｉ／Ａｕ を用いた。このオーミック電極形成の
熱処理条件、金ｌｌｉ膜厚等の制限は従来より緩和され
た。
と０ＦＨＴ（７）７７Ｋにおける移動度は１００．００
０７／Ｖ−３と＾い値となシ、ゲート長０．３μｍ１ゲ
ート・ソース間およびゲート・ドレイン間が０．３μｍ
のＦ’ＥＴにおいて、７７にでの相互コンダクタンスｇ
ｍが６００ｍ８／ｉｎが得られ、光照射下および高電界
下での特性の変動けなかった。
０７／Ｖ−３と＾い値となシ、ゲート長０．３μｍ１ゲ
ート・ソース間およびゲート・ドレイン間が０．３μｍ
のＦ’ＥＴにおいて、７７にでの相互コンダクタンスｇ
ｍが６００ｍ８／ｉｎが得られ、光照射下および高電界
下での特性の変動けなかった。
なお、本発明の第１の実施例と同様に第３の半導体層９
の厚さも変化させて良いことは明らかである。
の厚さも変化させて良いことは明らかである。
上記の本発明の２つの実施例忙おいて％ ＧａＡｓ層抄
不純物としてけＳｉ しか示していないが、ｎ型不純物
としてはＦｅ、８ｅ、Ｓｎ、８でも良い。またｎ型不純
物を第３の半導体層に相当するＧ ａ Ａ ｓ層全体で
はなく、第２の半導体層のＡ ＪＡ ｓ層との界面部分
を除いてドーピングすると、この界面部分（Ａ ｉ ｚ
（３ａ ＋ −Ｘ Ａ Ｓとなっている）で生ずる不
純物に関係した電子トラップの完全除去が可能となる。
不純物としてけＳｉ しか示していないが、ｎ型不純物
としてはＦｅ、８ｅ、Ｓｎ、８でも良い。またｎ型不純
物を第３の半導体層に相当するＧ ａ Ａ ｓ層全体で
はなく、第２の半導体層のＡ ＪＡ ｓ層との界面部分
を除いてドーピングすると、この界面部分（Ａ ｉ ｚ
（３ａ ＋ −Ｘ Ａ Ｓとなっている）で生ずる不
純物に関係した電子トラップの完全除去が可能となる。
さらに、第１の実施例の構造において２次元重子から＞
ｏｏＸ程度以内にある第３の半導体層を不純物をドーピ
ングしない構造にすれば、第２の実施例と同様に２次元
電子の移動度を高めることができる。
ｏｏＸ程度以内にある第３の半導体層を不純物をドーピ
ングしない構造にすれば、第２の実施例と同様に２次元
電子の移動度を高めることができる。
本発明の２つの実施例では第１の半導体層と第３の半導
体層とけ同じＧ ａ Ａ ｓを用いたが、第３０半辱体
層は１組成の少ないＡ／ｘＧａ、−ｘＡｓ （ｘ＜０．
２）とし、ても良い。また、第２の半導体である高純度
ＡＪＡｓの替！ＩＫＡ／！組成の多いＡ ／ ｘ （］
ａ ＋ −ｚＡｓ （ｘ＞０．３ ）としても良い。
体層とけ同じＧ ａ Ａ ｓを用いたが、第３０半辱体
層は１組成の少ないＡ／ｘＧａ、−ｘＡｓ （ｘ＜０．
２）とし、ても良い。また、第２の半導体である高純度
ＡＪＡｓの替！ＩＫＡ／！組成の多いＡ ／ ｘ （］
ａ ＋ −ｚＡｓ （ｘ＞０．３ ）としても良い。
本発明の２つの実施例ではゲートショットキ電極は積層
構造を構成する第３の半導体層９表面に形成されている
が、第２の半導体層８表面に形成しても効果は全く同等
である。また、ゲート耐圧を増すために積層構造上にさ
らに２０ ないし３００Ａの厚さの半導体層を形成し、
該半導体層表面にゲートシ目ットキ電極を形成してもよ
い。この場合該半導体層としては、高抵抗本しくけｎ型
のＧａＡｓ もしくはＡ／ｘＧａ１ 、Ａｓが用いられ
る。
構造を構成する第３の半導体層９表面に形成されている
が、第２の半導体層８表面に形成しても効果は全く同等
である。また、ゲート耐圧を増すために積層構造上にさ
らに２０ ないし３００Ａの厚さの半導体層を形成し、
該半導体層表面にゲートシ目ットキ電極を形成してもよ
い。この場合該半導体層としては、高抵抗本しくけｎ型
のＧａＡｓ もしくはＡ／ｘＧａ１ 、Ａｓが用いられ
る。
ゲート電極としてはシ宵ットキ接合を用いた本のしか示
さなかったが、ゲート電極としてｐ−ｎ接合ゲート電極
、ｑｕａｓ １−８ｃｈｏｔ ｔｋｙ ゲート電極、ｃ
ａｍｅｌゲート電極、絶縁ゲート電極を用いても良い。
さなかったが、ゲート電極としてｐ−ｎ接合ゲート電極
、ｑｕａｓ １−８ｃｈｏｔ ｔｋｙ ゲート電極、ｃ
ａｍｅｌゲート電極、絶縁ゲート電極を用いても良い。
ソース及びドレイン電極としてはＡｕＧｅ／Ｎｉ／Ａｕ
のアロイ型のオーミック電極しか示さなかったが、他の
材料のアロイ型電極でも良いことは明らかであシ、さら
に１高濃度のｎｍ不純物を表面にイオン注入してさらに
金属を表面に付けたシ、高濃度のｎｆＪ不純物を含有す
る半導体層を表面上忙形成してその上に金属を付けると
いったアロイし々い型のオーミック電極としても良い。
のアロイ型のオーミック電極しか示さなかったが、他の
材料のアロイ型電極でも良いことは明らかであシ、さら
に１高濃度のｎｍ不純物を表面にイオン注入してさらに
金属を表面に付けたシ、高濃度のｎｆＪ不純物を含有す
る半導体層を表面上忙形成してその上に金属を付けると
いったアロイし々い型のオーミック電極としても良い。
基板としては半絶縁性ＧａＡｓ基板しか示さなかったが
、最上層が半絶縁性Ａ Ｉ Ｘ Ｇ ａ Ｉ Ｘ Ａ
ｌである基板、最上層がＡ ＩＡ ｓ ／Ｇ ａ Ａ
ｓの超格子またはＡ７！８Ｇａｌ−ｘＡｓ／ＧａＡｓの
超格子である基板であって良いＯ 本発明の実施例においてはＡ ＩＡ ｓとＧ ａ Ａ
ｓの系しか示さなかったが、他の半導体の系でもかまわ
ないことは明らかである。例えば、高純度■ｎｏ、５ｓ
Ｇａｏ、４ｙＡ８を第１の半導体層、高純度ＩｎｘＡ４
−ｚＡｓ （ｘ：’０．５３ ） を第２の半導体層、
ｎｉりのＩｎ）（Ｇａｌ −ｘＡ８ （ｘ二ｏ、５ａ
）を第３の半導体層とするものであっても本発明は有効
である。この場合のＸ＝０．５３ で基板ＩｎＰと格子
整合しているが、これからずれても積層構造のそれぞれ
の界面でミスマツチの歪を吸収するため問題なく、さら
にＩ ｎ Ｘ Ａ ｌｌ −ＸＡｓのＸを小さくすれば
２次元電子に対するバリヤの高さを高くできるため有効
である。
、最上層が半絶縁性Ａ Ｉ Ｘ Ｇ ａ Ｉ Ｘ Ａ
ｌである基板、最上層がＡ ＩＡ ｓ ／Ｇ ａ Ａ
ｓの超格子またはＡ７！８Ｇａｌ−ｘＡｓ／ＧａＡｓの
超格子である基板であって良いＯ 本発明の実施例においてはＡ ＩＡ ｓとＧ ａ Ａ
ｓの系しか示さなかったが、他の半導体の系でもかまわ
ないことは明らかである。例えば、高純度■ｎｏ、５ｓ
Ｇａｏ、４ｙＡ８を第１の半導体層、高純度ＩｎｘＡ４
−ｚＡｓ （ｘ：’０．５３ ） を第２の半導体層、
ｎｉりのＩｎ）（Ｇａｌ −ｘＡ８ （ｘ二ｏ、５ａ
）を第３の半導体層とするものであっても本発明は有効
である。この場合のＸ＝０．５３ で基板ＩｎＰと格子
整合しているが、これからずれても積層構造のそれぞれ
の界面でミスマツチの歪を吸収するため問題なく、さら
にＩ ｎ Ｘ Ａ ｌｌ −ＸＡｓのＸを小さくすれば
２次元電子に対するバリヤの高さを高くできるため有効
である。
本発明の構造を作る結晶成長方法としては、原理的には
どんな成長方法であっても良すが、数Ｘの膜厚制御性が
必要となるため、ＭＢＦｉ法やＭ）ＣＶＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法が適している。中でもＭＢＥ法
は原料の入った分子線源から出る分子線をシャッタの開
閉だけで制御できるため、遷移層がｗＬＸの急峻な界面
を容易に実現する仁とができ、さらにコンピュータによ
る自動制御が容易であるため最も適した方法である。
どんな成長方法であっても良すが、数Ｘの膜厚制御性が
必要となるため、ＭＢＦｉ法やＭ）ＣＶＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法が適している。中でもＭＢＥ法
は原料の入った分子線源から出る分子線をシャッタの開
閉だけで制御できるため、遷移層がｗＬＸの急峻な界面
を容易に実現する仁とができ、さらにコンピュータによ
る自動制御が容易であるため最も適した方法である。
（発明の効果）
以上本発明の半導体装ｆσでは、室温と低温における２
次元ｌｉｔ子密塵に差がなく、光照射下及び高１ａ界下
において安定に動作し、しかも、高速で動作し、更には
オーミック電極の形成に対する制限が非常に緩和さｈる
。
次元ｌｉｔ子密塵に差がなく、光照射下及び高１ａ界下
において安定に動作し、しかも、高速で動作し、更には
オーミック電極の形成に対する制限が非常に緩和さｈる
。
第１図は従来構造の２次元電子を利用したＦＥＴの概略
断面図、第２図は従来構造のゲー）［極下のバンド構造
図、第３図は本発明の第１の実旅例全示した概略断面図
、第４図は該第１の実施例のゲート跪極下のバンド構造
図、第５図は本発明の１） ２の実施例を示した概略断
面図、第６図は該第２の実施例のゲー）１極下のバンド
構造図である。 １・・・基板 ２・・・第１の半導体層３・・・電子供
給１シイ４・・・２次元電子ガス５・・・ゲート１江極
６・・・ソース電極７・・・ドレイン電極 ８・・・
第２の半導体層９・・・第３の半導体層 １０・・・ス
ペーサ層ｌ弓重・・・１（イ子トラップ準位 Ｅｃ・・
・臥尋帯端Ｅｆ・・・フェルミ準位 Ｅ、 ・・・充満
帯端Ｅ、・・・ｈ［子化準位 ギ １ 図 ギ ２ 図 ギ ３ 記
断面図、第２図は従来構造のゲー）［極下のバンド構造
図、第３図は本発明の第１の実旅例全示した概略断面図
、第４図は該第１の実施例のゲート跪極下のバンド構造
図、第５図は本発明の１） ２の実施例を示した概略断
面図、第６図は該第２の実施例のゲー）１極下のバンド
構造図である。 １・・・基板 ２・・・第１の半導体層３・・・電子供
給１シイ４・・・２次元電子ガス５・・・ゲート１江極
６・・・ソース電極７・・・ドレイン電極 ８・・・
第２の半導体層９・・・第３の半導体層 １０・・・ス
ペーサ層ｌ弓重・・・１（イ子トラップ準位 Ｅｃ・・
・臥尋帯端Ｅｆ・・・フェルミ準位 Ｅ、 ・・・充満
帯端Ｅ、・・・ｈ［子化準位 ギ １ 図 ギ ２ 図 ギ ３ 記
Claims (2)
- （１） 基板上忙設けられた極低不純物濃度の第１の半
導体層と、該第１の半導体層上に設ゆられ、該第１の半
導体層より電子層、和力が小さく電子がトンネル可能な
厚さを有し極低不純物濃度の第２の半導体層と、該第２
の半導体層よシミ子親和力が大きく電子波長以下の厚さ
を有しｎ型不純物を含有する第３の半導体とを、交互忙
かつ前記第１の半導体層から離れるに従い第２の半導体
層・が薄くなりているかまたは第３の半導体層が厚くな
っているかあるいはその両方を満足するように積層した
積層構造と、該積層構造上方表面の一部に設けられたゲ
ート電極と、該ゲート電極を挾んで前記積層構造上方表
面忙設けられ第１の半導体層と第２の半導体層との界面
に存在するキャリアと電気的コンタクトを形成する一対
の電極とを含むことを特徴とする半導体装置。 - （２）第１の半導体層と積層構造との間に不純物を含有
しないスペーサ層を備えた特許請求の範囲第（１１項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4983884A JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4983884A JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193382A true JPS60193382A (ja) | 1985-10-01 |
| JPH0230182B2 JPH0230182B2 (ja) | 1990-07-04 |
Family
ID=12842217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4983884A Expired - Lifetime JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230182B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903091A (en) * | 1985-04-05 | 1990-02-20 | Nec Corporation | Heterojunction transistor having bipolar characteristics |
| US4965645A (en) * | 1987-03-20 | 1990-10-23 | International Business Machines Corp. | Saturable charge FET |
| US5023674A (en) * | 1985-08-20 | 1991-06-11 | Fujitsu Limited | Field effect transistor |
| US5250822A (en) * | 1991-03-26 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05314714A (ja) * | 1992-05-11 | 1993-11-26 | Columbia Magune Prod Kk | テープカセット |
-
1984
- 1984-03-15 JP JP4983884A patent/JPH0230182B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903091A (en) * | 1985-04-05 | 1990-02-20 | Nec Corporation | Heterojunction transistor having bipolar characteristics |
| US5023674A (en) * | 1985-08-20 | 1991-06-11 | Fujitsu Limited | Field effect transistor |
| US4965645A (en) * | 1987-03-20 | 1990-10-23 | International Business Machines Corp. | Saturable charge FET |
| US5250822A (en) * | 1991-03-26 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0230182B2 (ja) | 1990-07-04 |
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