JPS60193382A - 半導体装置 - Google Patents
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- JPS60193382A JPS60193382A JP4983884A JP4983884A JPS60193382A JP S60193382 A JPS60193382 A JP S60193382A JP 4983884 A JP4983884 A JP 4983884A JP 4983884 A JP4983884 A JP 4983884A JP S60193382 A JPS60193382 A JP S60193382A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は高い電子移動度を持ち高速動作および安定動作
が可能な超格子を用いた半導体装置に関する。
が可能な超格子を用いた半導体装置に関する。
(従来技術とその問題点)
高速動作が期待できる能動半導体装置として、半導体へ
テロ界面の2次元電子を利用したFET(Field
Effect Transistor)がある。これは
、電子親和力の異なる半導体のへテロ界面(例えば、三
村、冷水らにより Japan Journal of
Appl 1edPhysicsのVo 1.19
、L255 (1980)に発表されたA/XGa1−
xAs /GaAs) において、電子親和力の小さな
半導体だけに不純物をドーピングし、電子親和力の大き
な半導体側に2次元電子を生じさせ、この2次元電子の
高い移動度の利用を特長としている。しかし、AlxG
a、−xAs/GaAsの系では動作上不都合な現象が
存在している。
テロ界面の2次元電子を利用したFET(Field
Effect Transistor)がある。これは
、電子親和力の異なる半導体のへテロ界面(例えば、三
村、冷水らにより Japan Journal of
Appl 1edPhysicsのVo 1.19
、L255 (1980)に発表されたA/XGa1−
xAs /GaAs) において、電子親和力の小さな
半導体だけに不純物をドーピングし、電子親和力の大き
な半導体側に2次元電子を生じさせ、この2次元電子の
高い移動度の利用を特長としている。しかし、AlxG
a、−xAs/GaAsの系では動作上不都合な現象が
存在している。
一般にn型不純物をドーピングしたAJxGap−。
As中には不純物に関係した深いトラップ単位がある。
このトラップ準位に電子が捕獲されるため、キャリア濃
度はドーピングした不純物濃度よシ低い。例えば、n型
不純物として8i をG a A s中にドーピングす
る場合は最大のキャリア濃度として7X1018cII
L3が得られるが、A10.@ G 86.7 An中
にドーピングする場合には2X10”硼−3しか得られ
なり0さらに77に程度の低温では濃度は顕著に減少す
る。
度はドーピングした不純物濃度よシ低い。例えば、n型
不純物として8i をG a A s中にドーピングす
る場合は最大のキャリア濃度として7X1018cII
L3が得られるが、A10.@ G 86.7 An中
にドーピングする場合には2X10”硼−3しか得られ
なり0さらに77に程度の低温では濃度は顕著に減少す
る。
この低温における減少傾向はA/の組成比Xに非常に敏
感であり、0.2<x<0.5ではXの増加と共にキャ
リア濃度は急激に減少する。しかも、低温において光照
射するとキャリア濃度が増加し、光をしゃ断してもこの
状態が保持されるPersistentPhotoco
nductivity (PPC)の現象がある。これ
らの現象については、例えばLangらがPhysic
alReview Bの■0皿、19. P4O10(
1979)の論文の中で述べている。このため、A/x
Gal 、As/GaAs系の2次元電子を利用したF
ETでは、低温において2次元電子濃度が減少するため
、しきい値t11圧が室温と低温で犬きく異なる。これ
にっbては、例えばValoisらがJournal
of Vacuum 5cienceand Tech
nology BのVol、1 、P190(1,98
3)の論文の中で述べている。まだ、A1組成比Xに敏
感であるため、F’ET製造による特性のバラツキが太
きい。さらに、低温での光照射効果(PPC)およびド
レイン電界により加速されたポットエレクトロンがAl
xGa + −xAs /GaAs 11面がらA7
z Ga r −X A s中に入シ、トラップに捕獲
されることにょシ、ドレイン電流が変化する。
感であり、0.2<x<0.5ではXの増加と共にキャ
リア濃度は急激に減少する。しかも、低温において光照
射するとキャリア濃度が増加し、光をしゃ断してもこの
状態が保持されるPersistentPhotoco
nductivity (PPC)の現象がある。これ
らの現象については、例えばLangらがPhysic
alReview Bの■0皿、19. P4O10(
1979)の論文の中で述べている。このため、A/x
Gal 、As/GaAs系の2次元電子を利用したF
ETでは、低温において2次元電子濃度が減少するため
、しきい値t11圧が室温と低温で犬きく異なる。これ
にっbては、例えばValoisらがJournal
of Vacuum 5cienceand Tech
nology BのVol、1 、P190(1,98
3)の論文の中で述べている。まだ、A1組成比Xに敏
感であるため、F’ET製造による特性のバラツキが太
きい。さらに、低温での光照射効果(PPC)およびド
レイン電界により加速されたポットエレクトロンがAl
xGa + −xAs /GaAs 11面がらA7
z Ga r −X A s中に入シ、トラップに捕獲
されることにょシ、ドレイン電流が変化する。
このように、A7xGa+ −xAs/GaAs 糸を
利用したFETでは、温度によるしきい値変動を抑える
こと、特性のそろったものを再現性良く製造すること、
光照射下、高電界下で揚足に動作することがきわめて困
難であった。
利用したFETでは、温度によるしきい値変動を抑える
こと、特性のそろったものを再現性良く製造すること、
光照射下、高電界下で揚足に動作することがきわめて困
難であった。
第1図は従来の2次元電子を利用したl”ETの一例の
概略断面図である。
概略断面図である。
第1図において、1は基板、2は不純物を極力少なくし
た第1の半導体層、3けn型不純物を含有し第1の半導
体層1よルミ子親和力が小さい半導体からなる電子供給
層、4Fi第1の半導体層2と電子供給1−3との界面
に形成される2次元電子ガス、5け電子供給層3とシ目
ットキ接合を形成するゲート電極、6は電子供給層3と
合金化し2次元電子ガス4と電気的コンタクトがとれて
いるソース電極、7Fi6と同様のドレイン電極である
。
た第1の半導体層、3けn型不純物を含有し第1の半導
体層1よルミ子親和力が小さい半導体からなる電子供給
層、4Fi第1の半導体層2と電子供給1−3との界面
に形成される2次元電子ガス、5け電子供給層3とシ目
ットキ接合を形成するゲート電極、6は電子供給層3と
合金化し2次元電子ガス4と電気的コンタクトがとれて
いるソース電極、7Fi6と同様のドレイン電極である
。
第2図は第1図に示すFETのゲート電極下のバンド構
造を示す図である。
造を示す図である。
8g2図において、第1図と同じ番号のものは同一機能
を果すものである。E、は電子供給層3中の深す電子ト
ラップ準位、ECは伝導帯端、E仮フェルミ準位、BY
は充満帯端である。
を果すものである。E、は電子供給層3中の深す電子ト
ラップ準位、ECは伝導帯端、E仮フェルミ準位、BY
は充満帯端である。
次に、第1図にホす従来の2次元電子を利用したPET
の動作について説明する。ここでFETは第1の半導体
層2がG a A S %電子供給層3がn型のAdg
、3 G ao、 ? A sで形成されているものと
し、またノースを零電位とし、ドレインには正電圧が印
加されているものとする。
の動作について説明する。ここでFETは第1の半導体
層2がG a A S %電子供給層3がn型のAdg
、3 G ao、 ? A sで形成されているものと
し、またノースを零電位とし、ドレインには正電圧が印
加されているものとする。
ゲート電圧OVの場合、n−AIg、3 Gao、、A
sけ完全に空乏化し、第2図に示すバンド(1に造にな
っているものとするゲート下の”u、a Ga、、、
As/GaAs界面(GaAs側)にけn −A/。、
、 oao、T As中のイオン化したドナーにより誘
起された2次元電子ガスが形成されており、ソース・ド
レイン間には2次元電子ガスを通じてドレイン電流が流
れる。
sけ完全に空乏化し、第2図に示すバンド(1に造にな
っているものとするゲート下の”u、a Ga、、、
As/GaAs界面(GaAs側)にけn −A/。、
、 oao、T As中のイオン化したドナーにより誘
起された2次元電子ガスが形成されており、ソース・ド
レイン間には2次元電子ガスを通じてドレイン電流が流
れる。
ここで、ゲート電圧を負に大きくしてゆくと、ゲート下
の2次元電子ガスが減少してドレイン電流が減少し、逆
にゲート電圧を正に大きくしてゆく、と、ゲート下の2
次元電子ガスが増加してドレイン電流が増加する。
の2次元電子ガスが減少してドレイン電流が減少し、逆
にゲート電圧を正に大きくしてゆく、と、ゲート下の2
次元電子ガスが増加してドレイン電流が増加する。
さて、n型A 10.s Gau、y A s中には不
純物に関係した深い電子トラップ準位Etが多数存在し
、温度を下げるに従いこの電子トラップに重子が捕獲さ
れる割合が増加し、2次元電子の濃度は減少してゆく。
純物に関係した深い電子トラップ準位Etが多数存在し
、温度を下げるに従いこの電子トラップに重子が捕獲さ
れる割合が増加し、2次元電子の濃度は減少してゆく。
また77K 程度の低温で光を照射すると電子トラップ
準位E1に捕獲されていた電子が光エネルギによって伝
導帯に飛びだし、2次元電子の敗は増加する。また、2
次元電子の一部がソース・ドレイン間でドレイン電界に
よシ加速されてホット化し、kla、s Gao、、
A s −’P K飛び込むと電子トラップ準位に捕穫
され、2次元電子の数は減少する。
準位E1に捕獲されていた電子が光エネルギによって伝
導帯に飛びだし、2次元電子の敗は増加する。また、2
次元電子の一部がソース・ドレイン間でドレイン電界に
よシ加速されてホット化し、kla、s Gao、、
A s −’P K飛び込むと電子トラップ準位に捕穫
され、2次元電子の数は減少する。
これらの現象は2次元電子の数を変化させるので、ドレ
イン電流が変化し安定なFET動作を阻害する。
イン電流が変化し安定なFET動作を阻害する。
さらに、Alo、s Gao、v As中へのドナー不
純物の最大のドーピングfj+I−B GaA sよル
も低く 2X10”m ’程度であるため、FETの動
作速度を畠めるために必要な電子供給層を薄くすること
が困難である。
純物の最大のドーピングfj+I−B GaA sよル
も低く 2X10”m ’程度であるため、FETの動
作速度を畠めるために必要な電子供給層を薄くすること
が困難である。
またA A G a A sに対してはオーミックコン
タクトを形成する条件にきびしい制限があった。
タクトを形成する条件にきびしい制限があった。
(発明の目的)
本発明の目的は、上記欠点を除去し、2次元電子を利用
したFETであって、室温と低温における2次元電子密
度に差がなく、シかも光照射下及び高電界VCおいて安
定に動作し、しかも高速に動作し、しかもオーミックコ
ンタクト形成の条件がゆるやかな半導体装置を提供する
ことにある。
したFETであって、室温と低温における2次元電子密
度に差がなく、シかも光照射下及び高電界VCおいて安
定に動作し、しかも高速に動作し、しかもオーミックコ
ンタクト形成の条件がゆるやかな半導体装置を提供する
ことにある。
(発明の4/々成)
木兄BA[よれば、基板上に設けらり、た極低不純物濃
度の第1の半導体層と、該第1の半導体層上に設けられ
、該第1の半導体層より電千載、和力が小さく電子がト
ンネル可能な厚さを有し極低不純物濃度の第2の半導体
層と、#、第2の半導体層より電子親和力が大きく電子
波長以下の厚さ奮有し。
度の第1の半導体層と、該第1の半導体層上に設けられ
、該第1の半導体層より電千載、和力が小さく電子がト
ンネル可能な厚さを有し極低不純物濃度の第2の半導体
層と、#、第2の半導体層より電子親和力が大きく電子
波長以下の厚さ奮有し。
nm不純物を含鳴する第3の半導体と?、交互にかつ前
記第1の半導体層から離れるに従い第2の半導体層が薄
くなっているかまたは第3の半導体1mが厚くなってい
るかあるいはその両方が満足されるように積層した積層
構造と、該積層構造上方表面の一部に設けられたゲート
電極と、該ゲート電極を挾んで前記積層構造上方表面に
設けられ第1の半導体層と第2の半導体層との界面に存
在するキャリアと電気的コンタクトを形成する一対の電
極とを含むことを特徴とする半導体装置が得られる。
記第1の半導体層から離れるに従い第2の半導体層が薄
くなっているかまたは第3の半導体1mが厚くなってい
るかあるいはその両方が満足されるように積層した積層
構造と、該積層構造上方表面の一部に設けられたゲート
電極と、該ゲート電極を挾んで前記積層構造上方表面に
設けられ第1の半導体層と第2の半導体層との界面に存
在するキャリアと電気的コンタクトを形成する一対の電
極とを含むことを特徴とする半導体装置が得られる。
(実施例)
以下本発明の実施例について図面を用いて説明する。
第3図は本発明の第1の実施例の断面模式図である。第
3図にお(八て第1図と同じ番号のものけ第1図と同等
物で同一機能を果すものである。8は第1の半導体1−
2より電子親和力が小さく電子がトンネル可(tP、な
1qさを有し極低不純物濃度の第2の半導体層、9は該
第2の半導体l−8よシミ千載第1j力が大背く電子波
長以下の厚さを有しn型不純物を含有する第3の半導体
層である。ここで第2の半導体層8け第1の半導体層2
よシ離れる#1ど薄い。また、上記の極低不純物濃度と
け意識的にはドーピングしないかまたはわずかにドーピ
ングした程度を意味している。
3図にお(八て第1図と同じ番号のものけ第1図と同等
物で同一機能を果すものである。8は第1の半導体1−
2より電子親和力が小さく電子がトンネル可(tP、な
1qさを有し極低不純物濃度の第2の半導体層、9は該
第2の半導体l−8よシミ千載第1j力が大背く電子波
長以下の厚さを有しn型不純物を含有する第3の半導体
層である。ここで第2の半導体層8け第1の半導体層2
よシ離れる#1ど薄い。また、上記の極低不純物濃度と
け意識的にはドーピングしないかまたはわずかにドーピ
ングした程度を意味している。
上記の第2および第3の半導体層の厚さはそれぞれ、重
子トン不ルロ」能、電子波長以下を満足するような充分
VCfIlいものであり、これは材料により異なってい
る。例えば、第1の半導体層2は高純度0aAs、象、
2の半導体層8は厚さ50 X程度以下の高純度A A
A s s第3の半導体#9は厚さ100八程度以下
のSi ドープのG a A sである。
子トン不ルロ」能、電子波長以下を満足するような充分
VCfIlいものであり、これは材料により異なってい
る。例えば、第1の半導体層2は高純度0aAs、象、
2の半導体層8は厚さ50 X程度以下の高純度A A
A s s第3の半導体#9は厚さ100八程度以下
のSi ドープのG a A sである。
以下、第1の実施例の動作を、各半導体層に前述の材料
を用い、このバンド構造図である第4図を用いて詳細に
説明する。
を用い、このバンド構造図である第4図を用いて詳細に
説明する。
第4図は第3図に示すFLATゲート°市極下の〕</
ド構造を示す図である。第4図において、第1図〜第3
図と同じ番号のもの#′iu目図〜第3ν1と同等物で
同一機能を果すものである。E、け第2の半導体層8と
第3の半導体層9との積層構造によって新たに形成され
る電子の最低のλ1.子化準位であシ、この量子化準位
E、は第1の半導体層2から離れるに従い第2の半導体
層8が薄くなるために、GaAsの伝導帯端に接近して
いる。
ド構造を示す図である。第4図において、第1図〜第3
図と同じ番号のもの#′iu目図〜第3ν1と同等物で
同一機能を果すものである。E、け第2の半導体層8と
第3の半導体層9との積層構造によって新たに形成され
る電子の最低のλ1.子化準位であシ、この量子化準位
E、は第1の半導体層2から離れるに従い第2の半導体
層8が薄くなるために、GaAsの伝導帯端に接近して
いる。
n−0aAs から発生する重子は量子化準位1つ。
によって、n−GaAsたけでなく高純If A IA
s中にも広がりn−GaAs/A/As 績ra構造
全体に分布する。この時n−GaAs中および高純#
A /A s中にはn AJll、3 Ga、、、t
As中のような不純物に関停した深い電子トラップ準位
は形成されないOこれは、鳳1−G a A s 中に
はこのようなトラップ準位がないこと、およびA/As
には不純物がないことによる。
s中にも広がりn−GaAs/A/As 績ra構造
全体に分布する。この時n−GaAs中および高純#
A /A s中にはn AJll、3 Ga、、、t
As中のような不純物に関停した深い電子トラップ準位
は形成されないOこれは、鳳1−G a A s 中に
はこのようなトラップ準位がないこと、およびA/As
には不純物がないことによる。
量子化準位Eqは高純度G a A sの伝導帯端E。
より高いエネルギ位置にあるので、量子化準位E。
にある電子の一部は高純度GaAs@に落ち、高純度0
aAs/A/As界而に2次元電子ガスが形成される。
aAs/A/As界而に2次元電子ガスが形成される。
したがって、FETとしての動作は前に示した従来構造
のものと同じとなる。しかし、この第1の実施例におい
てけ従来構造の電子供給層3に当るn−GaAs/A/
Asの積層構造中に深い電子トラップ準位が存在しない
ため、光照射時に積層構造中にホットエレクトロンが飛
びこむことがあっても2次元電子の変動はなく、FIT
動作は安定してhる。また室温の2次元電子密度に差が
ないため低温で動作させるFBTの設itが容易で、し
かもFET製造の再現性も良好である。さらK n−G
aAs/A/Asの積JFi (fG造中の電子141
u−は、A Au、s G all、y A s中の電
子濃度より高くすることができ、ゲート電極に近い部分
で1dGaAsで得られる最大の電子濃度(7X10
cm )と同じにすることができる。このため、積層構
造を薄くすることが容易であシ、相互コンダクタンスg
mを大きくした高速動作FITが可能である。
のものと同じとなる。しかし、この第1の実施例におい
てけ従来構造の電子供給層3に当るn−GaAs/A/
Asの積層構造中に深い電子トラップ準位が存在しない
ため、光照射時に積層構造中にホットエレクトロンが飛
びこむことがあっても2次元電子の変動はなく、FIT
動作は安定してhる。また室温の2次元電子密度に差が
ないため低温で動作させるFBTの設itが容易で、し
かもFET製造の再現性も良好である。さらK n−G
aAs/A/Asの積JFi (fG造中の電子141
u−は、A Au、s G all、y A s中の電
子濃度より高くすることができ、ゲート電極に近い部分
で1dGaAsで得られる最大の電子濃度(7X10
cm )と同じにすることができる。このため、積層構
造を薄くすることが容易であシ、相互コンダクタンスg
mを大きくした高速動作FITが可能である。
本実施例により、結晶成長法としてMB E (Mol
ecularBeam Epitaxy)を用い、半絶
縁性GaAs基板上に厚さ1μmの高純度G a A
s層を成長させ、続いπ厚さ15〜oXの高純度のA/
As (徐々に薄くする)と厚さ23Aで4 X 10
”can ’のS+不純物を含むn型Ga A sとの
rjt層構造を全体として厚さ300X成長させた。シ
ョットキーゲート電極としてはAIを用い、ソース電極
およびドレイン電極としてはAu−Ge/Ni/Au
を用いた。このオーミック−極形成の熱処理条件、全域
膜厚等の制限が従来よシ緩和された。ゲート長が0.3
μm1 ゲート・ソース間およびゲート・ドレイン間が
0.3μmのFETにおいて、77にでの相互コンダク
タンスgmが550m5/vsが得ら1れ、光照射下お
よび高電界下での特性の変動はなかった。本発明の第1
の実施例でけ量子化準位E、を低くしドーピング量を増
加させるために第2の半導体層8の厚さを変化させたが
、第2の半導体層8の厚さを一定に保ち、第3の半導体
層9の厚さを第1の半導体層2から離れるに従い徐々に
厚くしていっても同じ効果が得られる。
ecularBeam Epitaxy)を用い、半絶
縁性GaAs基板上に厚さ1μmの高純度G a A
s層を成長させ、続いπ厚さ15〜oXの高純度のA/
As (徐々に薄くする)と厚さ23Aで4 X 10
”can ’のS+不純物を含むn型Ga A sとの
rjt層構造を全体として厚さ300X成長させた。シ
ョットキーゲート電極としてはAIを用い、ソース電極
およびドレイン電極としてはAu−Ge/Ni/Au
を用いた。このオーミック−極形成の熱処理条件、全域
膜厚等の制限が従来よシ緩和された。ゲート長が0.3
μm1 ゲート・ソース間およびゲート・ドレイン間が
0.3μmのFETにおいて、77にでの相互コンダク
タンスgmが550m5/vsが得ら1れ、光照射下お
よび高電界下での特性の変動はなかった。本発明の第1
の実施例でけ量子化準位E、を低くしドーピング量を増
加させるために第2の半導体層8の厚さを変化させたが
、第2の半導体層8の厚さを一定に保ち、第3の半導体
層9の厚さを第1の半導体層2から離れるに従い徐々に
厚くしていっても同じ効果が得られる。
また第2の半導体層8および第3の半導体層9の両方の
厚さを変えても良い。
厚さを変えても良い。
第5図は本発明の第2の実施例の断面模式図である。第
5図において第1図〜第4図と同じ番号のものは第1図
〜第4図と同等物で同一機能を果すものである。tOr
i電子親和力が第1の半導体層2より小さく極低不純物
濃度のスペニサ層である。例えばスペーサ層はA lu
、s G ag、? A Sである。
5図において第1図〜第4図と同じ番号のものは第1図
〜第4図と同等物で同一機能を果すものである。tOr
i電子親和力が第1の半導体層2より小さく極低不純物
濃度のスペニサ層である。例えばスペーサ層はA lu
、s G ag、? A Sである。
以下、第2の実施例の動作を、第1の半導体層2として
高純度Q a A s s第2の半導体層8として高純
度AlAs %第3の半導体層9としてn型のGaAs
、スペーサ層10として高純度のA1.、@ Ga、
、7Asを用い、このバンド構造口である第6図を用い
て詳細に説明する。
高純度Q a A s s第2の半導体層8として高純
度AlAs %第3の半導体層9としてn型のGaAs
、スペーサ層10として高純度のA1.、@ Ga、
、7Asを用い、このバンド構造口である第6図を用い
て詳細に説明する。
第6図は第5図に示すPETのゲート電極下のノくンド
構造を示す図である。第6図において第1図〜第5図と
同じ番号のものは第1図〜第5図と同等物で同一機能を
示すものである。
構造を示す図である。第6図において第1図〜第5図と
同じ番号のものは第1図〜第5図と同等物で同一機能を
示すものである。
n GaAs9から発生する電子量子化準位Eqによっ
て、高純度Aj?As 8中にも広がシ、その一部はス
ペーサ層のA/n、、 ()an、7 As 10を経
て高純度GaAs 2に落ち、高純度G aA 8/A
Ig 、3 G A64 A S界面に2次元亀、子
ガスが形成される。スペーサ層である高純度kio、s
Gao、t As aA中に不純物がほとんど存在し
ないため、不純物に関係する電子トラップはない。した
がって、第1の実施例と同様に、光照射下および高電界
下においても安定なFIT動作が得られる。さらに2次
元重子層と不純物を含有するn型G a A sとの間
の距離がスペーサ層lOKよル離されているので2次元
電子のイオン化不純物散乱が減ること、およびAI++
、s C3a6.7 As/()aAs界面よシ界面平
担性の良いものが容易に形成できることにより、2次元
電子の移動度は第1の実施例よシ大きくなる。
て、高純度Aj?As 8中にも広がシ、その一部はス
ペーサ層のA/n、、 ()an、7 As 10を経
て高純度GaAs 2に落ち、高純度G aA 8/A
Ig 、3 G A64 A S界面に2次元亀、子
ガスが形成される。スペーサ層である高純度kio、s
Gao、t As aA中に不純物がほとんど存在し
ないため、不純物に関係する電子トラップはない。した
がって、第1の実施例と同様に、光照射下および高電界
下においても安定なFIT動作が得られる。さらに2次
元重子層と不純物を含有するn型G a A sとの間
の距離がスペーサ層lOKよル離されているので2次元
電子のイオン化不純物散乱が減ること、およびAI++
、s C3a6.7 As/()aAs界面よシ界面平
担性の良いものが容易に形成できることにより、2次元
電子の移動度は第1の実施例よシ大きくなる。
本実施例によシ、結晶成長法としてMBBを用い、半絶
縁性G a A s基板上に厚さ1μmの高純度GaA
sを成長させ、つぎに厚さ60Xの高純度A /11.
3 G all、?A8を成長させ、続いて50〜oX
O高純度A I A s(徐k K11i< f ル)
ト厚す23 Xテ4X10”cmlの8i不純物を含
むn型G a A sとの積層構造を全体として250
X成長させた。シ冒ットキゲート電極としてけA/を
用い、ソース電極およびドレイン電極としてはAu−G
e/Ni/Au を用いた。このオーミック電極形成の
熱処理条件、金lli膜厚等の制限は従来より緩和され
た。
縁性G a A s基板上に厚さ1μmの高純度GaA
sを成長させ、つぎに厚さ60Xの高純度A /11.
3 G all、?A8を成長させ、続いて50〜oX
O高純度A I A s(徐k K11i< f ル)
ト厚す23 Xテ4X10”cmlの8i不純物を含
むn型G a A sとの積層構造を全体として250
X成長させた。シ冒ットキゲート電極としてけA/を
用い、ソース電極およびドレイン電極としてはAu−G
e/Ni/Au を用いた。このオーミック電極形成の
熱処理条件、金lli膜厚等の制限は従来より緩和され
た。
と0FHT(7)77Kにおける移動度は100.00
07/V−3と^い値となシ、ゲート長0.3μm1ゲ
ート・ソース間およびゲート・ドレイン間が0.3μm
のF’ETにおいて、77にでの相互コンダクタンスg
mが600m8/inが得られ、光照射下および高電界
下での特性の変動けなかった。
07/V−3と^い値となシ、ゲート長0.3μm1ゲ
ート・ソース間およびゲート・ドレイン間が0.3μm
のF’ETにおいて、77にでの相互コンダクタンスg
mが600m8/inが得られ、光照射下および高電界
下での特性の変動けなかった。
なお、本発明の第1の実施例と同様に第3の半導体層9
の厚さも変化させて良いことは明らかである。
の厚さも変化させて良いことは明らかである。
上記の本発明の2つの実施例忙おいて% GaAs層抄
不純物としてけSi しか示していないが、n型不純物
としてはFe、8e、Sn、8でも良い。またn型不純
物を第3の半導体層に相当するG a A s層全体で
はなく、第2の半導体層のA JA s層との界面部分
を除いてドーピングすると、この界面部分(A i z
(3a + −X A Sとなっている)で生ずる不
純物に関係した電子トラップの完全除去が可能となる。
不純物としてけSi しか示していないが、n型不純物
としてはFe、8e、Sn、8でも良い。またn型不純
物を第3の半導体層に相当するG a A s層全体で
はなく、第2の半導体層のA JA s層との界面部分
を除いてドーピングすると、この界面部分(A i z
(3a + −X A Sとなっている)で生ずる不
純物に関係した電子トラップの完全除去が可能となる。
さらに、第1の実施例の構造において2次元重子から>
ooX程度以内にある第3の半導体層を不純物をドーピ
ングしない構造にすれば、第2の実施例と同様に2次元
電子の移動度を高めることができる。
ooX程度以内にある第3の半導体層を不純物をドーピ
ングしない構造にすれば、第2の実施例と同様に2次元
電子の移動度を高めることができる。
本発明の2つの実施例では第1の半導体層と第3の半導
体層とけ同じG a A sを用いたが、第30半辱体
層は1組成の少ないA/xGa、−xAs (x<0.
2)とし、ても良い。また、第2の半導体である高純度
AJAsの替!IKA/!組成の多いA / x (]
a + −zAs (x>0.3 )としても良い。
体層とけ同じG a A sを用いたが、第30半辱体
層は1組成の少ないA/xGa、−xAs (x<0.
2)とし、ても良い。また、第2の半導体である高純度
AJAsの替!IKA/!組成の多いA / x (]
a + −zAs (x>0.3 )としても良い。
本発明の2つの実施例ではゲートショットキ電極は積層
構造を構成する第3の半導体層9表面に形成されている
が、第2の半導体層8表面に形成しても効果は全く同等
である。また、ゲート耐圧を増すために積層構造上にさ
らに20 ないし300Aの厚さの半導体層を形成し、
該半導体層表面にゲートシ目ットキ電極を形成してもよ
い。この場合該半導体層としては、高抵抗本しくけn型
のGaAs もしくはA/xGa1 、Asが用いられ
る。
構造を構成する第3の半導体層9表面に形成されている
が、第2の半導体層8表面に形成しても効果は全く同等
である。また、ゲート耐圧を増すために積層構造上にさ
らに20 ないし300Aの厚さの半導体層を形成し、
該半導体層表面にゲートシ目ットキ電極を形成してもよ
い。この場合該半導体層としては、高抵抗本しくけn型
のGaAs もしくはA/xGa1 、Asが用いられ
る。
ゲート電極としてはシ宵ットキ接合を用いた本のしか示
さなかったが、ゲート電極としてp−n接合ゲート電極
、quas 1−8chot tky ゲート電極、c
amelゲート電極、絶縁ゲート電極を用いても良い。
さなかったが、ゲート電極としてp−n接合ゲート電極
、quas 1−8chot tky ゲート電極、c
amelゲート電極、絶縁ゲート電極を用いても良い。
ソース及びドレイン電極としてはAuGe/Ni/Au
のアロイ型のオーミック電極しか示さなかったが、他の
材料のアロイ型電極でも良いことは明らかであシ、さら
に1高濃度のnm不純物を表面にイオン注入してさらに
金属を表面に付けたシ、高濃度のnfJ不純物を含有す
る半導体層を表面上忙形成してその上に金属を付けると
いったアロイし々い型のオーミック電極としても良い。
のアロイ型のオーミック電極しか示さなかったが、他の
材料のアロイ型電極でも良いことは明らかであシ、さら
に1高濃度のnm不純物を表面にイオン注入してさらに
金属を表面に付けたシ、高濃度のnfJ不純物を含有す
る半導体層を表面上忙形成してその上に金属を付けると
いったアロイし々い型のオーミック電極としても良い。
基板としては半絶縁性GaAs基板しか示さなかったが
、最上層が半絶縁性A I X G a I X A
lである基板、最上層がA IA s /G a A
sの超格子またはA7!8Gal−xAs/GaAsの
超格子である基板であって良いO 本発明の実施例においてはA IA sとG a A
sの系しか示さなかったが、他の半導体の系でもかまわ
ないことは明らかである。例えば、高純度■no、5s
Gao、4yA8を第1の半導体層、高純度InxA4
−zAs (x:’0.53 ) を第2の半導体層、
niりのIn)(Gal −xA8 (x二o、5a
)を第3の半導体層とするものであっても本発明は有効
である。この場合のX=0.53 で基板InPと格子
整合しているが、これからずれても積層構造のそれぞれ
の界面でミスマツチの歪を吸収するため問題なく、さら
にI n X A ll −XAsのXを小さくすれば
2次元電子に対するバリヤの高さを高くできるため有効
である。
、最上層が半絶縁性A I X G a I X A
lである基板、最上層がA IA s /G a A
sの超格子またはA7!8Gal−xAs/GaAsの
超格子である基板であって良いO 本発明の実施例においてはA IA sとG a A
sの系しか示さなかったが、他の半導体の系でもかまわ
ないことは明らかである。例えば、高純度■no、5s
Gao、4yA8を第1の半導体層、高純度InxA4
−zAs (x:’0.53 ) を第2の半導体層、
niりのIn)(Gal −xA8 (x二o、5a
)を第3の半導体層とするものであっても本発明は有効
である。この場合のX=0.53 で基板InPと格子
整合しているが、これからずれても積層構造のそれぞれ
の界面でミスマツチの歪を吸収するため問題なく、さら
にI n X A ll −XAsのXを小さくすれば
2次元電子に対するバリヤの高さを高くできるため有効
である。
本発明の構造を作る結晶成長方法としては、原理的には
どんな成長方法であっても良すが、数Xの膜厚制御性が
必要となるため、MBFi法やM)CVD(Metal
Organic Chemical Vapor D
eposition)法が適している。中でもMBE法
は原料の入った分子線源から出る分子線をシャッタの開
閉だけで制御できるため、遷移層がwLXの急峻な界面
を容易に実現する仁とができ、さらにコンピュータによ
る自動制御が容易であるため最も適した方法である。
どんな成長方法であっても良すが、数Xの膜厚制御性が
必要となるため、MBFi法やM)CVD(Metal
Organic Chemical Vapor D
eposition)法が適している。中でもMBE法
は原料の入った分子線源から出る分子線をシャッタの開
閉だけで制御できるため、遷移層がwLXの急峻な界面
を容易に実現する仁とができ、さらにコンピュータによ
る自動制御が容易であるため最も適した方法である。
(発明の効果)
以上本発明の半導体装fσでは、室温と低温における2
次元lit子密塵に差がなく、光照射下及び高1a界下
において安定に動作し、しかも、高速で動作し、更には
オーミック電極の形成に対する制限が非常に緩和さhる
。
次元lit子密塵に差がなく、光照射下及び高1a界下
において安定に動作し、しかも、高速で動作し、更には
オーミック電極の形成に対する制限が非常に緩和さhる
。
第1図は従来構造の2次元電子を利用したFETの概略
断面図、第2図は従来構造のゲー)[極下のバンド構造
図、第3図は本発明の第1の実旅例全示した概略断面図
、第4図は該第1の実施例のゲート跪極下のバンド構造
図、第5図は本発明の1) 2の実施例を示した概略断
面図、第6図は該第2の実施例のゲー)1極下のバンド
構造図である。 1・・・基板 2・・・第1の半導体層3・・・電子供
給1シイ4・・・2次元電子ガス5・・・ゲート1江極
6・・・ソース電極7・・・ドレイン電極 8・・・
第2の半導体層9・・・第3の半導体層 10・・・ス
ペーサ層l弓重・・・1(イ子トラップ準位 Ec・・
・臥尋帯端Ef・・・フェルミ準位 E、 ・・・充満
帯端E、・・・h[子化準位 ギ 1 図 ギ 2 図 ギ 3 記
断面図、第2図は従来構造のゲー)[極下のバンド構造
図、第3図は本発明の第1の実旅例全示した概略断面図
、第4図は該第1の実施例のゲート跪極下のバンド構造
図、第5図は本発明の1) 2の実施例を示した概略断
面図、第6図は該第2の実施例のゲー)1極下のバンド
構造図である。 1・・・基板 2・・・第1の半導体層3・・・電子供
給1シイ4・・・2次元電子ガス5・・・ゲート1江極
6・・・ソース電極7・・・ドレイン電極 8・・・
第2の半導体層9・・・第3の半導体層 10・・・ス
ペーサ層l弓重・・・1(イ子トラップ準位 Ec・・
・臥尋帯端Ef・・・フェルミ準位 E、 ・・・充満
帯端E、・・・h[子化準位 ギ 1 図 ギ 2 図 ギ 3 記
Claims (2)
- (1) 基板上忙設けられた極低不純物濃度の第1の半
導体層と、該第1の半導体層上に設ゆられ、該第1の半
導体層より電子層、和力が小さく電子がトンネル可能な
厚さを有し極低不純物濃度の第2の半導体層と、該第2
の半導体層よシミ子親和力が大きく電子波長以下の厚さ
を有しn型不純物を含有する第3の半導体とを、交互忙
かつ前記第1の半導体層から離れるに従い第2の半導体
層・が薄くなりているかまたは第3の半導体層が厚くな
っているかあるいはその両方を満足するように積層した
積層構造と、該積層構造上方表面の一部に設けられたゲ
ート電極と、該ゲート電極を挾んで前記積層構造上方表
面忙設けられ第1の半導体層と第2の半導体層との界面
に存在するキャリアと電気的コンタクトを形成する一対
の電極とを含むことを特徴とする半導体装置。 - (2)第1の半導体層と積層構造との間に不純物を含有
しないスペーサ層を備えた特許請求の範囲第(11項に
記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4983884A JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4983884A JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60193382A true JPS60193382A (ja) | 1985-10-01 |
JPH0230182B2 JPH0230182B2 (ja) | 1990-07-04 |
Family
ID=12842217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4983884A Expired - Lifetime JPH0230182B2 (ja) | 1984-03-15 | 1984-03-15 | Handotaisochi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0230182B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4903091A (en) * | 1985-04-05 | 1990-02-20 | Nec Corporation | Heterojunction transistor having bipolar characteristics |
US4965645A (en) * | 1987-03-20 | 1990-10-23 | International Business Machines Corp. | Saturable charge FET |
US5023674A (en) * | 1985-08-20 | 1991-06-11 | Fujitsu Limited | Field effect transistor |
US5250822A (en) * | 1991-03-26 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05314714A (ja) * | 1992-05-11 | 1993-11-26 | Columbia Magune Prod Kk | テープカセット |
-
1984
- 1984-03-15 JP JP4983884A patent/JPH0230182B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4903091A (en) * | 1985-04-05 | 1990-02-20 | Nec Corporation | Heterojunction transistor having bipolar characteristics |
US5023674A (en) * | 1985-08-20 | 1991-06-11 | Fujitsu Limited | Field effect transistor |
US4965645A (en) * | 1987-03-20 | 1990-10-23 | International Business Machines Corp. | Saturable charge FET |
US5250822A (en) * | 1991-03-26 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
Also Published As
Publication number | Publication date |
---|---|
JPH0230182B2 (ja) | 1990-07-04 |
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