JPS6019024B2 - printer interface device - Google Patents
printer interface deviceInfo
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- JPS6019024B2 JPS6019024B2 JP54152840A JP15284079A JPS6019024B2 JP S6019024 B2 JPS6019024 B2 JP S6019024B2 JP 54152840 A JP54152840 A JP 54152840A JP 15284079 A JP15284079 A JP 15284079A JP S6019024 B2 JPS6019024 B2 JP S6019024B2
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Description
【発明の詳細な説明】
この発明は例えばシリアルプリンターに使用されるプリ
ンタのインターフェイス装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a printer interface device used, for example, in a serial printer.
例えばシリアルプリンターにおいてはキヤリツジを駆動
するキャリッジデータ、文字印字のためのキャラクタデ
ータおよび用紙送り用のべーパフィードデータが順次入
力され用紙に対して文字印字を行なうようにしている。
従来、このようなシリアルプリンタ−に使用されるイン
ターフェイス装置としては３個のラッチ回路を設け、入
力される各データをそれぞれラツチするようにしたもの
が知られている。For example, in a serial printer, carriage data for driving a carriage, character data for printing characters, and vapor feed data for feeding paper are sequentially input to print characters on paper.
Conventionally, as an interface device used in such a serial printer, one is known in which three latch circuits are provided and each input data is latched.
しかしこのようなものでは３個のラッチ回路を設けなけ
ればならず回路構成が複雑化するとともに比較的高価な
ラッチ回路を３個も必要となるため経済性が悪い欠点が
あった。However, in this type of device, three latch circuits must be provided, which complicates the circuit configuration and also requires three relatively expensive latch circuits, which has the disadvantage of being uneconomical.
この発明はこのような欠点を除去するために考えられた
もので、回路構成を簡単化できるとともに経済性を向上
できるプリンタのインターフェイス装置を提供すること
を目的とする。The present invention has been devised to eliminate these drawbacks, and an object of the present invention is to provide a printer interface device that can simplify the circuit configuration and improve economic efficiency.
以下、この発明の実施例を図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
外部コネクタ１を介してラッチ回路２に共通のデータ・
ライン３を通してキヤリツジデータ・キヤラクタデータ
およびべーパフイードデータを入力させている。Common data and data are sent to the latch circuit 2 via the external connector 1.
Carriage data, character data, and vapor feed data are input through line 3.
また前記ラッチ回路２には前記コネクタ１を介してキャ
リッジデータのラッチを行なわせるキヤリツジストロー
プ（ＣＡＳＴＲ）信号、キャラクタデータのラツチを行
なわせるキヤラクタ・ストローブ（ＰＷ．ＳＴＲ）信号
、ベーパフイードデータのラッチを行なわせるＰＦ．Ｓ
ＴＲ信号が入力されるようになっている。そして前記各
信号を３，入力用オアゲート４を介してフリツブフ。ッ
プ５の入力端に入力している。前記フリップフロップ５
は前記各信号の１つを検出してセット動作し、前記ラッ
チ回路２内に内臓されているデータラッチ判別用回路を
動作させるようにしている。６はデータ処理部としての
ＣＰＵ（中央処理ユニット）で、このＣＰＵ６はラッチ
回路２内のデータラッチ判別用回路の動作を検知して上
記ラッチ回路２からデータを議出して取込むようにして
いる。The latch circuit 2 also receives a carriage strobe (CASTR) signal for latching carriage data via the connector 1, a character strobe (PW.STR) signal for latching character data, and a vapor feed data signal. PF. S
A TR signal is input. Then, each of the above-mentioned signals is sent to Fritzbuf via an input OR gate 4. It is input to the input end of step 5. Said flip-flop 5
detects one of the signals and performs a set operation to operate a data latch discrimination circuit built in the latch circuit 2. Reference numeral 6 denotes a CPU (central processing unit) as a data processing section, and this CPU 6 detects the operation of a data latch discrimination circuit in the latch circuit 2 and outputs and takes in data from the latch circuit 2.
そして上記ＣＰＵ６はデータの取込みを終了すると前記
フリップフロップ５をリセットするようにしている。ま
た前記ＣＰＵ６は１／０ボート７を介して２入力用の第
１のナンドゲート８の一方の入力端にキャリッジデータ
の受取り準備ＯＫを知らせるキャリツジレデイ（ＣＡ．
ＲＤＹ）信号を出力し、また２入力用の第２のナンドゲ
ート９の一方入力端にキャラクタデータの受取り準備Ｏ
Ｋを知らせるＰＷ．ＲＤＹ信号を出力し、さらに２入力
用の第３のナンドゲート１０の一方の入力端にべーパフ
ィードデータの受取り準備ＯＫを知らせるＰＦ．ＲＤＹ
信号を出力するようにしている。前記各ナンドゲート８
，９，１０の他方の入力機には前記フリップフロップ５
からセット動作時ハィレベルとなる信号をそれぞれ入力
するようにしている。前記第１のナンドゲート８を介し
て出力されるＣＡＲＤＹ信号、前記第２のナンドゲート
９を介して出力されるＰＷ．ＲＤＹ信号並びに前記第３
のナンドゲート１０を介して出力されるＰＦ．ＲＤＹ信
号を前記外部コネク夕１を介して、キヤリッジデータ、
キヤラクタデータおよびべーパフイードデータを出力す
る外部回路（図示せず）に供給するようにしている。シ
リアルプリンタにおいては文字を印字する位置決めのた
め先ずキャリッジデータが入力され、続いて文字を検索
して打点させるためのキャラクタデータが入力され、最
後にべーパフイードデータが必要なときにはべーパフイ
ードデータが入力される。Then, the CPU 6 resets the flip-flop 5 after completing the data acquisition. Further, the CPU 6 sends a carriage ready (CA.
RDY) signal, and also prepares to receive character data to one input terminal of the second NAND gate 9 for two inputs.
PW informing K. PF. which outputs the RDY signal and also notifies one input terminal of the third NAND gate 10 for two inputs that it is ready to receive vapor feed data. R.D.Y.
I am trying to output a signal. Each of the above NAND gates 8
, 9, 10, the flip-flop 5 is connected to the other input device.
A signal that becomes high level during set operation is inputted from each of them. CARDY signal outputted via the first NAND gate 8, PW. signal outputted via the second NAND gate 9. RDY signal and the third
PF. output via the NAND gate 10. The RDY signal is sent to the carriage data via the external connector 1.
Character data and vapor feed data are supplied to an external circuit (not shown) that outputs them. In a serial printer, carriage data is first input to determine the position to print characters, then character data is input to search for and dot characters, and finally, when vapor feed data is required, vapor feed data is input. Data is entered.
したがって上述した構成においてはＣＰＵ６が１／０ボ
ート７を制御してＣＡ．ＲＤＹ信４号の出力を開始させ
る。このＣＡＲＤＹ信号は第１のナンドゲート８および
外部コネクタ１を介して外部回路に出力される。これに
より外部回路はＣＡ．ＳＴＲ信号とともにキヤリツジデ
ータを出力する。このＣＡＳＴＲ信号とキャリッジデー
タは外部コネクタ１を介してラツチ回路２に入力されキ
ヤリッジデータがラッチされる。一方フリップフロップ
５はＣＡＳＴＲ信号の入力を検出してセット勤タ作する
。こうしてラッチ回路２のデータラッチ判別用回路が動
作されるとともに各ナンドゲート８，９，１０がそのゲ
ートを閉じ信号の出力を禁止する。ＣＰＵ６はデータラ
ッチ判別用回路出力によってデータのラッチを判別しラ
ッチ回路２か０らキャリツジデータを取り込む。そして
ＣＰＵ６はキャリッジデータの取込みが終了するとフリ
ツプフロツプ５をリセットさせる。こうしてデータラツ
チ判別用回路および各ナンドゲート８，９，１０は元の
状態に復帰する。続いてＣＰＵ６は夕１／０ボート７と
制御してＰＷ．ＲＤＹ信号の出力を開始させる。これに
より外部回路は続いてＰＷ．ＳＴＲ信号とキヤラクタデ
ータを出力する。このＰＷ．ＳＴＲ信号とキャラクタデ
ータは外部コネク夕１を介してラッチ回路２に入力され
、キヤラクタ０データがラツチされる。一方フリップフ
ロツプ５はＰＷ．ＳＴＲ信号を検出してセット動作する
。こうしてラッテ回路２のデータラッチ判別用回路が動
作されるとともに各ナンドゲート８，９，１０がそのゲ
ートを閉じ信号の出力を禁止する。に ＣＰＵ６はデー
タラッチ判別用回路出力によってデータのラッチを判別
し、ラッチ回路２からキヤラクタデータを取込む。Therefore, in the configuration described above, the CPU 6 controls the 1/0 port 7 and the CA. Start outputting RDY signal 4. This CARDY signal is output to an external circuit via the first NAND gate 8 and external connector 1. This allows the external circuit to connect to CA. Carriage data is output together with the STR signal. This CASTR signal and carriage data are input to a latch circuit 2 via an external connector 1, and the carriage data is latched. On the other hand, the flip-flop 5 detects the input of the CASTR signal and performs a set operation. In this way, the data latch determination circuit of the latch circuit 2 is operated, and each NAND gate 8, 9, 10 closes its gate and prohibits output of a signal. The CPU 6 determines whether data is latched based on the data latch determination circuit output, and takes in the carriage data from the latch circuit 2-0. Then, the CPU 6 resets the flip-flop 5 when the loading of the carriage data is completed. In this way, the data latch determination circuit and each NAND gate 8, 9, 10 return to their original states. Subsequently, the CPU 6 controls the Yu1/0 boat 7 and PW. Start outputting the RDY signal. This causes the external circuit to continue to PW. Outputs STR signal and character data. This PW. The STR signal and character data are input to a latch circuit 2 via an external connector 1, and character 0 data is latched. On the other hand, flip-flop 5 is PW. Detects the STR signal and performs a set operation. In this way, the data latch discrimination circuit of the latch circuit 2 is activated, and each NAND gate 8, 9, 10 closes its gate and prohibits output of a signal. The CPU 6 determines whether data is latched based on the data latch determination circuit output, and takes in character data from the latch circuit 2.
そしてＣＰＵ６はキヤラクタデータの取込みが終了する
とフリツプフロツプ５をリセットさせる。こうしてデー
タラツチ判別用回路および各ナンドゲート８，９，１川
ま元の状態に復帰する。続いてＣＰＵ６は１／０ボート
７を制御するがべーパフィードが必要ないときにはＣＡ
ＲＤＹ信号の出力を開始させ、またべ−パフイードが必
要なときはＰＦ．ＲＤＹ信号の出力を開始させる。ＣＡ
ＲＤＹ信号を出力させたときは前述したキャリッジデー
タのラッチ処理と同じようになる。ＰＦ．ＲＤＹ信号を
出力させたときは外部回路からＰＦ．ＳＴＲ信号とべ‐
パフィードデー夕が外部コネクタ１を介してラツチ回路
２に入力され、前記同様ラッチ回路２にラッチされた後
ＣＰＵ６に取込まれる。Then, the CPU 6 resets the flip-flop 5 when the character data has been taken in. In this way, the data latch discrimination circuit and each NAND gate 8, 9, and 1 are restored to their original state. Next, the CPU 6 controls the 1/0 boat 7, but when vapor feed is not required, the CA
Starts the output of the RDY signal, and when vapor feed is required, the PF. Start outputting the RDY signal. CA
When the RDY signal is output, the process is similar to the carriage data latch process described above. P.F. When the RDY signal is output, the PF. STR signal
The puffed data is inputted to the latch circuit 2 via the external connector 1, and after being latched by the latch circuit 2 as described above, is taken into the CPU 6.
このようにキヤリツジデータ、キヤラクタデータ並びに
べーパフイードデータを入力処理するのに１個のラツチ
回路２とフリツプフロツプ回路５を設けるのみでよいか
ら従来の各データ毎にラッチ回路を設けたものに比べて
回路構成を簡単化できるとともに比較的高価なラツチ回
路を１個使用するのみでよいから経済性を向上すること
ができる。In this way, only one latch circuit 2 and flip-flop circuit 5 are required to input and process the carriage data, character data, and vapor feed data. The circuit configuration can be simplified compared to the conventional circuit, and economical efficiency can be improved because only one relatively expensive latch circuit is required.
また、このようなプリンタのインターフェイス装置であ
れば、ＣＰＵ６がラツチ回路２からデータを取込むと直
ちに各ナンドゲート８，，９，１０はゲートを開放する
ので、ＣＰＵ６は処理可能のデー外こ対しては直ちに１
／０ボート７を介してレディ信号を送出し、現在処理中
のデータに対してはしディ信号の送出をひかえて新たな
データの入力を阻止することが可能である。In addition, in such a printer interface device, as soon as the CPU 6 receives data from the latch circuit 2, the NAND gates 8, 9, and 10 open their gates, so the CPU 6 does not receive data that is not processable. immediately becomes 1
It is possible to send a ready signal via the /0 port 7 and to refrain from sending a ready signal for the data currently being processed to prevent new data from being input.
したがって、全体の処理速度を向上できる。以上詳述し
たように本発明によれば、共通のデータ・ラインを通し
て少なくともキャリッジデータ、キャラクタデータを含
む複数のデータを所要のタイミングで順次入力処理する
プリンタのイソターフェィス装置において、前記複数の
データの各データに対応する各ストローブ信号の入力に
応動して各データを１データずつラッチする１個のラッ
チ回路と、前記複数のストローブ信号の論理和信号にて
セットされ、ラッチ回路にラッチされたデータを取込み
データ処理するデータ処理部から送出されるデータ取込
み終了信号にてリセットされるフリップフロップ回路と
、データ処理部から出力される各データの入力許可を示
す各レディ信号の送出経路に介挿され、これ等各レディ
信号とフリツプフロツプ回路の出力端子から出力される
セット解除信号との各論理積を算出する複数の論理積回
路を備えているので、回路構成を簡単化できるとともに
経済性を向上できる。Therefore, the overall processing speed can be improved. As described in detail above, according to the present invention, in the isosurface device of a printer that sequentially inputs and processes a plurality of data including at least carriage data and character data through a common data line at a required timing, One latch circuit that latches each data one by one in response to the input of each strobe signal corresponding to each data, and the data that is set by the OR signal of the plurality of strobe signals and latched in the latch circuit. A flip-flop circuit is inserted in a flip-flop circuit that is reset by a data acquisition end signal sent from a data processing section that processes the captured data, and a transmission path for each ready signal that indicates permission to input each data output from the data processing section. , it is equipped with multiple AND circuits that calculate the AND of each of these ready signals and the set release signal output from the output terminal of the flip-flop circuit, making it possible to simplify the circuit configuration and improve economic efficiency. .
図はこの発明の実施例を示すブロック図である。
２・・・・・・ラツチ回路、３・・・・・・データ・ラ
イン、５……フリツプフロツプ。The figure is a block diagram showing an embodiment of the invention. 2...Latch circuit, 3...Data line, 5...Flip-flop.
Claims (1)
ジデータ・キヤラクタデータを含む複数のデータを所要
のタイミングで順次入力処理するプリンタのインターフ
エイス装置において、前記複数のデータの各データに対
応する各ストローブ信号の入力に応動して前記各データ
を１データずつラツチする１個のラツチ回路と、前記複
数のストローブ信号の論理和信号にてセツトされ、前記
ラツチ回路にラツチされたデータを取込みデータ処理す
るデータ処理部から送出されるデータ取込み終了信号に
てリセツトされるフリツプフロツプ回路と、前記データ
処理部から出力される前記各データの入力許可を示す各
レデイ信号の送出経路に介挿され、これ等各レデイ信号
と前記フリツプフロツプ回路の出力端子から出力される
セツト解除信号との各論理積を算出する複数の論理積回
路とを備えたことを特徴とするプリンタのインターフエ
イス装置。1. In a printer interface device that sequentially inputs and processes a plurality of data including at least carriage data and character data through a common data line at a required timing, each strobe signal corresponding to each data of the plurality of data one latch circuit that latches each piece of data one by one in response to an input, and data processing that takes in and processes the data that is set by the OR signal of the plurality of strobe signals and is latched in the latch circuit. A flip-flop circuit is inserted in the transmission path of the flip-flop circuit that is reset by the data acquisition completion signal sent from the data processing section and the ready signal indicating permission to input each data outputted from the data processing section. and a set release signal outputted from the output terminal of the flip-flop circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54152840A JPS6019024B2 (en) | 1979-11-26 | 1979-11-26 | printer interface device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54152840A JPS6019024B2 (en) | 1979-11-26 | 1979-11-26 | printer interface device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5676841A JPS5676841A (en) | 1981-06-24 |
| JPS6019024B2 true JPS6019024B2 (en) | 1985-05-14 |
Family
ID=15549274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54152840A Expired JPS6019024B2 (en) | 1979-11-26 | 1979-11-26 | printer interface device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019024B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146929A (en) * | 1982-02-25 | 1983-09-01 | Seiko Epson Corp | Method for receiving data of printer |
-
1979
- 1979-11-26 JP JP54152840A patent/JPS6019024B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5676841A (en) | 1981-06-24 |
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