JPS6019011B2 - auto clear circuit - Google Patents
auto clear circuitInfo
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- JPS6019011B2 JPS6019011B2 JP52154486A JP15448677A JPS6019011B2 JP S6019011 B2 JPS6019011 B2 JP S6019011B2 JP 52154486 A JP52154486 A JP 52154486A JP 15448677 A JP15448677 A JP 15448677A JP S6019011 B2 JPS6019011 B2 JP S6019011B2
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- output
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Description
【発明の詳細な説明】 この発明は、オートクリア回路に関する。[Detailed description of the invention] The present invention relates to an auto clear circuit.
電子式卓上計算機等のディジタル制御回路にあっては、
種々の記憶回路を有し、電源投入時には、これらの記憶
内容が不定であるので、これらをクリアして一定の初期
値に設定してから動作させる必要がある。For digital control circuits such as electronic desktop calculators,
It has various memory circuits, and when the power is turned on, the contents of these memories are undefined, so it is necessary to clear them and set them to certain initial values before operation.
これを電源投入時に自動的に行なうのがオートクリア回
路である。このオートクリア回路として、第３ｉ図に示
すような回路がある。The auto clear circuit automatically does this when the power is turned on. As this auto-clear circuit, there is a circuit as shown in FIG. 3i.
この回路は、電源電圧が電子回路の最底動作電圧を超え
た所定の電日三になったことを検出して、電源投入から
上記電日三検出に至るまでの間の電源電圧信号をクリア
信号として用いるものである。すなわち、直列接続した
ェンハンスメント型ＭＩＳＦＥＴＱ，ｏとディブレツシ
ョン型ＭＩＳＦＥＴＱ，．とによる分圧回路と、この分
圧出力を入力とするェンハンスメント型ＭＩＳＦＥＴＱ
，２とその負荷であるデイプレツション型ＭＩＳＦＥＴ
Ｑ，３とによるソースフオロワ回路と、上記ソースフオ
ロワ出力を入力とするインバータ回路とによりオートク
リア回路を構成するものである。This circuit detects when the power supply voltage has reached a predetermined level that exceeds the lowest operating voltage of the electronic circuit, and clears the power supply voltage signal from the time the power is turned on to the detection of the above-mentioned power level. It is used as a signal. That is, an enhancement type MISFETQ,o and a desorption type MISFETQ, . and an enhancement type MISFETQ that uses the divided voltage output as input.
, 2 and its load, the depletion type MISFET.
An auto clear circuit is constituted by a source follower circuit formed by Q, 3 and an inverter circuit whose input is the output of the source follower.
上記ソースフオロワ回路の出力Ｖａは、少なくともＭＩ
ＳＦＥＴ（Ｑ，ｏ，Ｑ，２）がオンした後出力されるも
のであることより、電源電圧Ｖｏｏが２倍のしさし、値
電圧以上、換言すれば電子回路の最底動作電圧を超えた
ことを検出することができる。The output Va of the source follower circuit is at least MI
Since the output is generated after the SFET (Q, o, Q, 2) is turned on, it means that the power supply voltage Voo exceeds twice the value voltage, in other words, exceeds the lowest operating voltage of the electronic circuit. can be detected.
そして、インバータ回路は、上記ソースフオロワ出力Ｖ
ａを入力としてクリア信号（ＡＣＬ）を形成するもので
ある。したがって、クリア動作は、電源電圧Ｖｏｏが最
底動作電圧に達する時点ｔ，。からィンバータ回路のＭ
ＩＳＦＥＴＱ，５がオンする時点ｔ，．に至るまでの間
に行なわれる。この回路にあっては、ソースフオロワ出
力Ｖａが略（Ｖ。ｏ−２Ｖｔｈ）であるため、ＭＩＳＦ
ＥＴ（Ｑ，ｏ，Ｑ，２）のしきし、値電圧Ｖｔｈのバラ
ッキによりクリア解除のタイミングｔ，．にバラッキが
生ずる。このため、クリア動作が完全になされない等の
誤動作が生ずる廉れがある。また、電源電圧Ｖｏｏが直
接ソースフオロワ出力Ｖａレベルを規定するものである
ため、上記バラツキを考慮した場合、電源電圧Ｖｏｏの
マージンに制約が伴なうこととなる。この発明は、ＭＩ
ＳＦＥＴのしきい値電圧のバラッキを補償したオートク
リア回路を提供するためなされた。Then, the inverter circuit outputs the source follower output V
A is used as an input to form a clear signal (ACL). Therefore, the clear operation occurs at the time t, when the power supply voltage Voo reaches the lowest operating voltage. M of the inverter circuit from
The time t, . when ISFETQ,5 turns on. It is carried out in the period leading up to. In this circuit, since the source follower output Va is approximately (V.o-2Vth), MISF
Clearing release timing t, . Variations occur. For this reason, malfunctions such as the clearing operation not being completed may occur. Further, since the power supply voltage Voo directly defines the source follower output Va level, when the above-mentioned variation is taken into consideration, there is a restriction on the margin of the power supply voltage Voo. This invention
This was done to provide an auto-clear circuit that compensates for variations in SFET threshold voltage.
この発明は、オートクリア信号を形成するにあたり基準
となるレベルシフト出力を、デイブレツション型ＭＩＳ
ＦＥＴ又は拡散抵抗による分圧回路と、ダイオード接続
したェンハンスメント型ＭＩＳＦＥＴを介して上記分圧
出力が印加されるソースフオロワ回路とにより形成しよ
うとするものである。In this invention, the level shift output, which is a reference for forming an auto-clear signal, is converted into a wave-reduction type MIS.
This is intended to be formed by a voltage dividing circuit using FETs or diffused resistors, and a source follower circuit to which the voltage dividing output is applied via a diode-connected enhancement type MISFET.
以下、実施例により、この発明を具体的に説明する。Hereinafter, the present invention will be specifically explained with reference to Examples.
第１図は、この発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
この回路は、デイブレッション型ＭＩＳＦＥＴ（Ｑ３，
Ｑ４）による分圧回路と、ェンハンスメント型ＭＩＳＦ
ＥＴＱ，とディブレッション型肌ＳＦＥＴＱ６とにより
構成されたソースフオロワ回路と、上記分圧出力と上記
ＭＩＳＦＥＴＱ，のゲートとの間に設けられ順方向ダイ
オード接続したェンハンスメント型ＭＩＳＦＥＴＱ２と
、上記ＭＩＳＦＥＴＱ，と電源電圧ＶＤ。This circuit consists of depression type MISFETs (Q3,
Q4) voltage divider circuit and enhancement type MISF
ETQ, and a depletion type skin SFETQ6, an enhancement type MISFETQ2 provided between the divided voltage output and the gate of the MISFETQ and connected with a forward diode, the MISFETQ, and the power supply voltage VD. .
端子との間に設けられたプルアツプ用ディプレッション
型ＭＩＳＦＥＴＱ５とにより構成され、上記ソースフオ
ロワ出力Ｖｏをオートクリア信号形成のための基準信号
として用いるものである。例えば、前記同様に上記ソー
スフオロワ出力Ｖｏをィンバ−夕回路に印加して、オー
トクリア信号を形成することができる。なるし、は、こ
のソースフオロワ出力に基づいてオートクリア信号を発
生させ、電子式卓上計算機等にあっては、電源投入力後
最初に押すキー信号によりクリア解除するもの、もしく
は、このクリア解除をカゥンタ回路等を利用した時定数
回路に行なうもの等考えられる。第２図に示す動作波形
図において、ＡＣＬ信号は、後者の場合を示す。The source follower output Vo is used as a reference signal for forming an auto-clear signal. For example, similarly to the above, the source follower output Vo can be applied to an inverter circuit to form an auto-clear signal. In other words, an auto-clear signal is generated based on this source follower output, and in the case of electronic desktop calculators, clearing is canceled by the first key signal pressed after power is turned on, or this clearing is canceled by a counter. One possibility is to use a time constant circuit using a circuit or the like. In the operational waveform diagram shown in FIG. 2, the ACL signal shows the latter case.
この回路にあっては、ディプレッション型ＭＩＳＦＥＴ
（Ｑ，Ｑ４）で構成された分圧回路の出力Ｖｄは、ＭＩ
ＳＦＥＴの面積比で定まり、しきい値電圧のバラッキの
影響を受けない略一足の出力となる。そして、この分圧
出力は、ダイオード接続したＭＩＳＦＥＴＱ２を介して
ソースフオロワ回路の入力に印加するものであるため、
この入力電圧は（Ｖｄ十ＶｔＬ２）となる。したがって
、ソースフオロワ出力電圧（Ｖｄ＋ＶｔＬ２−ＶｔＬ，
）となって、ヱンハンスメント型肌ＳＦＥＴＱ，のしき
い値電圧Ｖｔｈ，のバラッキをダイオードＭＩＳＦＥＴ
Ｑ２のしきし、値鷺圧ＶｔＬ２で補償することができる
。In this circuit, depletion type MISFET
The output Vd of the voltage divider circuit composed of (Q, Q4) is MI
It is determined by the area ratio of the SFETs, and the output is approximately one foot unaffected by variations in threshold voltage. Since this divided voltage output is applied to the input of the source follower circuit via the diode-connected MISFET Q2,
This input voltage is (Vd+VtL2). Therefore, the source follower output voltage (Vd+VtL2-VtL,
), the variation in the threshold voltage Vth of enhancement type skin SFETQ, is reduced by diode MISFET.
The threshold value of Q2 can be compensated by the pressure VtL2.
以上のことより、ソースフオロワ出力が
肌ＳＦＥＴのしきし、値電圧のバラッキの影響を受けな
いため、オートクリア動作の誤動作が防止できるととも
に、電源電圧Ｖｏｏのマージンも大きく採れる。As described above, since the source follower output is not affected by the threshold of the skin SFET and the variation in value voltage, malfunction of the auto clear operation can be prevented, and a large margin for the power supply voltage Voo can be secured.
この発明は前記実施例に限定されず、例えば、分圧回路
はディブレッション型肌ＳＦＥＴに替え、拡散抵抗を用
いるものであってもよい。The present invention is not limited to the embodiments described above; for example, the voltage dividing circuit may use a diffused resistor instead of a depression type skin SFET.
クリア信号発生回路１は、前記説明したインバータ回路
の他、それぞれのクリア方式に応じてラッチ回路、時定
数回路等を用いて構成することができる。In addition to the inverter circuit described above, the clear signal generating circuit 1 can be configured using a latch circuit, a time constant circuit, etc. depending on each clearing method.
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作波形図、第３図は、従来技術の一例を示す回
路図、第４図は、その動作波形図である。
寿１図
鯖Ｚ図
寮３図
第４図Fig. 1 is a circuit diagram showing an embodiment of the present invention, Fig. 2 is an operating waveform diagram thereof, Fig. 3 is a circuit diagram showing an example of the prior art, and Fig. 4 is an operating waveform diagram thereof. be. Kotobuki 1 diagram Saba Z diagram Dormitory 3 diagram 4th diagram
Claims (1)
型ＭＩＳＦＥＴからなるソースフオロワ回路と、エンハ
ンスメント型ＭＩＳＦＥＴからなる入力素子を持つイン
バータ回路とを備え、上記分圧回路の出力を上記ソース
フオロワ回路を介して上記インバータ回路に供給し、上
記インバータ回路の出力をオートクリア信号とするオー
トクリア回路であつて、上記分圧回路の出力と上記ソー
スフオロワ回路を構成する上記ＭＩＳＦＥＴのゲートと
の間にダイオード接続のエンハンスメント型ＭＩＳＦＥ
Ｔを設け、上記ダイオード接続のエンハンスメント型Ｍ
ＩＳＦＥＴと電源端子との間に上記ダイオード接続のＭ
ＩＳＦＥＴにバイアス電圧を与える高抵抗手段を設けて
なることを特徴とするオートクリア回路。1. A voltage dividing circuit that divides the power supply voltage, a source follower circuit consisting of an enhancement type MISFET, and an inverter circuit having an input element consisting of an enhancement type MISFET, and the output of the voltage dividing circuit is transmitted to the inverter via the source follower circuit. An enhancement type MISFE which is an auto clear circuit which supplies the output of the inverter circuit to the circuit and uses the output of the inverter circuit as an auto clear signal, and has a diode connection between the output of the voltage divider circuit and the gate of the MISFET constituting the source follower circuit.
T is provided, and the enhancement type M of the diode connection described above is provided.
M of the above diode connection between ISFET and power supply terminal
An auto clear circuit characterized by being provided with high resistance means for applying a bias voltage to an ISFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52154486A JPS6019011B2 (en) | 1977-12-23 | 1977-12-23 | auto clear circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52154486A JPS6019011B2 (en) | 1977-12-23 | 1977-12-23 | auto clear circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5487115A JPS5487115A (en) | 1979-07-11 |
| JPS6019011B2 true JPS6019011B2 (en) | 1985-05-14 |
Family
ID=15585288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52154486A Expired JPS6019011B2 (en) | 1977-12-23 | 1977-12-23 | auto clear circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019011B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180216A (en) * | 1984-02-28 | 1985-09-14 | Fujitsu Ltd | Voltage detecting circuit |
-
1977
- 1977-12-23 JP JP52154486A patent/JPS6019011B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5487115A (en) | 1979-07-11 |
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