JPS60183857A - Processing circuit of msk modulation signal - Google Patents
Processing circuit of msk modulation signalInfo
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- JPS60183857A JPS60183857A JP3868684A JP3868684A JPS60183857A JP S60183857 A JPS60183857 A JP S60183857A JP 3868684 A JP3868684 A JP 3868684A JP 3868684 A JP3868684 A JP 3868684A JP S60183857 A JPS60183857 A JP S60183857A
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- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2003—Modulator circuits; Transmitter circuits for continuous phase modulation
- H04L27/2021—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change per symbol period is not constrained
- H04L27/2025—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change per symbol period is not constrained in which the phase changes in a piecewise linear manner within each symbol period
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Abstract
Description
【発明の詳細な説明】
ＣｆＲ業」二の利用分野〕
この発明は、ＭＳＫ変調方式で変調されるデジタル信号
をＩ、Ｑ信号に変換するときのＭＳＫ変調信号処理回路
に関するものである。[Detailed Description of the Invention] Field of Use in CfR Industry] This invention relates to an MSK modulation signal processing circuit for converting a digital signal modulated by the MSK modulation method into I and Q signals.
近年、フ１１（線通信のデジタル変調方式として、ＭＳ
Ｋ （Ｍｉｎｉｍｕｍ−５ｈｉｆｔ Ｋｅｙｉｎｇ ）
方式が注Ｉ」されてきた。In recent years, MS has been used as a digital modulation method for line communication.
K (Minimum-5hift Keying)
The method has been referred to as Note I.
この変調方式によれば、従来の変調方式に比べ狭い帯域
幅、及び少ない電力で多くの情報が伝送できるので、特
に移動通信や衛星通信に好適である。According to this modulation method, a large amount of information can be transmitted using a narrower bandwidth and less power than conventional modulation methods, so it is particularly suitable for mobile communications and satellite communications.
以下、ＭＳＫ変調方式の概要を第１図、第２図にもとづ
いて説明する。An outline of the MSK modulation method will be explained below based on FIGS. 1 and 2.
送信すべきデジタル信号Ａ１は、まずデータ分配器１に
おいて２つの信号Ｂ、、Ｃ，に分配される。A digital signal A1 to be transmitted is first divided into two signals B, , C, in a data distributor 1.
ここで、信号Ｂ、、Ｃ，はそれぞれデジタル信じＡＩの
期間Ｔ、、Ｔ２ 、Ｔ３・・・・・・・・・Ｔｎの信号
を交互に抽出し、それぞれの信号期間を２倍すなわち、
Ｔ、□ 、Ｔ、２・・・・・・・・・、及びＴ２２゜Ｔ
２４・・・・・・・・・に広げたものである。Here, the signals B, , C, are obtained by alternately extracting the signals of the periods T, , T2 , T3 . . . .
T, □, T, 2..., and T22゜T
It has been expanded to 24...
この信号Ｂ、、Ｃ，はそれぞれ波形成形回路２．３に入
力されて半波正弦波で重みつけされＩ、Ｑ信号Ｄ１ 、
Ｅ＋に変換される。These signals B, , C, are respectively input to the waveform shaping circuit 2.3 and weighted with a half-wave sine wave, and the I, Q signals D1,
Converted to E+.
次に、平衡変調器４，５に入力され、９０゜（π／２）
位相の異なる搬送波（ωＯ）、（ω。Next, it is input to balanced modulators 4 and 5, and the angle of 90° (π/2)
Carriers with different phases (ωO), (ω.
＋π／２）でそれぞれ平衡変調する。そして、それぞれ
平衡変調された変調波は合成３ト月こより合成されて出
力される。なお、６は９０°位相器を示す。+π/2), respectively. Then, the modulated waves subjected to balanced modulation are combined and output from the three-month synthesis process. Note that 6 indicates a 90° phase shifter.
したがって、合成器７からはデータの１ｌＪＩ ＩＩＪ
ＩＴ １ 、Ｔ２ 、Ｔ３ −−−−−−Ｔ ｎ４ＴＮ
こ± π／２だ【ナイ）′Ｌ相が連続的に推移する変調
搬送波が送出される。Therefore, from the synthesizer 7, data 1lJI IIJ
IT 1 , T2 , T3 ------T n4TN
This is ±π/2. A modulated carrier wave whose L phase changes continuously is transmitted.
ＭＳＫ変調方式は前述したよう←こ搬送波の１Ｍ波数変
化が連続的に変化するため、側帯波のイ杼域力くＦＳＫ
変調方式より狭くなり、少なｌ、％電力で多量の情報を
伝送できるというメリットがある。As mentioned above, in the MSK modulation method, the 1M wave number change of the carrier wave changes continuously, so the FSK modulation method
It has the advantage that it is narrower than the modulation method and can transmit a large amount of information with less l,% power.
ところで、第２図の信号Ｂｌ、Ｃ＋力＼らｊＥｌ玄１皮
で重みづけされたＩ、Ｑ信号Ｄ＋、Ｅ＋を形成するため
の波形成形回路２，３にはデジタル−アナログ変換回路
が使用されている。By the way, digital-to-analog conversion circuits are used in the waveform shaping circuits 2 and 3 for forming the I and Q signals D+ and E+ weighted by the signals Bl and C+ in FIG. ing.
第３図は従来の波形成形回路２の一例を示すブロック図
で、２ｏは信号Ｂ１の入力端子、２１ζよ反転回路、２
２．２３は反転回路２１のレベルが°“１°゛のとき閉
じるスイッチ回路、２４．２５はカウンタ２６の計数値
によって読み出されるメモＩＪ （ＲＯＭ） で、コｒ
ｙ）ｌモリ２４ 、２５内には、それぞれ位相が反転し
ている正弦波のデータか格納されている。FIG. 3 is a block diagram showing an example of a conventional waveform shaping circuit 2, in which 2o is an input terminal for the signal B1, 21ζ is an inverting circuit, 2
2.23 is a switch circuit that closes when the level of the inverting circuit 21 is 1°; 24.25 is a memo IJ (ROM) read out according to the count value of the counter 26;
y) The memories 24 and 25 each store sine wave data whose phase is inverted.
なお、２６はデータに同期して期間Ｔｉｎ毎にリセット
され、クロック信号φを計数しているカウンタ、２７は
Ｄ／Ａ変換器である。Note that 26 is a counter that is reset every period Tin in synchronization with data and counts the clock signal φ, and 27 is a D/A converter.
この従来例によると、第４図の波形図に示すように信号
Ｂ１の°′０パのレベルではスイッチ回路２２がオンと
なり、カウンタ２６の計数値をアドレス信号としてメモ
リ２４から読み出されている半波正弦波データＳ１がＤ
／Ａ変換器２７に出力される。According to this conventional example, as shown in the waveform diagram of FIG. 4, the switch circuit 22 is turned on when the signal B1 is at the °'0 level, and the count value of the counter 26 is read out from the memory 24 as an address signal. Half-wave sine wave data S1 is D
/A converter 27.
また・信号Ｂ、のＩＩ Ｉ １１のレベルでｉｔスイ、
ンチ回路２３がオンとなり、同様にカウンタ２６によっ
て読み出されている半波正弦波データＳ２がＤ／Ａ変換
器２７に入力される。Also, at the level of II I 11 of signal B, it switches,
The pinch circuit 23 is turned on, and the half-wave sine wave data S2, which is also read out by the counter 26, is input to the D/A converter 27.
したがって、Ｄ／Ａ変換器２７からデータによって信号
Ｂ１が“１′から“０′°へ、または０”から“１”°
へ変化したときのみ正弦波が反転するＩ信号Ｄ１が出力
される。Therefore, the signal B1 changes from "1' to "0'° or from 0" to "1"° depending on the data from the D/A converter 27.
An I signal D1 whose sine wave is inverted only when the sine wave changes to is output.
なお、Ｑ信号Ｅ、も第３図に示したブロック図と同一の
波形成形回路が使用されることになる。Note that the same waveform shaping circuit as in the block diagram shown in FIG. 3 is also used for the Q signal E.
このように従来の回路では正弦波データを格納している
メモリ部が４個必要になり不経済であるとともに回路が
複雑になるという問題がある。As described above, the conventional circuit requires four memory sections for storing sine wave data, which is uneconomical and makes the circuit complicated.
〔発明の１コ的〕
この発明は、かかる問題点を解消するためになされたも
ので、正弦波データの読み出し方法を変更することによ
りメモリの数を半減させ、回路が簡易されたＭＳＫ変調
信号処理回路を提供するものである。[One aspect of the invention] This invention was made to solve this problem, and by changing the reading method of sine wave data, the number of memories is halved, and the circuit is simplified. It provides a processing circuit.
この発明は、変換すべきデジタル信号のロジックレベル
によってメモリをアクセスするアドレス信号の最上位ビ
ットを変化し、１個の正弦波データを格納しているメモ
リからデジタル信号により正弦波で重みづけを行うよう
にしたものである。This invention changes the most significant bit of an address signal that accesses the memory depending on the logic level of the digital signal to be converted, and weights the digital signal from the memory storing one sine wave data with a sine wave. This is how it was done.
したがってＭＳＫ変調を行うときの信号処理回路が簡易
化され、装置のコストを低域させることができる。Therefore, the signal processing circuit when performing MSK modulation is simplified, and the cost of the device can be reduced.
第５図は、この発明の一実施例を示す信号処理回路（波
形成形器）を示したもので、３１は排他的論理和回路（
ｅｘ−ｏｒ開回路、３２はカウンタ、３３は１周期分の
正弦波データが格納されているメモリ（ＲＯＭ）、３４
はＤ／Ａ変換器を示す。FIG. 5 shows a signal processing circuit (waveform shaper) showing an embodiment of the present invention, and 31 is an exclusive OR circuit (
ex-or open circuit, 32 is a counter, 33 is a memory (ROM) in which one cycle of sine wave data is stored, 34
indicates a D/A converter.
なお、前記カウンタ３２は信号Ｂ＋（Ｃ＋）の期間（Ｔ
＋ ｎ 、 Ｔ２ ｎ ）で０にリセットされながら
クロック信号φを計数している。そして、５１数値Ｎが
例えば８ビットのデータａＯ＋ａｌ＋ａ２＋・・・・・
・＋ａ７で形成され−Ｃいるときは、その最上位のビッ
ト（ＭＳＢ）ａｏのみＤト他的論理和回路３１の一方の
入力端子に供給され、残りのビットａｔ ＋ ａ２ ＋
ａ３ ＋ ””” ＋ ａ７はメモリ３３のアドレス
信号として供給される。Note that the counter 32 counts the period (T) of the signal B+(C+).
+ n , T2 n ), the clock signal φ is counted while being reset to 0. Then, the 51 numerical value N is, for example, 8-bit data aO+al+a2+...
・When +a7 is formed and -C is formed, only the most significant bit (MSB) ao is supplied to one input terminal of the D-alternative OR circuit 31, and the remaining bits at + a2 +
a3 + """ + a7 is supplied as an address signal for the memory 33.
メモリ３３では下位の７ビツトａｌ 、ａ２ 。In the memory 33, the lower 7 bits are al and a2.
・・・・・・＋ａ７と１ノ１他的論理和回路３１の出力
信号ｂｏを最上位のアドレス信号として１周期分の正弦
波デ゛−夕が読み出される。. . .+a7 and the output signal bo of the 1/1 alistic OR circuit 31 are used as the most significant address signals, and one cycle of the sine wave data is read out.
第６図はメモリ３３の番地Ａ。、 Ａｔ 、 Ａ２ 。FIG. 6 shows address A of the memory 33. , At, A2.
・・・・・・、Ａ７ど正弦波のデータＤｎ（ｎ＝２８）
を７パしたもので、番地のＭＳＢ（Ａｏ）がＯのときは
負の正弦波データＤ１〜Ｄ１２８が出力され、１“°の
場合（Ａｏ＝１）は正の正弦波データＤ＋ ７．１−Ｄ
Ｚ ｓ ６が出力されることを示している。また、ｂＯ
＋ ａｌ ＋・・・・・・＋ａ７は番地を指定するメモ
リ３３の読み出しアドレス信号を示しているので、番地
のＭＳＢ（Ａｏ）とアドレス信号ＭＳＢ（ｂｏ）が同一
の値を示す。......A7 sine wave data Dn (n=28)
When the MSB (Ao) of the address is O, negative sine wave data D1 to D128 are output, and when it is 1" (Ao = 1), positive sine wave data D+7.1 -D
This indicates that Z s 6 is output. Also, bO
+al+...+a7 indicates the read address signal of the memory 33 that specifies the address, so the MSB (Ao) of the address and the address signal MSB (bo) indicate the same value.
この発明は、上述したような構成とされているので、今
、第７図に示すような信号Ｂ、が端子３０から人力され
ると、最初のＴ０期間にυ１他画論理和回路３１から出
力されている出力信号ｂＯが“ｌ゛′であるとすれば、
メモリ３３からは正の正弦波データＤ、２９〜Ｄ２Ｓ６
が読み出されている。Ｔ０期間の最後でカウンタ３２が
Ｏにリセ、ン） （ａｉ ＝ＯＯａ ＠ ＠ 拳００）
され、このとき信号Ｂ、が１″のレベルになると、出力
信号ｂＯは前回と変らすに１となるため、メモリ３３の
アドレス信号（ｂｏ ＋ ａｌ ＋ Ａ２・・・・・・
Ａ７）は（１０・・・・００）となり再び正の正弦波デ
ータＤＩ２・〕〜Ｄ２５６が読み出される。Since this invention has the above-described configuration, when a signal B as shown in FIG. If the output signal bO is “l′′,
From the memory 33, positive sine wave data D, 29 to D2S6
is being read. At the end of the T0 period, the counter 32 is reset to O) (ai = OOa @ @ fist 00)
At this time, when the signal B reaches the level 1'', the output signal bO becomes 1, which is different from the previous time, so the address signal of the memory 33 (bo + al + A2...
A7) becomes (10...00), and the positive sine wave data DI2.] to D256 are read out again.
この期間Ｔ、の最後でカウンタ３２の計Ｍ’ｌ イｉｉ
’ｒａｉは１０−−−−００となるがａ０＝１に変化す
ると１１月ｌｊ７に信号Ｂｌのレベルか“０“になって
いるので、次の期間Ｔ２も出力信号す。−１をＭＳＢと
するアドレス信号がメモリ３３に供給されるので、さら
に正の正弦波データが繰り返して読み出される。At the end of this period T, the total of the counter 32 M'l iii
'rai becomes 10---00, but when it changes to a0=1, the level of the signal B1 becomes "0" in November lj7, so the next period T2 is also an output signal. Since the address signal with −1 as the MSB is supplied to the memory 33, more positive sine wave data is repeatedly read out.
しかし、期間Ｔ３に入るとカウンタ３２がリセットされ
その計数値ａｉは（００−・・・００）にリセットされ
るが、信号Ｂ、のレベルは°゛０″０″レベルているの
で出力信号ｂｏ＝ｏとなり、アドレス信号（００・・Φ
・００）がメモリ３３から負の正弦波データＤ１〜Ｄ１
２８を読み出し、以下、期間Ｔ４ではＢ、＝１．ａ、＝
１゜よりす。−０で古び負の正弦波データが、期間Ｔ！
、ではＢＩ＝Ｏ、ａ、）＝ＯよりｂＯ−０となり続いて
負の正弦波データが読み出される。However, when period T3 begins, the counter 32 is reset and its counted value ai is reset to (00-...00), but since the level of the signal B is at the °゛0''0'' level, the output signal bo = o, and the address signal (00...Φ
・00) is the negative sine wave data D1 to D1 from the memory 33
28, and thereafter, in period T4, B,=1. a,=
From 1°. The old negative sine wave data at -0 is the period T!
, then BI=O, a, )=O, so it becomes bO-0, and then negative sine wave data is read out.
したがって、メモリ３３から出力されたＩ信号（Ｄｌ）
は、信号Ｂｌが１→０，０→１に変化したときは反転し
た正弦波データとなり、従来の回路と同一の工信号を得
ることができる。Therefore, the I signal (Dl) output from the memory 33
When the signal Bl changes from 1 to 0 and from 0 to 1, it becomes inverted sine wave data, and the same signal as the conventional circuit can be obtained.
したがって、この発明の信号処理回路では１つの正弦波
データのみが格納されているメモリがあれば、スイッチ
ングを行うことなく、信号Ｂ１のレベルに対応して正弦
波状データが読み出されるので、回路が大幅に簡易化さ
れ、コストを低減することができる。Therefore, in the signal processing circuit of the present invention, if there is a memory storing only one sine wave data, the sine wave data can be read out in accordance with the level of the signal B1 without switching, so the circuit can be significantly simplified. The process can be simplified and costs can be reduced.
なお、Ｑ （１ｊ号Ｅ、も第５図と同一の回路で信号処
理されるので訂細な説明を省略する。It should be noted that signal processing of Q (No. 1j E) is also performed by the same circuit as in FIG. 5, so a detailed explanation will be omitted.
以」二説明したように、この発明のＭＳＫ変調信号処理
回路は、正弦波データで重みづけされたＩ信号（Ｑ信ひ
）が１個のメモリを読み出すことにより出力されるため
信号処理回路が大幅に節減され、誤動作が少なくなると
いう利点がある。As explained below, in the MSK modulation signal processing circuit of the present invention, the I signal (Q signal) weighted with sine wave data is output by reading one memory, so the signal processing circuit is It has the advantage of significant savings and fewer malfunctions.
第１図はＭＳＫ変調方式の変調回路のブロック図、第２
図は第１図の主要波形図、第３図は従来の波形成形回路
のブロック図、第４図は第３図の主要波形図、第５図は
この発明の一実施例を示す波形成形回路のブロック図、
第６図はメモリの内容を示す説明図、第７図は第５図の
主要波形図である。
図中、３１はｔ、ＩＩ他的論理和回路、３２はカウンタ
、３３はメモリ、３４はＤ／Ａ変換器を示す。
第１図
第２図
’Ｌ 十Ｔ２＋ｈ＋Ｔｔ＋Ｔｓ士Ｔ６士Ｔ７ ＋Ｔａ
＋ Ｔ９ ＋ＴＩＯ＋ ’Ｌ −１第３図
第４目
第５図
ψ
第７図
第６図Figure 1 is a block diagram of a modulation circuit using the MSK modulation method;
The figure is a main waveform diagram of Fig. 1, Fig. 3 is a block diagram of a conventional waveform shaping circuit, Fig. 4 is a main waveform diagram of Fig. 3, and Fig. 5 is a waveform shaping circuit showing an embodiment of the present invention. Block diagram of
FIG. 6 is an explanatory diagram showing the contents of the memory, and FIG. 7 is a main waveform diagram of FIG. 5. In the figure, 31 is a t, II algebraic OR circuit, 32 is a counter, 33 is a memory, and 34 is a D/A converter. Figure 1 Figure 2 'L 10T2+h+Tt+TsshiT6shiT7 +Ta
+ T9 +TIO+ 'L -1 Figure 3 Figure 4 Figure 5 ψ Figure 7 Figure 6
Claims (1)
るカウンタと；該カウンタから出力される計数（（１４
の最」二位ビットの信号と前記デジタル信号とが入力さ
れるυ１他的論理和回路と；正弦波の１周期分のレベル
のデータが格納されるメモリとを備えたＭＳＫ変調信号
処理回路であって、前記メモリに格納されたデータを、
前記刊他的論理和回路の出力を最−に位ビットとじ、下
位ピッ）・を前記カウンタの計数値により形成したアド
レス信号により読み出すことを特徴するＭＳＫ変調信号
処理回路。A counter that is reset to the minimum pitch i and period i σ of the digital signal; and the count output from the counter ((14
An MSK modulation signal processing circuit comprising: a υ1 arbitrary logical OR circuit into which the signal of the second most significant bit of the signal and the digital signal are input; and a memory storing level data for one period of a sine wave. and the data stored in the memory,
An MSK modulation signal processing circuit characterized in that the output of the digital OR circuit is arranged with the most significant bit and the least significant bit is read out using an address signal formed by the count value of the counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3868684A JPS60183857A (en) | 1984-03-02 | 1984-03-02 | Processing circuit of msk modulation signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3868684A JPS60183857A (en) | 1984-03-02 | 1984-03-02 | Processing circuit of msk modulation signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183857A true JPS60183857A (en) | 1985-09-19 |
Family
ID=12532173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3868684A Expired - Lifetime JPS60183857A (en) | 1984-03-02 | 1984-03-02 | Processing circuit of msk modulation signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183857A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514425A (en) * | 1991-06-28 | 1993-01-22 | Kenwood Corp | Msk modulator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147060A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Fsk and psk modulating circuit |
-
1984
- 1984-03-02 JP JP3868684A patent/JPS60183857A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147060A (en) * | 1979-05-02 | 1980-11-15 | Nec Corp | Fsk and psk modulating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514425A (en) * | 1991-06-28 | 1993-01-22 | Kenwood Corp | Msk modulator |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |