JPS60182587A - Memory control circuit - Google Patents
Memory control circuitInfo
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- JPS60182587A JPS60182587A JP59039504A JP3950484A JPS60182587A JP S60182587 A JPS60182587 A JP S60182587A JP 59039504 A JP59039504 A JP 59039504A JP 3950484 A JP3950484 A JP 3950484A JP S60182587 A JPS60182587 A JP S60182587A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、文字データ発生器などに用いられるメモリ
制御」回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a memory control circuit used in a character data generator or the like.
電話回線を利用してコード信号を送り、受信側において
は、前記コード信号を判別してアドレスデータを発生し
、そのアドレスに対し、デ−夕の沓き込み又は読み出し
を行なうシステムが必る。このシステムにおいては、前
記アドレスデータによって読み出はれるキャラクタメモ
リからのパターンデータ全テレビジョン受像機に表示す
る表示制御回路が設けられている。A system is required that sends a code signal using a telephone line, and on the receiving side, discriminates the code signal, generates address data, and reads or writes data to that address. In this system, a display control circuit is provided which displays pattern data read out from the character memory in accordance with the address data on all television receivers.
上記したキャラクタメモリのアドレスデータを前記コー
ド信号に基いて発生する楊合、力1図に示すように、キ
ャラクタメモリ11の例えば1文字分のアドレス配列が
1行×j列でおり。As shown in Figure 1, the address array for one character in the character memory 11 is arranged in 1 row x j columns.
行数(n)が2のべき乗(I=2k)でらられせる場合
は、アドレスデータを得るため信号は。If the number of rows (n) is a power of 2 (I=2k), the signal is used to obtain address data.
次のように設定される。即ち、アドレスデータノ2の下
位KKビットの付加コード13を追加し、この付加コー
ドJ3を「00・・・0から11・・・11」まで変化
芒せて行アドレスを指定することができる。アドレスコ
ード12は、各文字のアドレスエリアを示すデータとし
てオリ用δれる。このように、1文字分のアドレスエリ
アの行がl = n = 2 Kであれは、1文字分の
データエリア全有効に用いることができる。It is set as follows. That is, by adding additional code 13 of the lower KK bits of address data No. 2 and changing this additional code J3 from "00...0 to 11...11", a row address can be specified. The address code 12 is used as data indicating the address area of each character. In this way, if the number of rows in the address area for one character is l=n=2K, the entire data area for one character can be effectively used.
しかしながら、1文字分のデータエリアのアドレス配列
が、第2図に示すように、Iへ2にである場合は、上記
のように唾にアドレスコード12の下位ににビットの付
加コード13を追IJI しただけでは、キャラクタ、
戸′モリl l I/(全く使用しない部分14が生じ
てしまう。第2図は。However, if the address arrangement of the data area for one character is I to 2 as shown in Figure 2, an additional bit code 13 is added to the lower part of the address code 12 as described above. Just by doing IJI, the character,
(There will be a portion 14 that will not be used at all. Figure 2 shows.
2”<n<2に、つまり、1文字分のデータエリアの行
がl −nで足)た場合を示している。2''<n<2, that is, the number of rows in the data area for one character is l - n.
このように 1(2にの場合1行数の値によっては、メ
モリの不使用頭載が非常に大きくなる問題がある。In this way, in the case of 1 (2), depending on the value of the number of rows, there is a problem that the amount of unused memory becomes very large.
この発明は上記の事情に鑑みてな芒れたもので、簡単な
構成によシ、メモリのアドレス空間を有効に利用できる
メモリ制御回路を提供することを目的とする。The present invention has been developed in view of the above circumstances, and an object of the present invention is to provide a memory control circuit that has a simple configuration and can effectively utilize the address space of a memory.
この発明によれば、n個のデータがn = m X21
であられ8れる場合1例えは第3図に示すように1m個
のメモリ(Mz−M9)k並列に接続し、ラッチ回路2
2の出力でメモ!I (Ml〜M9)全体をアドレス指
定する一方、シフトレジスタ25により各メモ9(Mj
−Ml9)f:逐次読み出しモードに指定し、各メモリ
の行アドレスをカクンタ23の出力VCよって指定する
ようにし、n=2にであっても、メモリ使用効率が向上
できるものである。According to this invention, n pieces of data are n = m
For example, as shown in Figure 3, 1m memories (Mz-M9) are connected in parallel, and the latch circuit 2
Note the output of 2! I (Ml to M9) as a whole, while each memo 9 (Mj
-Ml9)f: The sequential read mode is specified, and the row address of each memory is specified by the output VC of the kakunta 23. Even when n=2, memory usage efficiency can be improved.
以1この宛印」の実施例を図面を参照して説明ターる。 Hereinafter, an example of "this address" will be explained with reference to the drawings.
距3図はこの発明の一実施例であり、(BUD)はコー
ド信号(C10)が入力するバスであυ、ランチ回路2
2に接続妊れている。このラッチ回路22の出力つまジ
、アドレスデータには。Figure 3 shows an embodiment of the present invention, where (BUD) is a bus to which the code signal (C10) is input, and launch circuit 2
Connected to 2 is pregnant. The output pin and address data of this latch circuit 22 are as follows.
更にその1位ビットに例えば2ビツトカクンタ23から
の付加データが加えられる。そして、このアドレスデー
タバス(BU2 )は、キャラクタメモリ24のアドレ
ス指定ラインに接続8れる。(BU3)はキャラクタデ
ータバスでおる。Furthermore, additional data from, for example, the 2-bit kakunta 23 is added to the first bit. This address data bus (BU2) is connected 8 to the address designation line of the character memory 24. (BU3) is a character data bus.
本発明の場合、1文字’;r: )各1成するパターン
データは、36個(行)に分割いれ、4個り゛つ9個の
リードオンリーメモリ(Ml )〜(M9〕に記憶てれ
ている。従って、1文字分のパターンデータ全読み出す
には、メモ!J(?vIJ)〜(Nl 9 ) <指定
するプこめのアドレスデータと。In the case of the present invention, pattern data consisting of one character '; Therefore, in order to read out all the pattern data for one character, Memo!J(?vIJ)~(Nl9) <The address data of the specified program.
各メモリ内の4個のデータを順次読み出すためのアドレ
スデータを作れは良い。1文字分のデータ全自己憶して
いるメモリ(Mz )〜(M9)を全体的(ブロック的
)に指定する信号は、バス(B[J)’)からのコード
信号(C8J )である。次に1個々のメモ9 (R4
1)〜(M 9 ) f順次指定する信号は、シフトレ
ジスタ25による分割メモ9指定回路からである。次に
各メモリにおいて、4つの行を順に指定する(3号は。It is good to create address data for sequentially reading out four pieces of data in each memory. The signal for designating the memories (Mz) to (M9) as a whole (blockwise), which store data for one character, is the code signal (C8J) from the bus (B[J)'). Then 1 individual note 9 (R4
The signal for sequentially specifying 1) to (M 9 )f is from the divided memo 9 specifying circuit by the shift register 25. Next, in each memory, specify four rows in order (No. 3 is.
カワンタ23から得られる。Obtained from Kawanta 23.
今、メモリ(Ml−M9)を全体的に指定するコード信
号(C8J )が与えられ、端子26にスタートパルス
(P))が与えられると、コード(バ号(C8〕)は、
ラッテ回路22にラソチきれる。また、スタートパルス
(P J’)によって、2ビツトカワンタ23はクリア
妊れ、初期状態からタロツク(CK2)’Ikカワント
するようになる。さらに、9ビツトのシフトレジスy2
srd、スタートパルス(PJ)によってロードされ、
2ビツトカワンタ23からのキャリー出力をクロックと
して利用する。シフトレジスタ25は、まずこの状態で
、メモリ(Ml)を出力状態にセットする。次に2ビツ
トカクンタ23の内容が、 「oon、l’−ox J
。Now, when a code signal (C8J) that specifies the memory (Ml-M9) as a whole is given, and a start pulse (P)) is given to the terminal 26, the code (B code (C8)) is given as follows.
Latte circuit 22 is closed. In addition, the 2-bit counter 23 is cleared by the start pulse (PJ'), and the tarok (CK2)'Ik count starts from the initial state. Furthermore, the 9-bit shift register y2
srd, loaded by start pulse (PJ);
The carry output from the 2-bit counter 23 is used as a clock. In this state, the shift register 25 first sets the memory (Ml) to the output state. Next, the content of 2-bit kakunta 23 is “oon, l'-ox J
.
「lo j、[llJと変化するので、メモリ(M7
)の4行の各データがデータバスBU3に出力妊れる。"lo j, [llJ", so the memory (M7
) are output to data bus BU3.
次に2ビツトカワンタ23からキャリー出力がおると、
今度はシフトレジスタ25はメモリCM? )k読み出
し状態にセットする。これによって、メモリ(Mz)の
4行分のデータは、2ビツトカワンタ23の出力によっ
て順次アドレス指定されて読み出でれる。そして、2ビ
ツトカワンタ23からキャリー出力があるとシフトレジ
スタ25は次のメモリ(M、:l)’&読み出し状態に
セットする。このようなデータ読み出しが、メモ9 C
H2)’iで行なわれると、データバスCBU3 )に
は、1文字分のデータが出力されたことになる。Next, when there is a carry output from the 2-bit Kawanta 23,
Is shift register 25 a memory CM this time? ) k Set to read state. As a result, four rows of data in the memory (Mz) can be sequentially addressed and read out by the output of the 2-bit counter 23. When there is a carry output from the 2-bit counter 23, the shift register 25 sets the next memory (M, :l)'&read state. This kind of data reading is possible with Memo 9C.
If H2)'i is executed, data for one character will be output to the data bus CBU3).
従って、1文字分のデータを読み出すには、コード信号
(C8J)としては、メモリ(MJ〜M9)をまとめて
アドレス指定するデータでおれは良く、各メモリの行ア
ドレスは、自動的にシフトレジスタ25.2ビツトカク
ンタ23によって次々と更新される。これによって1例
えば、36バイト(9個×4バイト)のデータを得るこ
とができる。Therefore, to read data for one character, the code signal (C8J) should be data that collectively addresses the memories (MJ to M9), and the row address of each memory is automatically set in the shift register. 25.2 bits are updated one after another by the kakunta 23. As a result, for example, 36 bytes (9 pieces x 4 bytes) of data can be obtained.
上記のことを一般式により示すと、次のようになる。即
ち、1つのコード信号の入力に対してn個のデータを得
たい場合、n=mX2d(mは未数)でおるとき、m個
の並列に存在するメモリを設定し、そのメモリをアクセ
スするだめのアドレスとして、コード信号の下位ビット
としてlビットの2進カワンタ出力全付加し、この2進
カクンタのキャリー出力fmピットのメモ9指定用シフ
トレジスタのタロツクとして用い、m個の並列に存在す
るメモリから逐次データを読み出す方式である。The above can be expressed using a general formula as follows. In other words, if you want to obtain n pieces of data for the input of one code signal, and n=mX2d (m is an unnumbered number), set m memories that exist in parallel and access those memories. As a blank address, all l-bit binary counter outputs are added as the lower bits of the code signal, and the carry output of this binary counter is used as a tarok of the shift register for specifying memo 9 of the fm pit, and m pieces exist in parallel. This method reads data sequentially from memory.
第4図はこの発明の他の実施例であり、先の一2ビット
カクンタ23及びシフトレジスタ25の代vVc%6ビ
ツトカクンタ31とデコーダ32を用いた例である。FIG. 4 shows another embodiment of the present invention, in which a vVc% 6-bit counter 31 and a decoder 32 are used in place of the 12-bit counter 23 and shift register 25.
6ビツトカクンタ3ノのクリア入力端子には。For the clear input terminal of 6-bit kakunta 3.
端子26を介してスタートパルス(PJ)が入力される
。このスタートパルス(P))は、ラッテ回路22のコ
ード信号ラッチパルスとしても用いられる。A start pulse (PJ) is input via the terminal 26. This start pulse (P) is also used as a code signal latch pulse for the latte circuit 22.
今、メモリ(Ivlz〜M9)a?全体的に指定するコ
ード信号(C8J )が与えられ、端子26にスタート
パルス(PJ)が与えられると、コード信号(CTJ
)は、ラッテ回路22にラツ5−される。また、スター
トパルス(P))によって、6ビツトカクンタ31はク
リアされる。Now, memory (Ivlz~M9) a? When a code signal (C8J) that specifies the entire code is given and a start pulse (PJ) is given to the terminal 26, the code signal (CTJ) is given.
) is ratified by the ratte circuit 22. Furthermore, the 6-bit counter 31 is cleared by the start pulse (P).
次に、この6ビツトカウンタ31のクロツク端子33に
は、リードタイミング信号としてクロックパルスが与え
られる。これによって、6ビツトカワンタ31の計数が
進む。6ピツトカクンタ31の上位4ビツトは、デコー
ダ32に勺えられ、下位2ビツトは、前記ラッチ回路2
2の出力の付加ビットとして下位桁に付加でれる。Next, a clock pulse is applied to the clock terminal 33 of the 6-bit counter 31 as a read timing signal. As a result, the count of the 6-bit counter 31 advances. The upper 4 bits of the 6-pit kakunta 31 are sent to the decoder 32, and the lower 2 bits are sent to the latch circuit 2.
It can be added to the lower digits as an additional bit of the output of step 2.
第5図は、6ビツトカワンタ31の上位4ビツト3 Z
A、下位2ビツト31Bの変化の様子と、これと対応
する36個のデータアドレス31Cf示している。上位
4ビツト31にのデコード出力は、ブロック(m7〜m
9)で示すように、メモ!J(Mz−R1?)を1個づ
つ読み出しモードに設定することができる。また、下位
2ビツト31Bは、l’−00j〜「llJまで変化す
ることによって、各メモリの行アドレス(4行)を指定
することができる。Figure 5 shows the upper 4 bits 3Z of the 6-bit Kawanta 31.
A shows how the lower two bits 31B change and the corresponding 36 data addresses 31Cf are shown. The decoded output to the upper 4 bits 31 is the block (m7 to m
As shown in 9), note! J (Mz-R1?) can be set to read mode one by one. Further, the lower two bits 31B can specify the row address (four rows) of each memory by changing from l'-00j to "llJ."
上記したこの発明によれば、rIA単な構成により、メ
モリのエリア全無駄なく有効に利用することができる。According to the present invention described above, the entire memory area can be used effectively without wasting it by the simple configuration of the rIA.
従来のメモリ制御回路によると。According to traditional memory control circuit.
従アドレスの数が0入2につまり2” < n < 2
にである場合、にの値によって、不使用領域が太きくな
り、メモリの使用効率が悪くなったが、この発明の回路
によると、小単位のメモリを複数並列に接続し、各メモ
リの行アドレスは、自動的に行カクンタによって指定で
れるように構成している。従つ又1行アドレスの数がn
== 2にであってもメモリ領域を有効に1更用できる
。The number of slave addresses is 0 and 2, that is, 2"< n < 2
, the unused area becomes thicker depending on the value of The address is configured so that it can be automatically specified by line kakuntas. Also, the number of 1-line addresses is n
== Even if it is 2, the memory area can be effectively reused by 1.
第1図、第2図は、それぞれ従来のメモリ制御回路のア
ドレス指定方法を説明するためのアドレス説明図、第3
図にこの発明の一実施例を示す構成説明図、第4図はこ
の発明の他の実施例を示す構成説明図、第5図は第4図
の回路の動作説明に示したアドレス説明図である。
22・・・ラッチ回路、23・・・2ビツトカクンタ。
24・・・キャラクタメモリ、25・・・ソフトレジス
タ、31・・・6ピツトカワンタ、32・・・デコーダ
。
Ml−Ml・・・メモリ。
出願人代理人 弁理士 鈴 江 武 彦第1図
第2図FIGS. 1 and 2 are an address explanatory diagram for explaining the addressing method of a conventional memory control circuit, and FIG.
4 is an explanatory diagram of the configuration showing one embodiment of the present invention, FIG. 4 is an explanatory diagram of the configuration of another embodiment of the invention, and FIG. 5 is an explanatory diagram of the address shown in the explanation of the operation of the circuit in FIG. 4. be. 22...Latch circuit, 23...2 bit kakunta. 24...Character memory, 25...Soft register, 31...6 pittokwanta, 32...Decoder. Ml-Ml...Memory. Applicant's representative Patent attorney Takehiko Suzue Figure 1 Figure 2
Claims (1)
m X 21であられされる場合、データバスが並列に
接続されたm個i1ブロックとするメモリーと、1つの
コード(g号の入力に基いて前記m個のメモリ全体をア
ドレス指定するラッチ回路と、前記ラッチ回路の出力ア
ドレスデータの最下位ビットに更に前記lビットの付加
コードを追加して各メモリの行アドレス金指定するため
のカウンタと、mI記eビットのカウンタの1サイクル
毎に前記m個のメモリを逐次読み出しモードに切換える
手段とを具備したこと全特徴とするメモリ制御回路。 (21削記力りンタはMiJ記eビットカウンタであっ
て、前記m個のメモリに逐次読み出しモードに切換える
手段は前記ぎビットカウンタのキャリー出力をクロック
として与えられる前記mビット出力のシフトレジスタで
あることを特徴とする特許請求の範囲第1項記載のメモ
リ制御回路。 (3) 前記力ワンタは、前記lビットよりも大きいビ
ット数を有するカウンタでらって、その最下位から前目
しぎビットの出力を前記付加コードとして用いられ、残
pのビットは、これをデコードするデコーダに入力され
、このデコーダが前記m個のメモリを逐次読み出しモー
ドに切換える手段として構成されたこと全特徴とする特
許請求の範囲第1項記載のメモリ制御回路。[Claims] (υ n data of which one is an arbitrary bit is n =
m x 21, there are m memories with data buses connected in parallel, i1 blocks, and one code (a latch circuit that addresses all of the m memories based on the input of g). , a counter for specifying the row address of each memory by adding the l-bit additional code to the least significant bit of the output address data of the latch circuit, and a counter for specifying the row address of each memory; A memory control circuit characterized in that it is equipped with means for switching the m memories to a sequential read mode. 2. The memory control circuit according to claim 1, wherein the switching means is a shift register for the m-bit output, which is clocked by the carry output of the gi-bit counter. A counter having a number of bits larger than the l bits is used, and the output of the next bit from the least significant bit is used as the additional code, and the remaining p bits are input to a decoder that decodes it, 2. A memory control circuit according to claim 1, wherein said decoder is configured as means for switching said m memories into a sequential read mode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59039504A JPS60182587A (en) | 1984-03-01 | 1984-03-01 | Memory control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59039504A JPS60182587A (en) | 1984-03-01 | 1984-03-01 | Memory control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60182587A true JPS60182587A (en) | 1985-09-18 |
Family
ID=12554872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59039504A Pending JPS60182587A (en) | 1984-03-01 | 1984-03-01 | Memory control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60182587A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61187033A (en) * | 1985-02-15 | 1986-08-20 | Citizen Watch Co Ltd | Memory using system for printer |
US5261064A (en) * | 1989-10-03 | 1993-11-09 | Advanced Micro Devices, Inc. | Burst access memory |
-
1984
- 1984-03-01 JP JP59039504A patent/JPS60182587A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61187033A (en) * | 1985-02-15 | 1986-08-20 | Citizen Watch Co Ltd | Memory using system for printer |
US5261064A (en) * | 1989-10-03 | 1993-11-09 | Advanced Micro Devices, Inc. | Burst access memory |
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