JPS60180142A - 半導体薄膜の製造方法 - Google Patents
半導体薄膜の製造方法Info
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- JPS60180142A JPS60180142A JP3531784A JP3531784A JPS60180142A JP S60180142 A JPS60180142 A JP S60180142A JP 3531784 A JP3531784 A JP 3531784A JP 3531784 A JP3531784 A JP 3531784A JP S60180142 A JPS60180142 A JP S60180142A
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- amorphous silicon
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛〔産業上の利用分野〕
の発明は、単結晶サファイヤ基板等の単結晶基板上に単
結晶シリコン膜をエピタキシャルさせる半導体薄膜の製
造方法に関する。
結晶シリコン膜をエピタキシャルさせる半導体薄膜の製
造方法に関する。
一般に、集積回路の高集積化，高速化，消費電力の低減
化を図る手法として、ＳＯＳ （ ｓｉｌｉｃｏｎ ｏ
ｎｓａｐｐｈｉｒｅ ）法がよく知られており、これは
単結晶絶縁基板である単結晶サファイヤ基板上に単結晶
シリコン膜をエビクキシャル成長させるものであり、従
来、ＳｉＨ４の熱分解法罠より、約９５σ”Ｃ：ｋこ加
熱されたサファイヤ基板上［，ＳｉＨ４とＨ２の混合ガ
スを噂いてサファイヤ基板上て単、結晶シリコン膜をエ
ビタキシャル成長させ、半導体薄膜であるＳＯＳ膜を作
製している。
化を図る手法として、ＳＯＳ （ ｓｉｌｉｃｏｎ ｏ
ｎｓａｐｐｈｉｒｅ ）法がよく知られており、これは
単結晶絶縁基板である単結晶サファイヤ基板上に単結晶
シリコン膜をエビクキシャル成長させるものであり、従
来、ＳｉＨ４の熱分解法罠より、約９５σ”Ｃ：ｋこ加
熱されたサファイヤ基板上［，ＳｉＨ４とＨ２の混合ガ
スを噂いてサファイヤ基板上て単、結晶シリコン膜をエ
ビタキシャル成長させ、半導体薄膜であるＳＯＳ膜を作
製している。
しかし前記した従来の方法では９５０Ｃという高温下で
ＳＯＳ膜を作製するため、サファイヤ基板上てシリコン
が平面的Ｋ−９に成長せず、サファイヤとシリコンとが
所どころひ反応して核が発生し、いろいろな方向への３
次元的なシリコンの結晶ｒが起こり、ＳＯＳ膜中の欠陥
密度の増大およびリア移動度の低下を招くという欠点が
ある。
ＳＯＳ膜を作製するため、サファイヤ基板上てシリコン
が平面的Ｋ−９に成長せず、サファイヤとシリコンとが
所どころひ反応して核が発生し、いろいろな方向への３
次元的なシリコンの結晶ｒが起こり、ＳＯＳ膜中の欠陥
密度の増大およびリア移動度の低下を招くという欠点が
ある。
こで、日本学術振興会薄膜第１３１委員会，プズマ．イ
オンプロセシング小委員会合同研究会料Ｐ．１６〜１９
（昭和５６年１２月１８日）およびｌｐａｎｅｓｅ Ｊ
ｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｖｏ１ ． ２２Ｎｏ ． ７， Ｊｕｌｙ ， １
９８３ ｐｐ ． Ｌ ４３８ 〜４４０ Ｋ記載のよ
うに、豊橋技術科学大学電気電子工学系の石田誠氏ほか
５名により前記の欠点を解消するＳＯＳ膜の製造方法が
報告されている。
オンプロセシング小委員会合同研究会料Ｐ．１６〜１９
（昭和５６年１２月１８日）およびｌｐａｎｅｓｅ Ｊ
ｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ
Ｖｏ１ ． ２２Ｎｏ ． ７， Ｊｕｌｙ ， １
９８３ ｐｐ ． Ｌ ４３８ 〜４４０ Ｋ記載のよ
うに、豊橋技術科学大学電気電子工学系の石田誠氏ほか
５名により前記の欠点を解消するＳＯＳ膜の製造方法が
報告されている。
す々わち第１の工程において、化学的一機械的エッチン
グにより鏡面研磨した主面を（１１０２）とするサファ
イヤ基板上に、スパックリング装置だより室温ておいて
厚さ２０〜２００Ａのバッファ層であるアモルファスシ
リコン膜を形成し、その後第２の工程において、ＣｖＤ
装置知より、前記アモルファスシリコン膜上Ｋ：ＳｉＨ
４の熱分解法による単結晶シリコン膜を９５０〜１０１
０ Ｃの温度でエビタキシャル成長させ、前記両工程に
より前記サファイヤ基板上て単結晶シリコン膜をエビタ
キシャル成長させてＳＯＳ膜を作製するものである。
グにより鏡面研磨した主面を（１１０２）とするサファ
イヤ基板上に、スパックリング装置だより室温ておいて
厚さ２０〜２００Ａのバッファ層であるアモルファスシ
リコン膜を形成し、その後第２の工程において、ＣｖＤ
装置知より、前記アモルファスシリコン膜上Ｋ：ＳｉＨ
４の熱分解法による単結晶シリコン膜を９５０〜１０１
０ Ｃの温度でエビタキシャル成長させ、前記両工程に
より前記サファイヤ基板上て単結晶シリコン膜をエビタ
キシャル成長させてＳＯＳ膜を作製するものである。
ところが、この方法には２つの欠点があり、まず第ＩＫ
１アモルファスシリコン膜をサファイヤ基板上に薄く均
一に形成するためには、シリコンに数１０ｅｖないし数
１００ｅＶのエネルギを与えリコン原子をサファイヤ基
板に突入させなけ會らず、ＳｉＨ４の熱分解法ではシリ
コン原子１０〜数１００ｅＶものエネルギを与えること
がないため、前記したように、アモルファスシン膜のス
パッ脅リング装置およびＳｉＨ４の熱ｑ用のＣＶＤ装置
の２つの装置が必要となり、工）複雑化するという欠点
がある。
１アモルファスシリコン膜をサファイヤ基板上に薄く均
一に形成するためには、シリコンに数１０ｅｖないし数
１００ｅＶのエネルギを与えリコン原子をサファイヤ基
板に突入させなけ會らず、ＳｉＨ４の熱分解法ではシリ
コン原子１０〜数１００ｅＶものエネルギを与えること
がないため、前記したように、アモルファスシン膜のス
パッ脅リング装置およびＳｉＨ４の熱ｑ用のＣＶＤ装置
の２つの装置が必要となり、工）複雑化するという欠点
がある。
第２Ｋ１スパッタリング装置によりアモルファスシリコ
ン膜を形成したサファイヤ基板をＣＶＤ装置に移し替え
る際に、アモルファスシリコン膜が外気にさらされ乙こ
と知女り、前記アモルファスシリコン膜が非常に薄くし
かも活性であるため、アモルファスシリコン膜が酸化さ
れ，あるいは炭素などの汚染物が付着して汚染されてし
まい、アモルファスシリコン膜上知単結晶シリコン膜を
エビタキシャル成長させる前に、たとえば１０００ Ｃ
，５分間という高温の前洗浄処理を行なって前記アモル
ファスシリコン膜上の汚染物を取り除かなければならず
、非常に手間がかかり、しかも前洗浄処理だけでは前記
アモルファスシリコン膜Ｆの酸化物を十分に取り除くこ
とができず、１０００ Ｃという高温で前洗浄処理を行
なう場合にはサファ−ヤ基板からアモルファスシリコン
膜へのアルミウムのオートドーピングが生じ易いという
欠点、ある。
ン膜を形成したサファイヤ基板をＣＶＤ装置に移し替え
る際に、アモルファスシリコン膜が外気にさらされ乙こ
と知女り、前記アモルファスシリコン膜が非常に薄くし
かも活性であるため、アモルファスシリコン膜が酸化さ
れ，あるいは炭素などの汚染物が付着して汚染されてし
まい、アモルファスシリコン膜上知単結晶シリコン膜を
エビタキシャル成長させる前に、たとえば１０００ Ｃ
，５分間という高温の前洗浄処理を行なって前記アモル
ファスシリコン膜上の汚染物を取り除かなければならず
、非常に手間がかかり、しかも前洗浄処理だけでは前記
アモルファスシリコン膜Ｆの酸化物を十分に取り除くこ
とができず、１０００ Ｃという高温で前洗浄処理を行
なう場合にはサファ−ヤ基板からアモルファスシリコン
膜へのアルミウムのオートドーピングが生じ易いという
欠点、ある。
発明の目的〕
の発明は、前記の点に留意してラされたもの〉り、１つ
の装置により旧導体薄膜を形成できうてし、薄膜が形成
途中に外気にさらされる′をなくして薄膜の汚染を防止
し、従来のようｉ洗浄処理を削除し、工程を簡略化する
ととも１１ １Ｉアモルファスシリコン膜への不純物のオートピング
の発生を抑制することを目的とする。
の装置により旧導体薄膜を形成できうてし、薄膜が形成
途中に外気にさらされる′をなくして薄膜の汚染を防止
し、従来のようｉ洗浄処理を削除し、工程を簡略化する
ととも１１ １Ｉアモルファスシリコン膜への不純物のオートピング
の発生を抑制することを目的とする。
この発明は、単結晶絶縁基板上に蒸着法にアモルファス
シリコン膜を薄く形成する工程前記アモルファスシリコ
ン弁膜上にイオン化法により単結晶シリコン膜をエビク
キシャルさせる工程とを含むことを特徴とする半導体薄
膜の製造方法である。
シリコン膜を薄く形成する工程前記アモルファスシリコ
ン弁膜上にイオン化法により単結晶シリコン膜をエビク
キシャルさせる工程とを含むことを特徴とする半導体薄
膜の製造方法である。
したがって、この発明の半導体薄膜の製造方法によると
、蒸着法によりアモルファスシリコン膜を形成し、イオ
ン化蒸着法により単結晶シリコン膜をエビクキシャル成
長させるようにしたことにより、１つの蒸着装ｆｉ Ｋ
よりアモルファスシリコン膜，単結晶シリコン膜を形成
することができ、半導体薄膜が形成途中で外気にさらさ
れることをなくして薄膜の汚染を防止することが可能と
會り程の簡略化を図ることができる。
、蒸着法によりアモルファスシリコン膜を形成し、イオ
ン化蒸着法により単結晶シリコン膜をエビクキシャル成
長させるようにしたことにより、１つの蒸着装ｆｉ Ｋ
よりアモルファスシリコン膜，単結晶シリコン膜を形成
することができ、半導体薄膜が形成途中で外気にさらさ
れることをなくして薄膜の汚染を防止することが可能と
會り程の簡略化を図ることができる。
らに、半導体薄膜の形成途中に従来のようなの前洗浄処
理を行貴う必要が女＜彦り、高温理によるアモルファス
シリコン膜への不純物のートドーピングの発生を抑制す
ることができる。
理を行貴う必要が女＜彦り、高温理によるアモルファス
シリコン膜への不純物のートドーピングの発生を抑制す
ることができる。
１実施例〕
ゝｉ”ｚぎに、この発明を、その１実施例を示した図面
とともに詳細て説明する。
とともに詳細て説明する。
まず第１図に示すように、化学的一機械的エッチングに
より鏡面研磨した主面を（１１０２）とする単結晶サフ
ァイヤ基板（１）を真空度Ｉ Ｘ １０ Ｔｏｒｒに保
持したイオン化蒸着装置の真空室内に配設し、基板（１
）の温度を室温に保持し、蒸発源であるシリコンを前記
装置の電子ビーム源知よる電子ビーム照射てより蒸発さ
せるとともに、熱電子との衝突によりシリコンの蒸気の
一部をイオン化し、イオン化したシリコン京子Ｋ５ＫＶ
の加速電圧を印加し、平均して数１０ｅＶｉいし数１０
０ｅＶのエネルギをシリコン原子に与えてシリコン原子
を加速し、第２図に示すように、シリコン原子を基板（
１）に蒸着させて基板（１）上にイオン化蒸着法による
厚さ４０Ａの薄いアモルファスシリコン膜（２）を形成
する。
より鏡面研磨した主面を（１１０２）とする単結晶サフ
ァイヤ基板（１）を真空度Ｉ Ｘ １０ Ｔｏｒｒに保
持したイオン化蒸着装置の真空室内に配設し、基板（１
）の温度を室温に保持し、蒸発源であるシリコンを前記
装置の電子ビーム源知よる電子ビーム照射てより蒸発さ
せるとともに、熱電子との衝突によりシリコンの蒸気の
一部をイオン化し、イオン化したシリコン京子Ｋ５ＫＶ
の加速電圧を印加し、平均して数１０ｅＶｉいし数１０
０ｅＶのエネルギをシリコン原子に与えてシリコン原子
を加速し、第２図に示すように、シリコン原子を基板（
１）に蒸着させて基板（１）上にイオン化蒸着法による
厚さ４０Ａの薄いアモルファスシリコン膜（２）を形成
する。
つぎに、前記の真空度を維持しながら、基板（１）度を
８０００に加熱して保持し、前記したアモアスシリコン
膜（２）の形成時と同様のイオン化工程により、アモル
ファスシリコン膜（２）上に】コン粗子（３）を蒸着さ
せてイオン化蒸着法１でよド結晶シリコン膜をエビ少キ
シャル成長させ乙。
８０００に加熱して保持し、前記したアモアスシリコン
膜（２）の形成時と同様のイオン化工程により、アモル
ファスシリコン膜（２）上に】コン粗子（３）を蒸着さ
せてイオン化蒸着法１でよド結晶シリコン膜をエビ少キ
シャル成長させ乙。
−のとき、基板（１）の温度を８００ ＣＫ保持しつつ
吉晶シリコン膜を形成することにより、アモルファスシ
リコン膜（２）が単結晶化し、第４図て示すようて、基
板（１）上にエビやキシャル成醍した厚さ１１ｌｍの単
結晶シリコン膜／４）が形成され、半導体薄膜であるＳ
ＯＳ膜（５）が製造され乙。
吉晶シリコン膜を形成することにより、アモルファスシ
リコン膜（２）が単結晶化し、第４図て示すようて、基
板（１）上にエビやキシャル成醍した厚さ１１ｌｍの単
結晶シリコン膜／４）が形成され、半導体薄膜であるＳ
ＯＳ膜（５）が製造され乙。
したがって、前記実施例によると、１つのイオン化蒸着
装１ｉＪＫよりアモルファスシリコン膜（２）および単
結晶シリコン膜を形成することができ、ＳＯＳ膜（５）
が形成途中で外気にさらされることを女くしてアモルフ
ァスシリコン膜（２）等の汚染を防止することが可能と
なり、工程の簡略化を図ることができる。
装１ｉＪＫよりアモルファスシリコン膜（２）および単
結晶シリコン膜を形成することができ、ＳＯＳ膜（５）
が形成途中で外気にさらされることを女くしてアモルフ
ァスシリコン膜（２）等の汚染を防止することが可能と
なり、工程の簡略化を図ることができる。
さらに、ＳＯＳ膜（５）の形成途中に従来のようラ高温
の前洗浄処理を行女う必要が々＜女リ、高温処理Ｋ ヨ
る基板（１）からアモルファスシリコンＩＩ （２）へ
のアルミニウム等のオートドーピングの発生を抑制する
ことができ、前記従来のＳＯＳ膜に比べ単結゛リコン膜
（４）中の欠陥密度を大幅に減少させ、１リア移動度を
向上オ乙ことができる。
の前洗浄処理を行女う必要が々＜女リ、高温処理Ｋ ヨ
る基板（１）からアモルファスシリコンＩＩ （２）へ
のアルミニウム等のオートドーピングの発生を抑制する
ことができ、前記従来のＳＯＳ膜に比べ単結゛リコン膜
（４）中の欠陥密度を大幅に減少させ、１リア移動度を
向上オ乙ことができる。
なお、アモルファスシリコン膜（２）はイオン化蒸以外
の通常の蒸着法てより形成してもよい。
の通常の蒸着法てより形成してもよい。
また、サファイヤ基板（１）に代え、単結晶スピネ膜を
使用しても、この発明を同様て実施するこができる。
使用しても、この発明を同様て実施するこができる。
444１ 図面の簡単會説明
図面は、この発明の半導体薄膜の製造方法の１実施例を
示し、第１図ないし第４図はそれぞれ製造工程を示す断
面図である。
示し、第１図ないし第４図はそれぞれ製造工程を示す断
面図である。
（１）・・・サファイヤ基板、（２）・・・アモルファ
スシリコン膜、１．４）・・・単結晶シリコン膜、（５
）・・・ＳＯＳ膜。
スシリコン膜、１．４）・・・単結晶シリコン膜、（５
）・・・ＳＯＳ膜。
Claims (1)
- 【特許請求の範囲】 ■ 単結晶絶縁基板上に蒸着法によりアモル］スシリコ
ン膜を薄く形成する工程と、前記アｊ？ １７スシリコン→膜上にイオン化蒸着法によ迅シリコン
膜をエビタキシャル成長させる工程を含むことを特徴と
する半導体薄膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3531784A JPS60180142A (ja) | 1984-02-28 | 1984-02-28 | 半導体薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3531784A JPS60180142A (ja) | 1984-02-28 | 1984-02-28 | 半導体薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180142A true JPS60180142A (ja) | 1985-09-13 |
Family
ID=12438426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3531784A Pending JPS60180142A (ja) | 1984-02-28 | 1984-02-28 | 半導体薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05179800A (ja) * | 1991-12-27 | 1993-07-20 | Ono Tatsuo | 支柱装置 |
| US6573160B2 (en) * | 2000-05-26 | 2003-06-03 | Motorola, Inc. | Method of recrystallizing an amorphous region of a semiconductor |
| KR100676201B1 (ko) | 2005-05-24 | 2007-01-30 | 삼성전자주식회사 | 원자층 적층법을 이용한 반도체 디바이스 제조방법 |
-
1984
- 1984-02-28 JP JP3531784A patent/JPS60180142A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05179800A (ja) * | 1991-12-27 | 1993-07-20 | Ono Tatsuo | 支柱装置 |
| US6573160B2 (en) * | 2000-05-26 | 2003-06-03 | Motorola, Inc. | Method of recrystallizing an amorphous region of a semiconductor |
| KR100676201B1 (ko) | 2005-05-24 | 2007-01-30 | 삼성전자주식회사 | 원자층 적층법을 이용한 반도체 디바이스 제조방법 |
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