JPS60179667A - Checking method of hybrid ic - Google Patents
Checking method of hybrid icInfo
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- JPS60179667A JPS60179667A JP59037130A JP3713084A JPS60179667A JP S60179667 A JPS60179667 A JP S60179667A JP 59037130 A JP59037130 A JP 59037130A JP 3713084 A JP3713084 A JP 3713084A JP S60179667 A JPS60179667 A JP S60179667A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は配線基板上に複数個のＩＣチップを含む複数個
の電子的機能要素をチップ状態で実装し、各ＩＣチップ
の信号入出力用の対応するインナーリードポンディング
パッドを、それぞれ共通に対応する入出力端子に接続し
たハイブリッド川ｃにお（プる各ＩＣチップの検査方法
に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention mounts a plurality of electronic functional elements including a plurality of IC chips in a chip state on a wiring board, and provides signal input/output for each IC chip. The present invention relates to a method of testing each IC chip by connecting corresponding inner lead bonding pads to a hybrid circuit in which respective corresponding inner lead bonding pads are commonly connected to corresponding input/output terminals.
［発明の技術的背景とその問題点］
ハイブリッドＩＣは、Ｍ１図に示すように、配線基板１
上へ【Ｃチップ２１〜２４や図示しない各種の電子的機
能要素をチップ状態で実装し、その側面に、信号入出力
用あるいは電源用の入出力端子３１．３２、・・・を植
設して構成されている。[Technical background of the invention and its problems] As shown in diagram M1, a hybrid IC has a wiring board 1.
Top [C chips 21 to 24 and various electronic functional elements not shown are mounted in a chip state, and input/output terminals 31, 32, etc. for signal input/output or power supply are implanted on the side thereof. It is composed of
第２図は、第１図に示したハイブリッドＩＣの内部回路
図であり、各ＩＣチップ２１〜２４の対応する信号入出
力用のインナーリードポンディングパッドは、リード線
４＋ａ〜４ｓａ 、、４＋ｂ〜４５ｂ、４１０〜４ｓｃ
により共通に接続され、かつこれらはリード線４１〜４
５へ共通に接続された入出力端子５１〜５５に接続され
ている。また各ＩＣチップ２１〜２４の共通の電源用お
よびグランド用のインナーポンディングパッドは共通の
電源パターン６、グランドパターン７にリード線８１〜
８４．９ ＋〜９４により接続され、かつこれらの電源
パターン６、グランドパターン７は、それぞれ入出力端
子５６．５７に接続されている。FIG. 2 is an internal circuit diagram of the hybrid IC shown in FIG. 45b, 410~4sc
and these are connected in common by lead wires 41 to 4.
It is connected to input/output terminals 51 to 55 which are commonly connected to the terminals 5 and 5. In addition, the inner bonding pads for the common power supply and ground of each IC chip 21 to 24 are connected to the common power supply pattern 6 and the ground pattern 7 to the lead wires 81 to 24.
84.9 + to 94, and these power supply patterns 6 and ground patterns 7 are connected to input/output terminals 56 and 57, respectively.
しかして、従来このようなハイブリッドＩＣに電気的直
流特性不良が生じた場合、どの１ｃチツプに起因する不
良であるかを発見するためには、各ＩＣチップの信号入
出力用のインナーリードポンディングパッド毎に対応す
る入出力端子をハイブリッドＩＣに独立に設け、各ＩＣ
チップを独立化させて、個々のＩＣチップについて電気
的直流特性の良否を判定する方法がとられていた。Conventionally, when a defect in electrical DC characteristics occurs in such a hybrid IC, in order to discover which 1C chip is caused by the defect, it is necessary to check the inner lead bonding for signal input and output of each IC chip. Input/output terminals corresponding to each pad are provided independently on the hybrid IC, and each IC
A method has been used in which the chips are made independent and the quality of the electrical DC characteristics of each IC chip is determined.
しかしながらこのような方法Ｃは、入出力端子の数が多
くなり、ハイブリッドＩＣの小型軽量化が困難になると
いう難点があった。However, this method C has the disadvantage that the number of input/output terminals increases, making it difficult to reduce the size and weight of the hybrid IC.
［発明の目的］
本発明はかかる従来の事情に対処してなされたもので、
最小限の検査用の入出力端子の増設によってハイブリッ
ドＩＣの小型化を保ちつつ不良ＩＣチップを容易に発見
することができるようにしたハイブリッドｆｃの検査方
法を提供することを目的とする。[Object of the invention] The present invention has been made in response to such conventional circumstances,
It is an object of the present invention to provide a method for testing a hybrid FC, which allows a defective IC chip to be easily found while maintaining the miniaturization of the hybrid IC by adding a minimum number of input/output terminals for testing.
［発明の概豊］
すなわち本発明のハイブリッドＩＣの検査方法は、配線
基板上に複数個のＩＣチップを含む複数個の電子的機能
要素をチップ状態Ｃ実装し前記各ＩＣチップの信号入出
力用の対応するインナーリードポンディングパッドをそ
れぞれ共通に対応する入出力端子に接続してなるハイブ
リッドＩＣの前記各１Ｇを検査する方法において、前記
ハイブリッドＩＣへ前記入出力端子と別個にＩＣチップ
の数に対応する数の入出力端子を設け、かつ各ＩＣチッ
プのインナーリードボンイングパッドに共通に接続され
た電源パターンまたはグランドパターンのいずれか一方
を、各ＩＣチップ毎に分割して前記ＩＣチップの数に対
応して個別に設けられ１＝入出力端子に接続するととも
に、前記共通に接続された各入出力端子に、ローレベル
とハ′イレベルの電圧を印加して前記個別に設けられた
各人出ノコ端子に流れる電流値を比較して電気的直流特
性の不良なＩＣチップを発見することを特徴としている
。[Summary of the Invention] That is, the hybrid IC testing method of the present invention mounts a plurality of electronic functional elements including a plurality of IC chips on a wiring board in a chip state C, and performs signal input/output for each of the IC chips. In the method for inspecting each of the above-mentioned 1G of a hybrid IC in which the corresponding inner lead bonding pads of the hybrid IC are connected to the corresponding input/output terminals in common, Either the power supply pattern or the ground pattern, which has the corresponding number of input/output terminals and is commonly connected to the inner lead bonding pad of each IC chip, is divided for each IC chip to determine the number of IC chips. In addition to connecting to the input/output terminals provided individually corresponding to the input/output terminals corresponding to It is characterized by comparing the current values flowing through the outlet terminals to find IC chips with poor electrical DC characteristics.
［発明の実施例コ 以下本発明の詳細を第３図を用いて説明する。[Embodiments of the invention] The details of the present invention will be explained below with reference to FIG.
第３図は第１図に示したハイブリッドＩＣの内部回路図
である。なお第３図において、第２図と共通する部分に
は同一符号が付しである。FIG. 3 is an internal circuit diagram of the hybrid IC shown in FIG. 1. In FIG. 3, parts common to those in FIG. 2 are given the same reference numerals.
同図において、各ＩＣチップ２１〜２４の対応する信号
入出力用のインナーリードポンディングパッドは、リー
ド線４１ａ〜４５ａ、４１ｂ〜４ｓ’ｌｌ、４＋Ｃ〜４
ｓＣにより共通に接続され、かつこれらはリード線４１
〜４５へ共通に接続された入出力端子５１〜５５に接続
されている。In the same figure, the inner lead bonding pads for signal input/output corresponding to each IC chip 21 to 24 are lead wires 41a to 45a, 41b to 4s'll, 4+C to 4
sC, and these are connected in common by the lead wire 41.
It is connected to input/output terminals 51 to 55 which are commonly connected to terminals 51 to 45.
また各ＩＣチップ２１〜２４の共通のグランド用のイン
ナーポンディングパッドは、共通のグランドパターン７
にリード線９１〜９４により接続され、かつこのグラン
ドパターン７は、入出力端子５７に接続され°Ｃいる。In addition, the inner bonding pads for the common ground of each IC chip 21 to 24 are connected to the common ground pattern 7.
The ground pattern 7 is connected to the input/output terminal 57 by lead wires 91 to 94.
また各ＩＣチップ２１〜２４の電源用のインナーポンデ
ィングパッドは、それぞれＩＣチップ毎に分割された電
源パターン６８〜６ｄに接続され、かつこれらの電源パ
ターン６ａ〜６ｄは、それぞれ別個に設けた入出力端子
５６ａ〜５．ｄに接続されている。Further, the inner bonding pads for power supply of each IC chip 21 to 24 are connected to power supply patterns 68 to 6d divided for each IC chip, respectively, and these power supply patterns 6a to 6d are connected to separately provided input pads. Output terminals 56a-5. connected to d.
このハイブリッドＩＣは次のようにして検査され、各Ｉ
Ｃチップの不良が発見される。This hybrid IC was tested as follows, and each I
A defective C chip is discovered.
第４図は、上記のハイブリッドＩＣを検査用の外部回路
に接続した状態を示す結線図である。FIG. 4 is a wiring diagram showing a state where the above hybrid IC is connected to an external circuit for testing.
図において、入出力端子５１〜５５には、それぞれスイ
ッチ１０＋〜１ｏ５を介して、共通配線１１によりそれ
ぞれハイレベル、例えば５ｖと、ローレベル、例えばｏ
ｖの信号ｌ、７Ｊ換用のスイッチ１２に接続されている
。In the figure, input/output terminals 51 to 55 are connected to a high level, e.g., 5V, and a low level, e.g.
It is connected to a switch 12 for converting signals l and 7J of v.
符号１３は、スイッチ１２と共通配線１１間に介挿され
た接続確認のための電流計である。また新たに設けた入
出力端子５ｓａ〜５６ ｄは、それぞれ電流計１４ａ〜
１４ｄを介して共通配線１５に接続され、この共通配線
１５は図示を省略した電源に接続されている。Reference numeral 13 denotes an ammeter inserted between the switch 12 and the common wiring 11 for checking the connection. In addition, the newly provided input/output terminals 5sa to 56d are connected to the ammeters 14a to 14a, respectively.
It is connected to a common wiring 15 via 14d, and this common wiring 15 is connected to a power source (not shown).
しかして、上記ハイブリッドＩＣの各ＩＣチップを検査
するにあたっては、検査すべきハイブリッドＩＣを上記
のように外部回路に接続した後、まずスイッチ１３をハ
イレベル側に投入し、スイッチ１０１〜１０５を順に接
続していき、それぞれの場合の電流計１４ａ〜１４ｄの
指示値を記録しておく。Therefore, in order to test each IC chip of the hybrid IC, after connecting the hybrid IC to be tested to the external circuit as described above, first turn on the switch 13 to the high level side, and then turn the switches 101 to 105 in order. The connections are made, and the readings of the ammeters 14a to 14d in each case are recorded.
次にスイッチ１３をローレベル側に倒して同様の測定を
行ない、これらの測定値を相互に、もしくは予め設置し
た標準値と比較して、これによって電流計１４ａ〜１４
ｄの指示値が異常値を示した端子に接続されたＩＣチッ
プを不良と判定する。Next, turn the switch 13 to the low level side and perform similar measurements, and compare these measured values with each other or with a standard value installed in advance.
The IC chip connected to the terminal for which the indicated value of d shows an abnormal value is determined to be defective.
なお以上の実施例では、各ＩＣチップに接続する電源パ
ターンを各ＩＣチップに対応させて分割し、これを新た
に設けた入出力端子に接続した例につき説明したが、本
発明はかかる実施例に限定されるものではなく、グラン
ドパターンを各ＩＣチップに対応させて分割し、これら
を新たに設けた入出力端子に接続するようにしてもよい
。In the above embodiment, an example was explained in which the power supply pattern connected to each IC chip was divided corresponding to each IC chip and connected to a newly provided input/output terminal, but the present invention is not limited to such an embodiment. The present invention is not limited to this, and the ground pattern may be divided corresponding to each IC chip, and these may be connected to newly provided input/output terminals.
［発明の効果］
以上説明しように本発明のハイブリッドＩＣの検査方法
によれば、ハイブリッドＩＣにＩＣチップを実装後に不
良ＩＣチップを発見する検査をすることができる。従っ
て、不良ＩＣチップを交換して修正することが可能であ
り、ハイブリッドＩＣのコストダウンを図ることができ
る。[Effects of the Invention] As explained above, according to the hybrid IC testing method of the present invention, it is possible to perform testing to find a defective IC chip after mounting the IC chip on the hybrid IC. Therefore, it is possible to replace and repair the defective IC chip, and it is possible to reduce the cost of the hybrid IC.
また、ハイブリッドＩＣの特性検査工程を簡素化するこ
ともでき、これによってもコストダウンを図ることかで
きる。Furthermore, the process of testing the characteristics of the hybrid IC can be simplified, which can also reduce costs.
第１図は従来のハイブリッドＩＣの外観斜視図、第２図
はその結線図、第３図は本発明の一実施例に用いられる
ハイブリッドＩＣの結線図、第４図は検査時における外
部回路との結線図である。
１・・・・・・・・・・・・・・・・・・配線基板２１
〜２４・・・・・・ＩＣチップ
３１〜３５・・・・・・入出力端子
４＋ａ 〜４５ ａ １
４＋ｂ 〜４５ ｂ １
４＋Ｃ〜４５ Ｃ。
９１〜９４・・・・・・リード線
５１〜５７．５６ ａ 〜５６ｄ
・・・・・・入出力端子
６．６８〜６ｄ
・・・・・・電源パターン
７・・・・・・・・・・・・・・・・・・グランドパタ
ーン１０１〜１０ｓ、１２
・・・・・・スイッチ
１３．１４ａ 〜１４ｄ
・・・・・・電流計
代理人弁理士 須 山 佐 −
第１図Fig. 1 is an external perspective view of a conventional hybrid IC, Fig. 2 is a wiring diagram thereof, Fig. 3 is a wiring diagram of a hybrid IC used in an embodiment of the present invention, and Fig. 4 is an external circuit diagram at the time of inspection. FIG. 1・・・・・・・・・・・・・・・Wiring board 21
~24...IC chips 31-35...Input/output terminals 4+a ~45 a 1 4+b ~45 b 1 4+C ~ 45 C. 91-94...Lead wires 51-57.56a-56d...Input/output terminals 6.68-6d...Power supply pattern 7... ......Ground pattern 101 to 10s, 12...Switches 13.14a to 14d...Ammeter agent Patent attorney Satoshi Suyama - Figure 1
Claims (1)
電子的機能要素をチップ状態で実装し前記各ＩＣチップ
の信号入出力用の対応するインナーリードポンディング
パッドをそれぞれ共通に対応する入出力端子に接続して
なるハイブリッドＩＣの前記各ＩＣを検査する方法にお
いて、前記ハイブリッドＩＣへ前記入出力端子と別個に
ＩＣチップの数に対応する数の入出力端子を設け、かつ
各ＩＣチップのインナーリードボンイングパッドに共通
に接続された電源パターンまたはグランドパターンのい
ずれか一方を、各ＩＣチップ毎に分割して前記ＩＣチッ
プの数に対応して個別に設けられた入出力端子に接続す
るとともに、前記共通に接続された各入出力端子に、ロ
ーレベルとハイレベルの電圧を印加して前記個別に設け
られた各入出力端子に流れる電流値を比較して電気的直
流特性の不良なＩＣチップを発見することを特徴とする
ハイブリッドＩＣの検査方法。(1) A plurality of electronic functional elements including a plurality of IC chips are mounted in chip form on a wiring board, and corresponding inner lead bonding pads for signal input/output of each of the IC chips are commonly connected to each other. In the method of inspecting each IC of a hybrid IC connected to input/output terminals, the hybrid IC is provided with input/output terminals of a number corresponding to the number of IC chips separately from the input/output terminals, and each IC chip is Either the power supply pattern or the ground pattern commonly connected to the inner lead bonding pad of the IC chip is divided for each IC chip and connected to input/output terminals provided individually corresponding to the number of the IC chips. At the same time, low level and high level voltages are applied to each of the commonly connected input/output terminals, and the current values flowing through each of the individually provided input/output terminals are compared to determine if the electrical DC characteristics are defective. A hybrid IC inspection method characterized by discovering an IC chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037130A JPS60179667A (en) | 1984-02-28 | 1984-02-28 | Checking method of hybrid ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037130A JPS60179667A (en) | 1984-02-28 | 1984-02-28 | Checking method of hybrid ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60179667A true JPS60179667A (en) | 1985-09-13 |
Family
ID=12489028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037130A Pending JPS60179667A (en) | 1984-02-28 | 1984-02-28 | Checking method of hybrid ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179667A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177077A (en) * | 1987-01-19 | 1988-07-21 | Hitachi Electronics Eng Co Ltd | Checking device of ic |
| JP2011022104A (en) * | 2009-07-21 | 2011-02-03 | Daikin Industries Ltd | Method and device for inspecting opening/short-circuit of external terminal in integrated circuit |
| JP2012094919A (en) * | 2004-03-26 | 2012-05-17 | Rambus Inc | Semiconductor device with multiple ground planes |
-
1984
- 1984-02-28 JP JP59037130A patent/JPS60179667A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177077A (en) * | 1987-01-19 | 1988-07-21 | Hitachi Electronics Eng Co Ltd | Checking device of ic |
| JP2012094919A (en) * | 2004-03-26 | 2012-05-17 | Rambus Inc | Semiconductor device with multiple ground planes |
| JP2011022104A (en) * | 2009-07-21 | 2011-02-03 | Daikin Industries Ltd | Method and device for inspecting opening/short-circuit of external terminal in integrated circuit |
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