JPS60175181A - Parallel inner product operating method - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
仁の発明は並列データ処理装置を用いて高速に内積計算
を行う演算方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] Jin's invention relates to an arithmetic method for performing inner product calculations at high speed using a parallel data processing device.
Ｃ従来技術〕
従来のこの種の内積計算を行う演算方式には加算機能を
含んだ９組合せ回路による乗算器を、複数組み合わせた
回路を用いる方法がある。今、説明のためにこれらの機
能を持った乗算器として配列型乗算器を考察する。第１
図に示す回路（１］は全加算器（Ｆｕｌｌ Ａｄｄｅｒ
’）であり、入力Ｘｓ ７ｅ Ｅｌ出力ｓ、ｃに関し
次の機能を与える。C. Prior Art] A conventional arithmetic method for performing this type of inner product calculation is a method using a circuit in which a plurality of multipliers each having a nine combinational circuit including an addition function are combined. For the sake of explanation, we will now consider an array type multiplier as a multiplier with these functions. 1st
The circuit (1) shown in the figure is a full adder (Full Adder).
') and gives the following function regarding the input Xs 7e El output s, c.
θ−Ｘ■ｙ■２
０ ！ ｘ−ｙ’＋ｙ−ｇ ＋ Ｚ−Ｘ但し■は排他的
論理和を、・は陶理積を、＋は痢埋和を表わす。この全
加算器（１）を第２図に示す様に規則・的に配置するこ
とにより配列型乗算器が構成される。すなわち第２図中
１回路（２１から回路（２〃はすべて第１図の全加算器
（１）と同様の回路である。θ−X■y■2 0! x-y'+y-g+Z-X However, ■ represents an exclusive OR, . represents a multiplication, and + represents a smear. By regularly arranging the full adders (1) as shown in FIG. 2, an array type multiplier is constructed. That is, circuits 1 to 2 in FIG. 2 are all circuits similar to the full adder (1) in FIG. 1.
ここで符号を含まない２進数を〔〕２ ”ｎ−ｌＸｎ−２°°°ＸＯ と表わすことにする。すなわち。Here, the binary number without the sign is []2 ”n-lXn-2°°°XO I will express it as Namely.
［Ｘｎ−Ｉ Ｉｎ−２・・’ Ｘｇ ］２＝ Ｘｎ−Ｉ
Ｘ ２ ｎ−’ ＋ Ｉｎ−２Ｘ ２°−２＋・・・
＋ｘ ｏＸ２°−Σｘ１２１
となる。この表わし方に基づくと、第２図の乗算器は。[Xn-I In-2...' Xg ]2= Xn-I
X 2 n-' + In-2X 2°-2+...
+x oX2°-Σx121. Based on this representation, the multiplier in FIG.
被乗数 Ａ ” Ｃａ 、Ｓ ａ ２ ＆１ａ ｏ ］
２２乗数 Ｂ！〔ｂ３ｂ２ｂ１ｂｏ］２
加算される数 Ｐ＝ｒｐ７ｐ６ｐ５ｐ４ｐ、、ｐ２ｐ１
ｐ□）２Ｑ−ｒｑ、、ｑ２ｑ１ｑｏ）２
結果 Ｒ” 〔ｒＢｒ ７ｒ６ｒ５ｒ４ｒ４５ｒ２ｒ１
ｒｇ１２を用いて
Ｒ謬ＡＢ＋Ｐ＋Ｑ
となる。すなわち、全加算器回路（２１〜ａηには、被
乗数１乗数から作成される部分積が各々人力されてお勺
、各全加算器からの和（Ｓ）１桁上げ（０）を順次伝播
し、積をめている。なお全加算器０８〜ｒ２υでは部分
積の入力はなく、最終的な積をめるための桁上げ伝播の
みを行っている。また全加算器（２１〜（５１，＋６１
． ｆｌＱ、 （１４１，（ｌｉｅには、上段からの和
（Ｓ）１桁上げ（ｃ）が存在しないため、加算される数
Ｐ、 Ｑが各桁に合わせて入力される。さて、この配列
型乗算器を用いて内積計算を行うことを考えるために。Multiplicand A ” Ca , S a 2 &1a o ]
22 multiplier B! [b3b2b1bo]2 Number to be added P=rp7p6p5p4p,, p2p1
p□)2Q-rq,,q2q1qo)2 Result R” [rBr 7r6r5r4r45r2r1
Using rg12, it becomes R error AB+P+Q. That is, in the full adder circuits (21 to aη), the partial products created from the multiplicand and the multiplier are manually input, and the sum (S) and one-digit increment (0) from each full adder are sequentially propagated. , products are calculated.Full adders 08 to r2υ do not receive partial product inputs, and perform only carry propagation to calculate the final product.Also, full adders (21 to (51, +61
．． flQ, (141,(lie) does not have the sum (S) and carry-up (c) from the upper row, so the numbers P and Q to be added are input according to each digit.Now, this array type To consider performing inner product calculations using multipliers.
例として下記の内積を扱う。すなわち請求める内積を８
とする′と。As an example, use the inner product below. In other words, the inner product that can be claimed is 8
and '.
Ｂ −ＡＢ ＋ ＣＤ ＋ ＥＦ ＋ ＧＨ・・・・・
・■但し Ａ ” ＣＦＬｓ ＆２＆１ａｏ］２Ｂ ＝
Ｃｂｓ ｂ２１）１ ｂｏ ］２Ｃ−ＣＣ、％ Ｃ２
Ｃ１Ｑ ｏ ］ ２Ｄ −Ｃｄ ｙ、ｄ ２ ｄ、ｄ
ｏ ）２トＣｅ ｓ ｅ ２ ｅ１１３ ｏ ］ Ｆ
”” Ｃｆ ３ ｆ ２ ｆｌ ｆ ｏ ］２Ｇ−１”
ｇ３ｇ２ｇ１ｇｏ１２． ｎ＝［ｈ３ｈ２ｈ１ｈｏ）２
Ｂ ”” （８９８６８７Ｅ１６８５’８４１ｉ１３８
２８１８０）２この場合には第２図に示す配列型乗算器
τ４個用意する。まず第１の乗算器の乗数、被乗数とし
てＡ、Ｂを入力し加算される故に対応する部分に０を入
力する。すなわち、第１の乗算器の出力には積ＡＢが得
られる。次に第２の乗算器の乗数、被乗数としてＯ，Ｄ
を入力し、加算される数に対応する部分に第１の乗算器
の出力を入力する。第２図の例で示した様に、この加算
される数にはＰ。B - AB + CD + EF + GH...
・■However, A ” CFLs &2&1ao]2B =
Cbs b21) 1 bo ]2C-CC, % C2
C1Q o ] 2D −Cdy, d 2 d, d
o ) 2 Ce 2 e113 o ] F
"" Cf 3 f 2 fl fo ] 2G-1"
g3g2g1go12. n=[h3h2h1ho)2
B ”” (898687E1685'841i138
28180)2 In this case, four array type multipliers τ shown in FIG. 2 are prepared. First, A and B are input as the multiplier and multiplicand of the first multiplier, and since they are added, 0 is input into the corresponding part. That is, the product AB is obtained at the output of the first multiplier. Next, the multiplier of the second multiplier, O, D as the multiplicand
is input, and the output of the first multiplier is input to the part corresponding to the number to be added. As shown in the example of Figure 2, this number to be added is P.
Ｑ、２個の数が存在するが、第２の乗算器においてはＰ
側を使用し、Ｑ側は０とする。この結果第２の乗算器の
出力には ＡＢ ＋ ＣＤ が得られる０第３．第４の
乗算器についても同様に各々第２゜第３の乗算器の出力
結果を加算される数として入力し、被乗数９乗数を各々
Ｅと？、 ＧとＨとすれば第４の乗算器の出力としてめ
る内積Ｓが侍られる。Q, there are two numbers, but in the second multiplier P
side, and the Q side is set to 0. As a result, AB + CD is obtained at the output of the second multiplier. Similarly, for the fourth multiplier, the output results of the second and third multipliers are input as the numbers to be added, and the multiplicand 9 and the multiplier are each E? , G and H, the inner product S can be served as the output of the fourth multiplier.
さて以上述べてきた様に第２図に示す配列型乗算器をめ
る内積の積項の数だけ用意し、それらを相互に接続すれ
ば内積計算を行う演算回路は得られる。しかしながら、
これらには次に示す欠点がある。例として、上記の０式
で表わされるデータ長がすべて４ビツトで、データ数が
８１固（積項の数は４個）の場合を考察する。As described above, an arithmetic circuit for calculating an inner product can be obtained by preparing the array type multiplier shown in FIG. 2 as many as the product terms of the inner product and interconnecting them. however,
These have the following drawbacks. As an example, consider the case where the data length expressed by the above equation 0 is all 4 bits and the number of data is 81 (the number of product terms is 4).
（１） データ長が１つでも４ビツトを越えるものが存
在した場合、求めるべき内積のデータを４ビツトごとに
分割して何度も第２図の乗算器を使用することになり、
データの取シ出し、データのセットなど無駄な時間を必
要とする。(1) If even one data length exceeds 4 bits, the data of the inner product to be calculated will be divided into 4-bit units and the multiplier shown in Figure 2 will be used many times.
Retrieving data and setting data requires wasted time.
（２１逆にデータ長が１例えばすべて２ビツトと半分の
長さであっても、データ数は８個に限定され１乗算器の
半分は未使用となる。すなわち使用効率が悪くなる。(21) Conversely, even if the data length is 1, for example all 2 bits, which is half the length, the number of data is limited to 8 and half of one multiplier is unused. In other words, usage efficiency deteriorates.
以上の点は１乗算器が配列型乗算器の場合だけで 。The above points apply only when the 1 multiplier is an array type multiplier.
なく、任意の組合せ回路による乗算器に関して註えるこ
とである。Note that this does not apply to any combinational multiplier.
この発明はこれらの欠点を解決するためになされたもの
で、以下に定義する並列データ処理装置を用いて任意の
データ長の任意個の積項から成る内積計算を高速に行え
る演算方式を提供するものである。This invention has been made to solve these drawbacks, and provides an arithmetic method that can perform inner product calculations consisting of any number of product terms of any data length at high speed using a parallel data processing device defined below. It is something.
以下この発明の実施例を図面に示し詳細にＮ５！明する
。Embodiments of this invention will be shown in the drawings below and will be described in detail. I will clarify.
まずこの発明で使用する並列データ処理装置を定義する
。第３図はこの発明の実施例による演算要素（２）を示
し、以下この演算要素−をセルと呼ぶ。First, a parallel data processing device used in this invention will be defined. FIG. 3 shows a calculation element (2) according to an embodiment of the present invention, and hereinafter this calculation element will be referred to as a cell.
セル婚の仕様は次の通りである〇
入カニ ｓｉｎ ｌ ａ１＠ ｂｊ ” ｉｎ （各１
ビツト）出カニ５ａｂｃ（各１ビツト）
ｏｕｔ’ ｉ’ ｊ’ ｏｕｔ
内部レジしシフ Ｆ （１ビツトレジスタ）機能： ｉ
ｆ Ｆ−ＯｔｈθｎＢｏｕｔ←８ｉｎ■’１ｎｏｕｔ
ｉｎ １ｎ
ａｌｏａｌ
ｊ
ｉｆ Ｆ−１ｔｈｅｎ ８ｏｕｔ＋−８ｉｎ■ｃｉｎ■
ａ１・ｂｊＣＯｕｔ ’７８ｉｎ”ｉｎ”ｉｎ″２Ｌ１
°ｂｊ＋０ｉｎ”ｉ°ｂ＋＋
ａｌｏａｌ
１）ｊ４− ｂｊ
但しθ、・、＋は前述と同様である。The specifications for cell marriage are as follows.
Bit) Output 5abc (1 bit each) out'i'j' out Internal register shift F (1 bit register) Function: i
f F-OthθnBout←8in■'1nout
in 1n aloal j if F-1then 8out+-8in■cin■
a1・bjCOut '78in"in"in"2L1
°bj+0in"i°b++ aloal 1) j4- bj However, θ, . . . + are the same as above.
すなわち、Ｆレジスタ（２）が制御レジスタの役割を行
い、もしこの値が％ ｇ ／／ならば＋ ａ１＊ １）
ｊの値を素通シさせると共に８□□とＣ１ユのデータの
加算を行う。またもし１１Ｎならばａｌｌ １）１の値
の素通りと共に８□。、ｃｉ。、ａｌ・ｂｊ の値の加
算を行う。その結果は各々その和が８゜ｕｔに９桁上げ
がＣ０ｕｔに出力される。That is, the F register (2) plays the role of a control register, and if this value is % g // then + a1 * 1)
The value of j is passed through, and the data of 8□□ and C1 are added. Also, if 11N, all 1) 8□ along with the passing of the value of 1. , ci. , al·bj are added. For each result, the sum is 8°ut and the 9-digit carry is outputted to C0ut.
さて このセル＠を２次元格子状に配置することによシ
この発明の実施例で使用する並列データ処理装置を構成
できる。この例を第４図に示す。Now, by arranging these cells in a two-dimensional grid, the parallel data processing device used in the embodiment of this invention can be configured. An example of this is shown in FIG.
第４図はセル（ハ）を６Ｘ６個配置した場合を表わして
いる。す、なわちセルＱ４〜セル（ｓ９）山 セル（２
１と同一のものである。FIG. 4 shows a case where 6×6 cells (C) are arranged. That is, cell Q4 to cell (s9) mountain cell (2
It is the same as 1.
以下、このようなセル（至）を２次元配置した屈列デー
タ処理装置を用いて内積をめる方法を述べるＯ
まず、第２図の配列型乗算器の変形を考察する。A method for calculating the inner product using a data processing device in which such cells are arranged two-dimensionally will be described below. First, a modification of the array type multiplier shown in FIG. 2 will be considered.
すなわち、第２図中 全加算器（２１〜顛は同一データ
を同一方向に伝播させるが、全加算器側〜Ｑυはその桁
上けｃｉ左方向に伝播する。この全加算器ｆｌ１１−；
ｔ９υを全加算器（２１〜（Ｉ７１と同様に左下方向
に桁上げを伝播させる憾に変形した乗算器紫紺５図に示
す０
第５図において、全加算器（６０）〜（７５）間の接続
は、第２図の全加算器（２）〜旺η間の接続と同じであ
る。全加算器（７６）−（８９）は、第２図の全加算器
ｔＵｔ〜Ｉ２Ｄ間の接続を他の全加算器（２１〜顛間の
接続と同一となる様に変形したためにっけ加わったもの
である。（但し１図中入力が誉かれていない所は◎７
の入力とする。）
さてｖ、５図を構成する全加算器に若干の変形を加える
０まず１部分積の入力が全加算器（６ｏ）〜（７５）で
行われていたが、これらの値を外部から行える様にする
◇すなわち１例えば全加算器（６ｏ）〜（ＩＳ？りには
共通にす。という値が入力されているため。That is, in FIG. 2, the full adders (21 to 21) propagate the same data in the same direction, but the full adders to Qυ propagate the carry ci to the left. This full adder fl11-;
t9υ is the full adder (21 to (Similar to I71, a severely deformed multiplier that propagates the carry toward the lower left. The connections are the same as the connections between full adders (2) and Oη in Figure 2. Full adders (76) to (89) are the same as the connections between full adders tUt to I2D in Figure 2. It was added because it was modified to be the same as the connection between the other full adders (21 to 21).
As input. ) Now, let's make a slight modification to the full adders that make up Figure 5. First, partial products were input to the full adders (6o) to (75), but these values can be input externally. ◇That is, 1, for example, is common to the full adder (6o) to (IS?). This is because the value is input.
この外部人力を全加算器（６ｏ）に与え、他の全加算器
（６１）〜（６３）への入力は、１＠に左方からセル間
を伝播させて行う。次に部分積の入力を必要とする全加
算器（６０）〜（７５）と必要としない全加算器（７６
）〜（８９）とを区別するため、１ビツトの制御レジス
タ（以後、Ｆレジスタと呼ぶ）を設ける。すなわちこの
ＦレジスタがＩ１１＃ならば頓に隣接する今加′算器か
ら送られてぐる入力データがら部分積を作成して加算を
施し、Ｆレジスタが％ｏ〃ならば９部分積の作成は行わ
ない様にする。This external human power is given to the full adder (6o), and input to the other full adders (61) to (63) is performed by propagating 1@ between cells from the left. Next, full adders (60) to (75) that require input of partial products and full adders (76) that do not require partial product input.
) to (89), a 1-bit control register (hereinafter referred to as F register) is provided. That is, if this F register is I11#, a partial product is created and added from the input data sent from the adjacent adder, and if the F register is %o, a 9-part product is created. Try not to do it.
以上の点を全加算器に付加すると、第３図のセル＠が得
られる。またこのセル＠を第５図の乗算器の全加算器と
置き換えることにより、第６図の乗算器が得られる。但
し、以後の説明のため第６図では第５図の乗算器全体を
４５０時計方向と反対に回転させて図示しである。また
各セル間の接続は使用するラインのみを明記している。When the above points are added to the full adder, the cell @ shown in FIG. 3 is obtained. Moreover, by replacing this cell @ with the full adder of the multiplier of FIG. 5, the multiplier of FIG. 6 is obtained. However, for the sake of explanation hereinafter, in FIG. 6, the entire multiplier of FIG. 5 is shown rotated 450 degrees in the opposite clockwise direction. In addition, only the lines to be used for connections between each cell are specified.
更に外部入力として明記されていない所はｖｋＯ〃入力
と仮定する。Furthermore, any part not specified as an external input is assumed to be a vkO input.
このように変形することにより、第４図に示した並列デ
ータ処理装置を９Ｘ９個のセルから成る様にした場合、
その内部に第６図の４ビツト乗算器を見い出すことがで
きる。すなわち、第４図７更に大きく１例えば２１Ｘ２
１個のセルから成る様にすれば、４１１ｆｆｉの４ビツ
ト乗算器を構成することがで永、先に式■で示した内積
計算が可能となる。When the parallel data processing device shown in FIG. 4 is made to consist of 9×9 cells by transforming in this way,
Inside it can be found the 4-bit multiplier of FIG. That is, Fig. 4 7 is even larger 1 for example 21
If it consists of one cell, a 4-bit multiplier of 411ffi can be constructed, and the inner product calculation shown in equation (2) above can be performed.
この詳細については具体例を用いて後に述べる。The details will be described later using a specific example.
次にＦレジスタの使い方について説明する０今。Next, I will explain how to use the F register.
４ビツト乗算器単体として、第６図の乗算器を扱う場合
は、セル（９０）〜（１１９）すべてのＦレジスタを鵞
１Ｎとしておいて問題ない（なぜなら１部分積が必要な
いセルには１０１が入力されているためである）０とこ
ろが後述する様に、並列データ処理装置上に複数の乗算
器が存在する場合には、セル（９０）〜（１ｏｓ）のＦ
レジスタを１１′＃とじ、他のセル（１０６）〜（１１
９）はすべてＦレジスタをゝ０”としなければならない
。なぜなら、セル（９０）〜（１ＯＳ）の機能は入力の
６□。”ｉｎと共にその部分積のａｉｂｊを加算するこ
とであるが、セル（１０６）〜（１１９）の機能は他の
セルで作成された’ｉｎ”ｉｎだけを順次加算していく
ことである。もし、Ｆレジスタが１１〃になっていると
、関係のない部分積を作成し加算を行い９間違った結果
を出すことになる。例えば。When handling the multiplier shown in Fig. 6 as a single 4-bit multiplier, there is no problem in setting all F registers of cells (90) to (119) to 1N (because cells that do not require partial products have 101N). However, as will be described later, if there are multiple multipliers on the parallel data processing device, the F of cells (90) to (1os)
Close the register 11'# and close the other cells (106) to (11
9), all F registers must be set to 0. This is because the function of cells (90) to (1OS) is to add the partial product aibj with the input 6□. The function of (106) to (119) is to sequentially add only 'in' ins created in other cells.If the F register is 11, unrelated partial products If you create and perform addition, you will get 9 wrong results. For example.
セル（１０６）の左端から他のオペランドであるｅ。The other operand e from the left end of the cell (106).
という値が入力されており、これは順次セル（１０６）
→（１０７） −＊ （１ｏｓ）→（１ａｔｐ） と伝
播され、その右側の他の乗算器のセルで使用される値と
する（当然データ入力は端から行われるため、この様な
事は起こり得る）。その場合その乗算における部分積と
ハ、無関係なセル（１０６）〜（１０９）で？レジスタ
が１１＃となっていると、各々間違った部分積ａ３９ｇ
＠ａ２ｅ（１ｇ ａ１ｅｏ＋ ａ（１θ。を作成し加算
してしまうことになる。This value is input in sequential cell (106).
→ (107) −* (1os) → (1atp) is propagated as the value used in the other multiplier cells on the right side (naturally, data input is done from the end, so this kind of thing does not happen) obtain). In that case, what is the partial product in that multiplication and Ha in unrelated cells (106) to (109)? If the register is 11#, each incorrect partial product a39g
@a2e(1g a1eo+a(1θ) will be created and added.
すなわち、Ｆレジスタを％１Ｎとするセルは、その乗算
にとって必要な被乗数、乗数が送られてくるセルのみで
ある。That is, the cell whose F register is set to %1N is only the cell to which the multiplicand and multiplier necessary for the multiplication are sent.
次にこの発明の実施例における並列データ処理装置を用
いた並列内積演算方式を具体例を用いて説明する。内積
演算の対象に＃−ｔ、先の式■で表わされたものを用い
る。第７図にこの発明の実施例で使用する並列データ処
理装置の使用例を示す。Next, a parallel inner product calculation method using a parallel data processing device according to an embodiment of the present invention will be explained using a specific example. The object of the inner product calculation is #-t, which is expressed by the above equation (2). FIG. 7 shows an example of the use of the parallel data processing device used in the embodiment of the present invention.
各点線で囲まれているのが第３図のセル（至）であり。The cells (to) in FIG. 3 are surrounded by each dotted line.
セル数は２１ Ｘ ２１個の場合を表わしている。なお
セル間接続は省略しであるが、第４図のセル［有］〜（
５９）のようにすべてのセルが隣接するセルと接続され
ている。また、データの入力は上端訃よび左端から行わ
れ、内積の結果は右下端から出力される。但し明記され
ていないデータ入力はすべて１０”とする。また斜線を
施したセルに対しのみＦレジスタを１１＃とじ、他のセ
ルはすべて′ＯＮとする。各乗算の機能を果たすものは
９図中、太い実線で囲んだ乗算回路（１２０）〜（１２
３）である。The number of cells is 21×21. Note that the connections between cells are omitted, but the cells [with] to (in Fig. 4)
59), all cells are connected to adjacent cells. Also, data is input from the top end and left end, and the result of the inner product is output from the bottom right end. However, all data inputs not specified are set to 10''.F registers are closed to 11# only for cells marked with diagonal lines, and all other cells are set to 'ON'.The items that perform each multiplication function are shown in Figure 9. Multiplication circuits (120) to (12) surrounded by thick solid lines in the middle
3).
まず乗算回路（１２０）について考察を加える。これは
第６図に示す回路とまったく同様である（但しＰ、Ｑｉ
Ｌ’Ｏ〃である）０すなわち１乗算回路（１２０）の右
端からは、＊乗数Ａ１乗数Ｂの積ＡＢが出力される。先
に示した様に左端入力のｄ。〜ｄ、、 、 ｆｏの影響
をなくすため、上方の４Ｘ４のセルのみがＦレジスタに
１１１が設定されている。乗算回路（１２１） も乗算
回路（１２０）と同様の回路であるが、積ＣＤをめると
同時に左方から乗算回路（１２０）の出力１積ＡＢが送
られてくるため、これらの和ＩＡＢ＋ＣＤが右方から出
力される。乗算回路（１２２）〜（１２−ｑ）に関して
もまったく同様であり。First, let us consider the multiplication circuit (120). This is exactly the same as the circuit shown in Figure 6 (however, P, Qi
From the right end of the 0 or 1 multiplication circuit (120), the product AB of *multiplier A1 multiplier B is output. As shown above, the leftmost input is d. In order to eliminate the influence of ~d, , , fo, only the upper 4×4 cells have 111 set in the F register. The multiplier circuit (121) is also a circuit similar to the multiplier circuit (120), but at the same time as the product CD is calculated, the output single product AB of the multiplier circuit (120) is sent from the left, so the sum of these is IAB+CD. is output from the right side. The same holds true for the multiplication circuits (122) to (12-q).
結局９乗算回路（１２υからはめるべき内積ＡＢ ＋
ＣＤ ＋ ＫＦ ＋ ＧＨが出力され、これが残りのセ
ルを伝播していき、最終的に第７図の並列データ処理装
置の右下から出力されることになる。In the end, 9 multiplication circuits (inner product AB + to be fitted from 12υ
CD + KF + GH is output, which propagates through the remaining cells, and is finally output from the lower right of the parallel data processing device in FIG.
以上の説明は、４ピツトの数の８ ｊｌｉ！ａのデータ
に対する内積計算の例であるが、この発明の並列内積演
算方式では、容易にこのデータ長とデータの故を変更す
ることができる。すなわち、並列データ処理装置の各セ
ル内のＦレジスタを操作することにより、任意のデータ
長の任意量の積項から成る内積演算が行える。これによ
シ従来の固定されていたデータ長とデータ故の内積演算
回路の制限をｈＢ除くことができ、柔軟性に富んだ内積
演算回路を構成することができる。The above explanation is based on the number of 4 pits, 8 jli! This is an example of inner product calculation for data a, but in the parallel inner product calculation method of the present invention, the data length and data reason can be easily changed. That is, by manipulating the F register in each cell of the parallel data processing device, an inner product operation consisting of an arbitrary amount of product terms with an arbitrary data length can be performed. As a result, the limitations of the conventional inner product calculation circuit due to the fixed data length and data can be removed, and a highly flexible inner product calculation circuit can be constructed.
以上説明した様にこの発明に係る並列内積演算方式によ
れば、全加算器と、入力ＡＮＤ要素及びその全加算器の
入力を制御する制御レジスタとを所有した演算要素を複
数個２次元格子状に配置して゛並列データ処理装置を構
成し、制御レジスタがセットされた演算要素でＡＮＤ演
算並びに全加算を行なうとともに、セットされない演算
要素で半加算を行なうことにより、任意のビット長を持
った任意の個数のデータの内積をめることができる。As explained above, according to the parallel inner product calculation method according to the present invention, a plurality of calculation elements each having a full adder, an input AND element, and a control register for controlling the input of the full adder are arranged in a two-dimensional grid. By configuring a parallel data processing device and performing AND operation and full addition with the operation elements for which the control register is set, and half addition with the operation elements for which the control register is not set, arbitrary The inner product of the number of data can be calculated.
第１図は全加算器（Ｆｕｌｌ Ａｄｄｅｒ ）を示す図
。
第２図は第１図の全加算器を用いた４ビット配列型乗算
器を示す図、第３図はこの発明の実施例で使用する並列
データ処理装置のセル構成図、第４図はこの発明の実施
例で使用するセル数６ Ｘ ６ ｇの並列データ処理装
置を示す図、第５図は第２図の配列型乗算器を変形した
乗算器を示す図、第６図は第５図の全加算器に付加機能
ｔつけ加えた乗算器を示す図、第７図はこの発明の実施
例による並列内積演算方式の使用例を説明するための説
明図である。
図中、（１）は全加算器、 １２１−１’２ａは配列型
乗算器で使用する全加痒器、１２３はＦレジスタ、ｌ’
２１は並列データ処理装置を構成するセル、＠〜（５９
）は並列データ処理装置内のセル、（６Ｏ）〜（８９）
は変形された、配列型乗算器内の全加算器＠ （９０）
〜（１１９）は乗算器を構成するセル、（１２０）〜（
１２３）は並列データ処理装置内の乗算回路である。
なお１図中同一符号は、同−又は相尚部分を示す。
出願人 工業技術院長 川田裕部
”４
第 ６ 図
手続補正誉（自発）
昭和どθ年ノ 月２３日
特許庁長官殿
１、弧件の表示 ％願昭５９−２９４８６号２ 発明ア
返称 並列内積演算方式
λ 補正をする者
明細書の発明の詳細な説明の欄
５、補正の内容
ｆｉ＋ 明細書第３頁第１６行の「回路」を削除する０
＋２）同第４貞第１６行の「入力し加算」す「入力し、
加算Ｊに補正する。
１３１ 同第１０頁第１９行の「すべて」ヲ「のすさて
」に補正する。FIG. 1 is a diagram showing a full adder. 2 is a diagram showing a 4-bit array type multiplier using the full adder of FIG. 1, FIG. 3 is a cell configuration diagram of a parallel data processing device used in an embodiment of the present invention, and FIG. A diagram showing a parallel data processing device with 6 x 6 g cells used in an embodiment of the invention, FIG. 5 is a diagram showing a multiplier that is a modification of the array type multiplier in FIG. 2, and FIG. 6 is a diagram showing the multiplier shown in FIG. FIG. 7 is an explanatory diagram for explaining an example of the use of the parallel inner product calculation method according to the embodiment of the present invention. In the figure, (1) is a full adder, 121-1'2a is a full adder used in an array type multiplier, 123 is an F register, and l'
21 is a cell constituting a parallel data processing device, @~(59
) are cells in the parallel data processing device, (6O) to (89)
is a modified full adder in an array multiplier @ (90)
~(119) are cells forming a multiplier, (120) ~(
123) is a multiplication circuit within the parallel data processing device. Note that the same reference numerals in FIG. 1 indicate the same or similar parts. Applicant Hirobe Kawata, Director of the Agency of Industrial Science and Technology 4 No. 6 Amendment of Figure Proceedings (Voluntary) Date of May 23, 1948 To the Commissioner of the Japan Patent Office 1 Indication of arc % Application No. 59-29486 2 Invention title Parallel Inner product calculation method λ Person making the amendment Column 5 of the detailed explanation of the invention in the specification, contents of the amendment fi+ Deleting “circuit” on page 3, line 16 of the specification 0 +2) Deleting “circuit” on line 16 of page 3 of the specification "Enter and add""Enter and add"
Correct to addition J. 131 In the same page 10, line 19, "all" is corrected to "nosusate".
Claims (1)
器の入力を制御する少なくとも１ビツトの制御レジスタ
とを所有した演算要素を、複数個２次元格子状に配置し
、かつその隣接する演算要素どうしの入出力線を結合し
た並列データ処理装置であって請求めるべき内積の各積
項の乗数を左端から。 被乗数を上端から入力し、演算要素間で順にその値を伝
播させ、かつ、その各積項の乗数、被乗数が交わる演算
要素の各制御レジスタをセットし。 セットされた演算要素でＡＮＤ演算、並びに全加算を行
い、セットされていない演算要素では半加算を行い、そ
の結果の和は右下の演算要素に１桁上げは下方の演算要
素に送り、内積演算結果を並列データ処理装置の右下端
から出力させることによシ、任意長及び又は任意間のデ
ータの内積をめるようにしたことを特徴とする並列内積
演算方式。 （２）任意長、及び又は任意間のデータの内積を。 非同期にめるようにしたことを特徴とする特許請求の範
囲第１項記載の並列内積演算方式０[Claims] +IJ A plurality of calculation elements each having a full adder, an input AND element, and at least a 1-bit control register for controlling the input of the full adder are arranged in a two-dimensional grid, and The multiplier of each product term of the inner product that should be claimed in a parallel data processing device that connects the input and output lines of adjacent calculation elements is shown from the left end. Input the multiplicand from the top, propagate the value among the calculation elements in order, and set the multiplier of each product term and each control register of the calculation element where the multiplicand intersects. AND operation and full addition are performed with the set calculation elements, half addition is performed with the calculation elements that are not set, the sum of the results is sent to the lower right calculation element, the increment by one digit is sent to the lower calculation element, and the inner product is A parallel inner product calculation method characterized in that the inner product of data of arbitrary length and/or between arbitrary lengths is calculated by outputting the calculation result from the lower right end of a parallel data processing device. (2) Dot product of data of arbitrary length and/or between arbitrary lengths. Parallel inner product calculation method 0 according to claim 1, characterized in that calculation is performed asynchronously.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2948684A JPH0246982B2 (en) | 1984-02-21 | 1984-02-21 | HEIRETSUNAISEKI ENZANHOSHIKI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2948684A JPH0246982B2 (en) | 1984-02-21 | 1984-02-21 | HEIRETSUNAISEKI ENZANHOSHIKI |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60175181A true JPS60175181A (en) | 1985-09-09 |
| JPH0246982B2 JPH0246982B2 (en) | 1990-10-18 |
Family
ID=12277405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2948684A Expired - Lifetime JPH0246982B2 (en) | 1984-02-21 | 1984-02-21 | HEIRETSUNAISEKI ENZANHOSHIKI |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246982B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63225864A (en) * | 1987-03-13 | 1988-09-20 | Fujitsu Ltd | Cumulative computing element |
-
1984
- 1984-02-21 JP JP2948684A patent/JPH0246982B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63225864A (en) * | 1987-03-13 | 1988-09-20 | Fujitsu Ltd | Cumulative computing element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0246982B2 (en) | 1990-10-18 |
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