JPS60171520A - Large-scale integrated circuit - Google Patents
Large-scale integrated circuitInfo
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- JPS60171520A JPS60171520A JP59027491A JP2749184A JPS60171520A JP S60171520 A JPS60171520 A JP S60171520A JP 59027491 A JP59027491 A JP 59027491A JP 2749184 A JP2749184 A JP 2749184A JP S60171520 A JPS60171520 A JP S60171520A
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Abstract
Description
【発明の詳細な説明】
（技術分野）
本発明は大規模集積回路に関し、特に大規模集積回路に
おける、入出力ビンの物理的制約条件を除去するだめの
改良発明に関する。TECHNICAL FIELD This invention relates to large scale integrated circuits, and more particularly to an improved invention for eliminating physical constraints on input/output bins in large scale integrated circuits.
（従来技術）
大規模集積回路は、近年、各種生埋加工技術の進展にと
もない、その集積化率は日進月歩の状態にて急激に増大
しつつあり、情報処理機器を主体とする広はんな応用領
域に対応する電子関連装置に適用されて、その需安なら
びに技術の動向については、関係各方面より強い関心が
寄せられている。特に、集積化率については、今後の大
規模集積回路における開発課題の柱として、極めて重要
視されている。(Prior art) Large-scale integrated circuits have been rapidly increasing in integration rate with the progress of various green burial processing technologies in recent years, and have become widely used mainly in information processing equipment. There is a strong interest from all concerned parties in the demand and price and trends in technology applied to electronic related devices corresponding to application areas. In particular, the integration rate is viewed as extremely important as a pillar of future development issues for large-scale integrated circuits.
しかしながら、従来の大規模集積回路においては、集積
化率の増大にともない、必然的に入出力ビンの数も漸次
増大する傾向をたどることになるが、これらの入出力ビ
ン取付けの物理的な制約により、結果的按期待する程に
入出力ピン数を増加させることができず、この対策とし
て、従来例えば入出力ピンの断面積を小さくすることに
よシ、前記物理的な制約に対する改善策とすることも行
われているが、必ずしも十分な効果を表わしてはいない
。他方、一般にコンポーネントとしての集積回路の開発
生産効率を向上させるためには、その品種としては極力
小品種に止め、且つ各品種の生産ロット数を可及的に大
景とするとともに、そのＬビータビリティをよシ一層高
めることが望ましいが、従来の大規模集積回路において
は、種々の需要動向との対応において、それぞれに入出
力条件の異なる入出力ピン’ｃ ’７ｉえた特定機能の
集積回路として、多品種にわたり開発生産せざるを得な
い状況にあり、上述の開発生産効率の向上が期待し得な
いという欠点がある。However, in conventional large-scale integrated circuits, as the integration rate increases, the number of input/output bins inevitably tends to increase gradually, but there are physical constraints on installing these input/output bins. As a result, it was not possible to increase the number of input/output pins as expected, and as a countermeasure to this problem, conventional measures such as reducing the cross-sectional area of the input/output pins have been proposed. Although some efforts have been made to do so, they are not necessarily effective. On the other hand, in general, in order to improve the development and production efficiency of integrated circuits as components, it is necessary to keep the product types as small as possible, and to increase the number of production lots for each product as much as possible. However, in response to various demand trends, conventional large-scale integrated circuits have been developed as integrated circuits with specific functions, each with input/output pins with different input/output conditions. However, there is a disadvantage in that it is necessary to develop and produce a wide variety of products, and the above-mentioned improvement in development and production efficiency cannot be expected.
（発明の目的）
本発明の目的は上記の欠点を除去し、大規模集積回路内
に、モードを規定するためのモード・レジスタを備える
ことにより、入出力ピンの共用化作用を介して、物理的
に限られた数の入出力ピンを有効利用し、入出力ピンの
物理的制約を排除して、ひいては集積回路の集積化率を
向上させることを可能とするとともに、前記モードの選
択作用を介して、単品種にて従来の複数品種に相当する
広はんな回路動作機能を保有する大規模集積回路を提供
することにある。(Objective of the Invention) The object of the present invention is to eliminate the above-mentioned drawbacks, and to provide a mode register for specifying a mode in a large-scale integrated circuit. It is possible to make effective use of the limited number of input/output pins, eliminate physical constraints on input/output pins, and improve the integration rate of integrated circuits. The object of the present invention is to provide a large-scale integrated circuit in which a single type of circuit has a wide range of circuit operation functions equivalent to those of multiple types of conventional circuits.
（発明の構成）
本発明の大規模集積回路は、複数の入出力ピンを備える
大規模集積回路において、所定のモードに対応して、特
定の入出力ピンを異なる信号の入出力用ピンとして共用
するために、前記モードを規定するモード信号を、あら
かじめ格納保存するモード・レジスタを備えて構成され
る。(Structure of the Invention) A large-scale integrated circuit of the present invention is a large-scale integrated circuit having a plurality of input/output pins, in which specific input/output pins are shared as input/output pins for different signals in accordance with a predetermined mode. In order to do this, the device is provided with a mode register that stores in advance a mode signal that defines the mode.
（発明の実施例） 以下、本発明について図面を参照して詳細に説明する。(Example of the invention) Hereinafter, the present invention will be explained in detail with reference to the drawings.
第１図は本発明の一実施例の主要部を示すブロック図で
ある。図に示されるように、本大規模集積回路は、切替
回路１および１６と、選択回路２゜４、６．８．１１．
１２．１３および１４と、レジスタ３．５．７．９およ
び１２と、修飾回路１０と、演算器１５と、モード・レ
ジスタ１７とを備えている。FIG. 1 is a block diagram showing the main parts of an embodiment of the present invention. As shown in the figure, the present large-scale integrated circuit includes switching circuits 1 and 16, selection circuits 2.4, 6.8.11.
12.13 and 14, registers 3.5.7.9 and 12, a modification circuit 10, an arithmetic unit 15, and a mode register 17.
第１図において、所定の複数の入力ピン５１から入力さ
れる入力データ信号１０１は、東線を介して選択回路２
および６と、修飾回路１０とに送られ、また、入力ピン
５２から入力される共通入力信号１０２は、切替回路１
に入力される。一方、本発明の必須要件であるモード・
レジスタ１７においては、あらかじめスキャンパスによ
る書込み手段を介して、図に示されるＡ、Ｂ、Ｃおよび
Ｄが、それぞれ′１″またはｔｏ Ｏｐａの状態にプリ
セットされておシ、それぞれの１”または０”の状態に
対応するモード制御信号１０３，１０４．．１０５およ
び１０６が、それぞれＡ、 Ｂ、 ＣおよびＤから、対
応する切替回路１、修飾回路１０および切替回路１６に
送られている。従って、この実施例の場合には、前記ス
キャンパスによる書込み手段によ１７．２’＝１６通シ
のモード制御信号の組合せを、モード・レジスタにプリ
セットすることができる。In FIG. 1, an input data signal 101 inputted from a plurality of predetermined input pins 51 is transmitted to a selection circuit 2 via an east line.
A common input signal 102 sent to the switching circuit 1 and 6 and the modification circuit 10 and input from the input pin 52 is
is input. On the other hand, the mode/mode which is an essential requirement of the present invention
In the register 17, A, B, C, and D shown in the figure are preset in advance to the state of ``1'' or to Opa through writing means using a scan path. Mode control signals 103, 104, . In this embodiment, 17.2'=16 combinations of mode control signals can be preset in the mode register by the write means using the scan path.
上述ノよりに、モード・レジスタ１７に対するプリセッ
トにより形成されるモード制御イＦＳ号の作用として、
不実施例の場合には下記のように規定される。According to the above, as a function of the mode control signal FS formed by presetting the mode register 17,
In the case of non-example, it is defined as follows.
（１）へ二
Ａ＝”１″′の時、切替回路１は、１モ一ド制御信号１
０３に制御されて、入力ピン５２から入力される共通入
力信号１０２が、入力データ・パリティ１０７として選
択回路４および８に送られるように回路切替作用をし、
演算制御は号１１２は、あらかじめ定められた状態に固
定され、共通入力信号１０２の影響を受けない。一方、
Ａ −Ｉｔ Ｏｎの時、切鉗回路ｌは、モード制御信号
１０３に制御されて、入力ピン５２から入力される共通
入力信号１０２が、演算制御信号１１２として演算器１
５に送られるように回路切替作用をし、入力データ・ノ
くリテイ１０７は、あらかじめ定められた状態に固定さ
れ、共通大信号１０２の影響を受けない。(1) When A="1"', the switching circuit 1 outputs the 1 mode control signal 1.
03, the circuit switches so that the common input signal 102 input from the input pin 52 is sent to the selection circuits 4 and 8 as the input data parity 107,
The arithmetic control number 112 is fixed to a predetermined state and is not affected by the common input signal 102. on the other hand,
When A-It is On, the cut-off circuit l is controlled by the mode control signal 103, and the common input signal 102 input from the input pin 52 is sent to the arithmetic unit 1 as the arithmetic control signal 112.
The input data output 107 is fixed in a predetermined state and is not affected by the common large signal 102.
（２）Ｂ：
Ｂ−ｔｔ １ｐｐＯ時、修飾回路１０は、モード制御信
号１０４に制御されて、入力ピン５１から入力される入
力データ信号１０１が、あらかじめ定められているデー
タ修正機能を介して、所定の修正入力データ信号１０８
として出力されるようにデータ修正作用をし、Ｂ−”０
″′の時、修飾回路１０は、モード制御信号１０４に制
御されて、入力ピン５１から入力される入力データ信号
１０１が、入力データ信号１０１そのままの形でパスさ
れるようにデータ無修正作用をする。(2) B: When B-tt is 1ppO, the modification circuit 10 is controlled by the mode control signal 104 so that the input data signal 101 input from the input pin 51 passes through a predetermined data modification function, Predetermined modified input data signal 108
It corrects the data so that it is output as B-”0.
When ``'', the modification circuit 10 is controlled by the mode control signal 104 and performs a data unmodification operation so that the input data signal 101 input from the input pin 51 is passed as is. do.
（３）ＣおよびＤ：
Ｃ＝”１”およびＤ −ＩＩ １＋３の時、切替回路１
６は、モード制御信号１０５および１０６に制御されて
、レジスタ５よシ出力されるレジスタ出力信号１１４が
、共通出力信号１１８として出力ピン５３から出力され
るように回路切替作用をし、Ｃ−ｔｏ １ｐｈおよびＤ
＝”０”の時、切替回路１６は、モード制御信号１０５
および１０６に制御されて、レジスタ９より出力される
レジスタ出力信号１１５が、共通出力信号１１８として
出力ピン５３から出力されるように回路切替作用をし、
Ｃ＝″′０″およびＤ＝Ｌｌ Ｉ Ｉｌ、の時、切替回
路１６は、モード制御信号１０５および１０６に制御さ
れて、演算器１５から出力をれる演算結果状態信号１１
６が、共通出力信号１１８として出力ピン５３から出力
きれるように回路切替作用をし Ｃ＝＝ ａｔ Ｏｎお
よびＤ−”０”の時、切替回路１６は、モード制御信号
１０５および１０６に制御されて、演算器１５から出力
される演算結果状態信号１１７が、共通出力信号１１８
として出力ピン５３から出力されるように回路切替作用
をする。(3) C and D: When C = "1" and D -II 1+3, switching circuit 1
6 is controlled by the mode control signals 105 and 106 and has a circuit switching function so that the register output signal 114 outputted from the register 5 is outputted from the output pin 53 as a common output signal 118, and C-to 1ph and D
= “0”, the switching circuit 16 outputs the mode control signal 105
and 106, the circuit switches so that the register output signal 115 output from the register 9 is output from the output pin 53 as the common output signal 118,
When C=''0'' and D=LlIIl, the switching circuit 16 is controlled by the mode control signals 105 and 106 and outputs the calculation result state signal 11 from the calculation unit 15.
6 performs a circuit switching action so that the common output signal 118 can be output from the output pin 53. When C = = at On and D - "0", the switching circuit 16 is controlled by the mode control signals 105 and 106. , the calculation result status signal 117 output from the calculation unit 15 is the common output signal 118.
The circuit switching function is performed so that the signal is output from the output pin 53 as a signal.
上記のように、モード・レジスタ１７において、Ａ、
Ｂ、 ＣおよびＤに対応して、それぞれ°゛１″および
パ０”の２レベル値をプリセットすることによシ、モー
ド・レジスタ１７よシ出力されるモード制御信号１０３
，１０４，１０５および１０６を介して、°本人規模集
積回路は、１６通シのモードに対応する回路機能を有す
る集積回路として扱うことが可能となる。しかも極めて
重要な点は、モード・レジスタ１７におけるＡ、 Ｂ、
ＣおよびＤにプリセットされるゞ１”および′０”の
レベル値に対応して、入力ピン５２が、入力データ・パ
リティ１０７および演算制御信号１１２の、それぞれの
入力ピンとして共用されておシ、マた、出力ピン５３が
、レジスタ出力信号１１４，１１５および演算結果状態
信号１１６．１１７の、それぞれの出力ピンとして共用
されていることである。As mentioned above, in the mode register 17, A,
The mode control signal 103 is outputted from the mode register 17 by presetting two level values of °1'' and pa0'' corresponding to B, C and D, respectively.
, 104, 105 and 106, the personal scale integrated circuit can be treated as an integrated circuit having circuit functions corresponding to 16 modes. Moreover, the extremely important point is that A, B,
The input pin 52 is shared as the input pin of the input data parity 107 and the arithmetic control signal 112, respectively, corresponding to the level values of 1'' and 0'' preset to C and D. Additionally, the output pin 53 is shared as an output pin for the register output signals 114, 115 and the operation result status signals 116, 117, respectively.
上述のように、第１図に示される本発明の一実施例にお
いては、モード・レジスタ１７におけるＡ、 Ｂ、 Ｃ
およびＤに対して、それぞれ°′１″および°゛０″の
スレベル値をプリセットすることにより、１６通シのモ
ードを設定することが可能であシ、この結果として、入
力ピン５２および出力ピン５３が、それぞれ異なる信号
に対して共用されていることが明らかである。例えば、
モード・レジスタ１７に、あらかじめＡ ＝Ｉｔ ＯＩ
Ｉ 、Ｂ ＝＝ ｔｏ Ｏ１１Ｃ＝ ＩＩ ＯＩＩおよ
びＤ ＝ ｔｏ １７１に対応するモード信号が格納保
存されている場合には、入力ピン５２は演算制御信号の
入力ピンとして用いられ、また、出力ピン５３は演算結
果状態信号の出力ピンとして用いられる。この場合にお
いては、入力ピン５１から入力される入力データ信号１
０１は、選択回路２および６と、修飾回路１０とに送ら
れ、入力ピン５２から入力される演算制御信号１１ ］
は、切替回路１を経由して演算器１５に送られる。修飾
回路１０においては、前述のように入力データ信号１０
１は、そのままの形で、入力データ信号１０８として出
力され、選択回路１１に送られる。As mentioned above, in one embodiment of the invention shown in FIG.
By presetting the level values of °'1" and °'0" for and D, respectively, it is possible to set 16 modes, resulting in input pin 52 and output pin It is clear that 53 are shared for different signals. for example,
In the mode register 17 in advance, A = It OI
When mode signals corresponding to I, B == to O11C= II OII and D = to 171 are stored, the input pin 52 is used as an input pin for the calculation control signal, and the output pin 53 is used as the input pin for the calculation control signal. Used as an output pin for calculation result status signals. In this case, input data signal 1 input from input pin 51
01 is an arithmetic control signal 11 that is sent to the selection circuits 2 and 6 and the modification circuit 10 and input from the input pin 52.]
is sent to the arithmetic unit 15 via the switching circuit 1. In the modification circuit 10, as described above, the input data signal 10
1 is output as is as the input data signal 108 and sent to the selection circuit 11.
選択回路２および６においては、それぞれ所定の手順に
より、入力データ信号１０１と、演算器１５から出力さ
れる演算出力信号１１２とのいずれかが選択されて、そ
れぞれレジスタ３および７に出力される。レジスタ３お
よび７にそれぞれ格納された入力データ信号または演算
出力信号は、レジスタ出力信号１０９および１１０とし
てそれぞれ出力され、選択回路１３および１４を介して
演算器１５に送られる。他方、修飾回路１ｏから出力さ
れる入力データ信号１０８は、選択回路１１およびレジ
スタ１２を介してレジスタ出力信号１１１として選択回
路１４に入力され、選択回路１４において、前述のレジ
スタ出力信号１１０とのいずれかが選択されて、演算器
１５に入力される。In the selection circuits 2 and 6, either the input data signal 101 or the calculation output signal 112 output from the calculation unit 15 is selected and output to the registers 3 and 7, respectively, according to a predetermined procedure. The input data signals or calculation output signals stored in registers 3 and 7, respectively, are output as register output signals 109 and 110, respectively, and sent to calculation unit 15 via selection circuits 13 and 14. On the other hand, the input data signal 108 output from the modifier circuit 1o is inputted to the selection circuit 14 as a register output signal 111 via the selection circuit 11 and the register 12, and in the selection circuit 14, it is selected from the register output signal 110 as described above. one is selected and input to the calculator 15.
演算６１５においては、切替回路１がら送られてくる演
算制御信号１１２を介して、選択回路１３および１４か
ら所定の手順に従って入力されるデータ信号が演算処理
され、演算出力信号１１３として出力されて選択回路２
および３に送出源れるとともに、演舞−結果状態信号１
１６が出力されて、切替回路１６を介して、出力ビン５
３よシ出カづれる。In calculation 615, data signals inputted from selection circuits 13 and 14 according to a predetermined procedure are subjected to calculation processing via calculation control signal 112 sent from switching circuit 1, and outputted as calculation output signal 113 for selection. circuit 2
and 3, and the performance-result status signal 1
16 is output, and the output bin 5 is output via the switching circuit 16.
3, the output is increased.
このことは、前記Ａ、 Ｂ、 ＣおよびＤにおける他の
２レベル値の組合せに対応するモード信号が、モート・
レジスタ１７に格納保存されている場合についても同様
で、それぞれに異なるモードにおいて、入力ピン５２お
よび出力ピン５３を共用する形で、１６通シの回路機能
が実現される。This means that the mode signals corresponding to the other two-level value combinations of A, B, C, and D are
The same applies to the case where the data is stored in the register 17, and 16 circuit functions are realized in different modes by sharing the input pin 52 and the output pin 53.
また、上記においては、所定のモードに対応して、あら
かじめスキャンパスによる書込み手段を介して、モード
・レジスタ１７におけるＡ、Ｂ、ＣおよびＤに、所定の
モード信号に対応する２レベル値をプリセットする場合
について説明したが、集積回路におけるモードが、一連
の動作過程の中において逐次改訂される形において推移
する場合においても、所定のタイミングにおいて、モー
ド・セレクタ１７に格納保存されるモード信号が順次改
訂されて、特定の入力ピンおよび出力ピンが異なる信号
に対して共用され、且つ異なるモードに対応する複合回
路機能を保有する形において、本発明が有効に適用され
ることは言うまでもない。In addition, in the above, two-level values corresponding to a predetermined mode signal are preset in A, B, C, and D in the mode register 17 through a write means using a scan path in accordance with a predetermined mode. However, even when the mode in the integrated circuit changes in a manner that is revised sequentially during a series of operation processes, the mode signals stored and saved in the mode selector 17 at a predetermined timing are sequentially revised. It goes without saying that the present invention can be effectively applied in a modified form in which specific input pins and output pins are shared for different signals and have composite circuit functions corresponding to different modes.
（発明の効果）
以上詳細に説明したように、本発明は、複数の入出力ピ
ンを備える大規模集積回路において、所定のモードに対
応して、前記モードを規定するモード信号をあらかじめ
格納保存するモード・レジスタを備えることによシ、物
理的に限られた数の入出力ピンを有効利用するとともに
、異なるモードの選択作用を介して、単品棟にて従来の
複数品種に相当する広はんな回路動作機能を有するとい
う効果がある。(Effects of the Invention) As explained above in detail, the present invention stores and saves in advance a mode signal that defines the mode corresponding to a predetermined mode in a large-scale integrated circuit having a plurality of input/output pins. By providing a mode register, the physically limited number of input/output pins can be used effectively, and through the selection of different modes, a single product can be used for a wide range of products that corresponds to multiple products in the past. This has the advantage of having a circuit operation function.
第１図は本発明の一実施例の要部を示すブロック図であ
る。図において、１．１６・・・・・・切替回路、２、
６． ８． １１． １３． １４・・・・・・選択
回路、３゜５．７．９，１２・・・・・・レジスタ、１
０・・・・・・修飾回路、１５・・・・・・演算回路。FIG. 1 is a block diagram showing the main parts of an embodiment of the present invention. In the figure, 1.16... switching circuit, 2,
6. 8. 11. 13. 14... Selection circuit, 3゜5.7.9, 12... Register, 1
0...Modification circuit, 15...Arithmetic circuit.
Claims (3)
て、所定のモードに対応して、特定の入出力ビンを異な
る信号の入出力用ピンとして共用するために、前記モー
ドを規定するモード信号を、あらかじめ格納保存するモ
ード・レジスタを備えることを特徴とする大規模集積回
路。(1) In a large-scale integrated circuit equipped with a plurality of input/output pins, in order to share a specific input/output bin as an input/output pin for different signals in accordance with a predetermined mode, a mode signal that defines the mode is used. A large-scale integrated circuit characterized by comprising a mode register that stores and saves in advance.
保存が、スキャンパスによる書込み手段を介して行われ
ることを特徴とする特許請求の範囲第（１）項記載の大
規模集積回路。(2) The large-scale integrated circuit according to claim (1), wherein the mode signal is stored in the mode register through write means using a scan path.
保存が、所定の書込み手段を介して、モードの進行に対
応して所定のタイミングにおいて逐次更改されることを
特徴とする特許請求の範囲第（１）項記載の大規模集積
回路。(3) The storing and saving of the mode signal in the mode register is sequentially updated at a predetermined timing corresponding to the progress of the mode via a predetermined writing means. )Large-scale integrated circuits described in section 2.).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027491A JPS60171520A (en) | 1984-02-16 | 1984-02-16 | Large-scale integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027491A JPS60171520A (en) | 1984-02-16 | 1984-02-16 | Large-scale integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171520A true JPS60171520A (en) | 1985-09-05 |
Family
ID=12222600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027491A Pending JPS60171520A (en) | 1984-02-16 | 1984-02-16 | Large-scale integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171520A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420477B1 (en) * | 1996-12-30 | 2004-05-20 | 삼성전자주식회사 | Method for transmitting data by using preset mode register |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5510620A (en) * | 1978-07-07 | 1980-01-25 | Nec Corp | Output change-over circuit |
| JPS57117027A (en) * | 1981-01-13 | 1982-07-21 | Nec Corp | Signal sending and receiving circuit |
-
1984
- 1984-02-16 JP JP59027491A patent/JPS60171520A/en active Pending
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