JPS60170098A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ ）ランジスタで構成する場合に適した
半導体集積回路に関するもので、特に電気的に誉き込み
、消去可能な例えば不揮発性半導体メモリ（’Ｅ２ＦＲ
ＯＭ ）のデコーダ回路等に使用するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit suitable for being configured with MOS (MOS) transistors, and particularly relates to a semiconductor integrated circuit that is electrically programmable and erasable, such as a non-volatile semiconductor memory (MOS) transistor. 'E2FR
It is used in decoder circuits, etc. of OM).
最近、浮遊ｒ−）構造をもち電気的に記憶データを消去
したシ書き込んだシする不揮発性半導体メモリが、従来
の浮遊ダート構造をもつ紫外線消去型の不揮発性半導体
メモリに代わって普及しだしてきた。このようなものは
、薄い酸化膜（例えば１００〜２００ Ｘ ）を通して
ファウラー・ノルドハイムのトンネル効果で浮遊ダート
に゛電子を注入したシ、放出したシする。従ってこの時
、電流はほとんど消費されない。そのため内部に昇圧回
路を設け、この昇圧電圧によってデータを書いたシ消し
たシする。よって外部からは、例えば５Ｖの電源のみを
供給すれば済むので、使用者から見れば非常に使い易い
。Recently, non-volatile semiconductor memory with a floating r-) structure in which stored data is electrically erased and written has become popular, replacing the conventional ultraviolet-erasable non-volatile semiconductor memory with a floating dart structure. Ta. In such a device, electrons are injected and released into floating darts through a thin oxide film (for example, 100 to 200×) by the Fowler-Nordheim tunneling effect. Therefore, at this time, almost no current is consumed. Therefore, a booster circuit is provided internally, and data is written and erased using this boosted voltage. Therefore, since it is only necessary to supply power of, for example, 5V from the outside, it is very easy to use from the user's perspective.
上記のようなメモリセルの一例を第１図（ａ）〜（ｄ）
に示す。第１図（、）は平面図であり、同図（ａ）のｂ
−ｂ、ｃ−ｃ、ｄ−ｄ線にそれぞれ沿う断面図を同図（
ｂ） 、 （ｃ） 、 （ｄ）に示す。これは、コント
ロールゲート１に高電圧を印加し、浮遊ダート２との容
量結合によシ浮遊ゲート２の電位を上昇させ、第１図（
ｄ）に示した薄い酸化膜３から電子を浮遊ｆｆ−ト２に
注入する。また電子を放出するときは、コントロールゲ
ート１を零■にし、ドレイン４に高電圧を印加し、薄い
酸化膜３を通して浮遊ゲート２からドレイン４に電子を
放出する。従って電子が注入されている時は、コントロ
ールダート１に例えば５ｖを印加しても、等測的にメモ
リセルのしきい値が胃くなっているためオンせず、電子
が放出されている時は導通状態になり、これによシメモ
リセルに°°０＃。An example of the above memory cell is shown in FIGS. 1(a) to (d).
Shown below. Figure 1 (,) is a plan view, and b in Figure 1 (a).
-b, c-c, and dd lines, respectively, are shown in the same figure (
Shown in b), (c), and (d). This is done by applying a high voltage to the control gate 1 and increasing the potential of the floating gate 2 through capacitive coupling with the floating dart 2, as shown in Figure 1 (
Electrons are injected into the floating ff-toad 2 from the thin oxide film 3 shown in d). Further, when emitting electrons, the control gate 1 is set to zero, a high voltage is applied to the drain 4, and electrons are emitted from the floating gate 2 to the drain 4 through the thin oxide film 3. Therefore, when electrons are being injected, even if you apply, for example, 5V to the control dart 1, it will not turn on because the threshold of the memory cell is isometrically low, and electrons will be emitted. becomes conductive, which causes the memory cell to become conductive.
′１″を記憶する。図中５＆まソース、６は半導体基板
である。'1'' is memorized. In the figure, 5 & ma sources and 6 are semiconductor substrates.
ところでメモリセルは、行及び列方向にマトリクス状に
配列されているため、選択されたメモリセルにデータを
書き込む必要から、選択的にコントロールダート或いは
ドレインに高電圧を印加する必要艇ある。しかるに内部
に昇圧回路を用いたものでは、電源電圧例えば５ｖから
昇圧電圧を得なければならない。このような昇圧回路の
一例を第２図に示す。この回路はクロックパルスφ１
、φ２ 、コンチン？Ｃ１＃・・・。By the way, since memory cells are arranged in a matrix in the row and column directions, it is necessary to selectively apply a high voltage to the control gate or drain in order to write data to a selected memory cell. However, in the case where a booster circuit is used internally, the boosted voltage must be obtained from the power supply voltage, for example, 5V. An example of such a booster circuit is shown in FIG. This circuit uses clock pulse φ1
, φ2, Contin? C1#...
トランジスタＴＩ ｙＴｚｔ・・・の回路で電源電圧Ｖ
Ｃから昇圧するもので、このように電源電圧ＶＣ＝５Ｖ
から昇圧すると、その出力Ｈでの昇圧電圧の電流供給能
力は非常に小さい。よって選択的に高電圧を供給すると
き非選択になるもの即ちコントロールダートがｎ Ｏ＃
レベルのものに関しては昇圧回路からの電流流出をなく
し、また選択されたものに関しては昇圧電圧を出力する
必要があるため、このような回路には特別な工夫が必要
である。The power supply voltage V in the circuit of transistor TI yTzt...
It boosts the voltage from C, and in this way the power supply voltage VC = 5V
When the voltage is boosted from 1, the current supply capability of the boosted voltage at the output H is very small. Therefore, when selectively supplying a high voltage, the one that becomes unselected, that is, the control dart, is n O#
Since it is necessary to eliminate the current outflow from the booster circuit in the case of a high voltage booster, and to output a boosted voltage in the case of a selected one, special measures are required for such a circuit.
本発明は上記事情に鑑みてなされたもので、昇圧電圧か
らの電流供給を略零にして昇圧レベルも０”レベル（基
準レベル）も出力でき、かつ非昇圧動作時には電源から
の電流供給を零にできる十杵体集積回路を提供しようと
するものである。The present invention has been made in view of the above circumstances, and can output both the boosted level and 0'' level (reference level) by reducing the current supply from the boosted voltage to almost zero, and also allows the current supply from the power supply to be zero during non-boosting operation. The purpose of this project is to provide a ten-dimensional integrated circuit that can be used to
本発明は、イ、ｊ月出力によって制御され昇圧電圧と電
源電圧を切シ換えて出力する第１のスイッチング回路と
、別の昇圧電圧によって制御される第２のスイッチング
回路とを設け、上記信号出力端と第１のスイッチング回
路の出力端との間に上記第２のスイッチング回路を接続
し、昇圧動作時には上記第２のスイッチング回路を開い
て上記信号出力端の＠Ｌｓ、”ゞ０＃に応じてこの信号
出力端に昇圧電圧または゛′０＃レベルを出力し、非昇
圧動作時には上記第２のスイッチング回路を閉じて、上
記信号出力端と第１のスイッチング回路とを分離するよ
うにしたものである。The present invention is provided with a first switching circuit that is controlled by the monthly outputs and outputs the boosted voltage and the power supply voltage by switching between them, and a second switching circuit that is controlled by another boosted voltage. The second switching circuit is connected between the output terminal and the output terminal of the first switching circuit, and during boost operation, the second switching circuit is opened and the signal output terminal @Ls, "ゞ0#" is connected. Accordingly, a boosted voltage or '0# level is output to this signal output terminal, and during non-boost operation, the second switching circuit is closed to isolate the signal output terminal from the first switching circuit. It is something.
以下図面を参照して本発明の一実施例を説明する。第３
図に示される如くデプレッション型（以下り型と称す）
トランジスタ１１及び１２のソースは端子Ａで共通接続
され、トランジスタ１１のドレインは第１の昇圧電圧端
Ｈａに接続され、トランジスタ１２のドレインは電源電
圧端ＶＣに接続される。デコーダ回路１０がＤ型トラン
ジスタ７を介して信号出力端Ｃに接続され、エンハンス
メント型トランジスタ（以下Ｅ型と称す）１４とＤ型負
荷トランジスタ１３が１端子Ａと端子Ｃとの間に直列接
続される。トランジスタ１３のｆ−）はトランジスタ１
４との接続点Ｂに接続され、トランジスタ１４のダート
は第２の昇圧電圧端Ｈｂに接続される。Ｅ型Ｐチャネル
トランジスタ１５とＥ型Ｎチャネルトランジスタ１６と
で構成されるＣＭＯＳインバータ■の入力に信号入力端
Ｃが接続され、その出力りがトランジスタ１２のｒ−）
Ｋ入力される。An embodiment of the present invention will be described below with reference to the drawings. Third
As shown in the figure, depression type (hereinafter referred to as ``depression type'')
The sources of transistors 11 and 12 are commonly connected at terminal A, the drain of transistor 11 is connected to a first boosted voltage terminal Ha, and the drain of transistor 12 is connected to a power supply voltage terminal VC. A decoder circuit 10 is connected to a signal output terminal C via a D-type transistor 7, and an enhancement-type transistor (hereinafter referred to as E-type) 14 and a D-type load transistor 13 are connected in series between one terminal A and one terminal C. Ru. f-) of transistor 13 is transistor 1
4, and the dart of the transistor 14 is connected to the second boosted voltage terminal Hb. A signal input terminal C is connected to the input of a CMOS inverter (1) consisting of an E-type P-channel transistor 15 and an E-type N-channel transistor 16, and its output is connected to the r-) of the transistor 12.
K is input.
信号入力端Ｃはトランジスタ１１のダートにも接続され
る。トランジスタ７のダートには、読み出し動作時“１
″レベル、書き込み、消去等昇圧動作時には“０″レベ
ルとなる信号Ｒ／Ｗが入力される。トランジスタ１ノ及
び１２で第１のスイッチング回路２０が構成され、トラ
ンジスタ１４が第２のスイッチング回路３０となる。The signal input terminal C is also connected to the gate of the transistor 11. The dirt of transistor 7 has a “1” value during read operation.
A signal R/W that is at the "0" level is input during boosting operations such as writing, erasing, etc. The transistors 1 and 12 constitute the first switching circuit 20, and the transistor 14 constitutes the second switching circuit 30. becomes.
次に第３図の動作を説明する。まず書き込み、消去等の
昇圧動作時は、電圧端Ｈ＠ ｒ Ｈｂに昇圧電圧（例え
ば２５ｖ）が出力され、信号Ｒ／Ｗが１０”レベル（例
えば零ボルト）となシ、デコーダ回路１０側の電源ＶＣ
側（例えば５Ｖ）と信号出力端Ｃ側の昇圧電圧系とが電
位的にそれぞれ独立に動作できるようになる。ここでデ
コーダ１０の出力が１＃例えば５■の場合、信号出力端
Ｃに′１”が出力される。インバータＩの出力りが°′
０”となるため、トランジスタ１２がオフすると共にト
ランジスタ１１がオンし、端子Ｈ，Ｌの昇圧電圧はトラ
ンジスタ１１゜１３．１４を通して信号出力端子Ｃに出
力される。この状態ではトランジスタ７はダートが零■
で、ソース（デコーダ１θの出力）が例えば５ｖであシ
、トランジスタ７のしきい値が一５Ｖ以上ならばカット
オフしているため、トランジスタ７を通して電流が洩れ
ることはない。Next, the operation shown in FIG. 3 will be explained. First, during boosting operations such as writing and erasing, a boosted voltage (for example, 25V) is output to the voltage terminal H@rHb, and when the signal R/W is at a 10'' level (for example, 0 volts), the decoder circuit 10 side Power supply VC
The side (for example, 5V) and the boosted voltage system on the signal output terminal C side can operate independently in terms of potential. Here, if the output of the decoder 10 is 1#, for example, 5■, '1' is output to the signal output terminal C. The output of the inverter I is °'
0'', the transistor 12 turns off and the transistor 11 turns on, and the boosted voltage at terminals H and L is output to the signal output terminal C through the transistor 11°13.14.In this state, the transistor 7 is turned off. Zero■
If the source (output of the decoder 1θ) is, for example, 5V, and the threshold value of the transistor 7 is 15V or more, the current is not leaked through the transistor 7 because it is cut off.
デコーダ１０の出力が′０＃の場合、信号出力端Ｃが０
＃になり、インバータＩの出力りが“′ｌ”となるため
、イランジスタ１２がオンすると共にトランジスタ１１
がオフし、端子Ａには略電源電圧ＶＣ（例えば５Ｖ）が
出力される。When the output of the decoder 10 is '0#, the signal output terminal C is 0
#, and the output of the inverter I becomes "'l", so the transistor 11 turns on and the transistor 12 turns on.
is turned off, and approximately power supply voltage VC (for example, 5V) is output to terminal A.
トランジスタ１１は、ダートが零ｖ１ソースが略５ｖで
あるのでカットオフするため、トランジスタ１１を通し
て電流が洩れることはない。The transistor 11 is cut off because the voltage V1 is zero and the voltage V1 is approximately 5V, so no current leaks through the transistor 11.
読み出し等の非昇圧動作時には、電圧端ｉｉａが略ｖＣ
レベルに、電圧端Ｈｂが′°０＃レベルになシ、信号Ｒ
／Ｗは″１″レベルになる。電圧端Ｈｂが零■であるた
め、トランジスタ１４がオフし、電圧端Ｈａ及び電源電
圧ＶＣから信号出力端Ｃへの電流ノ４スは完全に断たれ
るため、デコーダ回路１０の出力に応じて信号出力端Ｃ
に１”。During non-boosting operations such as reading, the voltage terminal iia is approximately vC.
level, voltage terminal Hb is not at '°0# level, signal R
/W becomes the "1" level. Since the voltage terminal Hb is zero, the transistor 14 is turned off, and the current from the voltage terminal Ha and the power supply voltage VC to the signal output terminal C is completely cut off. Signal output terminal C
1”.
″０″レベルの出力が得られる。A "0" level output is obtained.
デコーダ回路１０を例えば行デコーダとして用いる場合
には、信号出力端Ｃは行線に対応し、メモリ容量にもよ
るが、百数十個〜数百個のデコーダが必要となるが、読
み出し時には電源電圧ＶＣからの洩れ電流は全くなく、
消費電流を極小に押えることができ、特に０Ｍ０８回路
のように動作特電流を減らすことを主目的とする回路に
も容易に組み込むことができる。When the decoder circuit 10 is used as a row decoder, for example, the signal output terminal C corresponds to the row line, and depending on the memory capacity, a hundred or more to several hundred decoders are required. There is no leakage current from voltage VC,
The current consumption can be kept to a minimum, and it can be easily incorporated especially into a circuit whose main purpose is to reduce the operating special current, such as the 0M08 circuit.
なお本発明なま実施例のみに限られず椋々の応用が可能
である。例えばここでは、例としてデコーダ回路を用い
たが、通常のバッファ回路でもかまわない。また昇圧電
圧１（ｂにデコーダ回路を設けて、例えばＨｂＩ −Ｈ
ｂ４のように４種類のＨｂを発生し、その内どれか１つ
のみが選択されて昇圧電圧が出るようにしてやれば、昇
圧動作時でも、非選択なデコーダ回路でＶＣ系のたれ流
れ電流は１／４に減少される。Note that the present invention is not limited to the raw embodiments, and can be applied in many ways. For example, although a decoder circuit is used here as an example, a normal buffer circuit may also be used. In addition, a decoder circuit is provided at the boosted voltage 1 (b, for example, HbI - H
If four types of Hb are generated like b4, and only one of them is selected to output a boost voltage, even during boost operation, the non-selected decoder circuit will reduce the VC system dripping current. Reduced to 1/4.
以上説明した如く本発明によれば、昇圧動作時には洩れ
電流がなく、選択的に昇圧電圧を出力でき、また非昇圧
動作時には電流消費のない半導体集積回路が提供できる
ものである。As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit which has no leakage current during boosting operation, can selectively output a boosted voltage, and has no current consumption during non-boosting operation.
第１図（ａ）は従来のメモリセルのノ母ターン平面図、
同（ｂ）ないしくｄ）は同図（ａ）の断面図、第２図（
ａ）は従来の昇圧回路図、同図（ｂ）は同図（ａ）で用
いる信号波形図、第３図は本発明の一実施例を示す回路
図である。
１１．１２．Ｊ４・・・ＭＯＳ トランジスタ、２０゜
３０・・・スイッチング回路、ＨＩＬ＋ Ｈｂ・・・昇
圧電圧供給端。
出願人代理人 弁理士 鈴 江 武 彦第１図
（ａ）
（ｂ）
償１ 図
（ｃ）
ロ：コ〜１
２２３−２
（ｄ）
第２図
（ａ）
（ｂ）
第３図FIG. 1(a) is a plan view of a main turn of a conventional memory cell;
(b) to d) are cross-sectional views of figure (a), and figure 2 (
3A is a conventional booster circuit diagram, FIG. 3B is a signal waveform diagram used in FIG. 3A, and FIG. 3 is a circuit diagram showing an embodiment of the present invention. 11.12. J4...MOS transistor, 20°30...switching circuit, HIL+Hb...boost voltage supply terminal. Applicant's representative Patent attorney Takehiko Suzue Figure 1 (a) (b) Compensation 1 Figure (c) 223-2 (d) Figure 2 (a) (b) Figure 3
Claims (3)
２の昇圧電圧供給端子と、前記第１の昇圧電圧と電源電
圧とを切ｐ換えて出力する第１のスイッチング手段と、
該第１のスイッチング手段の出力端と信号出力端との間
に接続され前記第２の昇圧電圧供給端子を介して制御さ
れる第２のスイッチング手段とを具備したことを特徴と
する半導体集積回路。(1) a first boosted voltage supply terminal and a second boosted voltage supply terminal higher than the power supply voltage, and a first switching means that switches and outputs the first boosted voltage and the power supply voltage;
A semiconductor integrated circuit comprising: second switching means connected between the output terminal of the first switching means and the signal output terminal and controlled via the second boosted voltage supply terminal. .
であることを特徴とする特許請求の範囲第１項に記載の
半導体集積回路。(2) The semiconductor integrated circuit according to claim 1, wherein each of the switching means is a MOS transistor.
を特徴とする特許請求の範囲第１項または第２項記載の
半導体集積回路。(3) The semiconductor integrated circuit according to claim 1 or 2, wherein the signal output terminal is a row line of a decoder circuit.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024581A JPS60170098A (en) | 1984-02-13 | 1984-02-13 | Semiconductor integrated circuit |
| DE8484109957T DE3481668D1 (en) | 1983-08-30 | 1984-08-21 | INTEGRATED SEMICONDUCTOR CIRCUIT. |
| EP19840109957 EP0137245B1 (en) | 1983-08-30 | 1984-08-21 | Semiconductor integrated circuit |
| US06/645,392 US4697101A (en) | 1983-08-30 | 1984-08-29 | Read/write control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024581A JPS60170098A (en) | 1984-02-13 | 1984-02-13 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60170098A true JPS60170098A (en) | 1985-09-03 |
Family
ID=12142126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024581A Pending JPS60170098A (en) | 1983-08-30 | 1984-02-13 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170098A (en) |
-
1984
- 1984-02-13 JP JP59024581A patent/JPS60170098A/en active Pending
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