JPS60168196A - Voice pattern collation circuit - Google Patents
Voice pattern collation circuitInfo
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- JPS60168196A JPS60168196A JP59024122A JP2412284A JPS60168196A JP S60168196 A JPS60168196 A JP S60168196A JP 59024122 A JP59024122 A JP 59024122A JP 2412284 A JP2412284 A JP 2412284A JP S60168196 A JPS60168196 A JP S60168196A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は音声認識装置に係り、特にＤＰ（ダイナミック
プログラミング）照合を行う場合に使用するＤＰ照合回
路を、ＤＰ照合に先立ち候補数削減用の１火照合用に使
用できるようにした音声パターン照合回路に関するもの
である。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a speech recognition device, and in particular, a DP matching circuit used when performing DP (dynamic programming) matching. This invention relates to a voice pattern matching circuit that can be used for fire matching.
音声認識装置では、認識すべき語（例えば単語）の標準
パターンを多数音声辞書に持ち、入カバターンと標準パ
ターンを照合し、照合距離から最も入カバターンと似て
いる標準パターンを認識結果としている。このパターン
照合には、一般にＤ ｌ）照合と呼ばれる音声の時間的
変動を正規化する！１．６合方式が使用されている。と
ころでこのＤＰ照合には大きな演算量が必要となるため
照合時間かか５るので、一般に高速行列演算を実行する
専用回路を設けて照合時間を早めている。A speech recognition device has a large number of standard patterns of words (for example, words) to be recognized in a speech dictionary, matches the input cover pattern with the standard pattern, and uses the standard pattern that is most similar to the input cover pattern based on the matching distance as the recognition result. This pattern matching is generally done by normalizing the temporal fluctuations of the voice, which is commonly called Dl) matching! A 1.6-coupling system is used. By the way, this DP matching requires a large amount of computation and takes a long matching time, so generally a dedicated circuit for performing high-speed matrix calculations is provided to speed up the matching time.
しかしこれでも登録しである単語数が多くて認識語数が
多くなると、照合時間が遅くなり、要求性能を満足する
ことができなくなってくる。However, even with this, if the number of registered words increases and the number of recognized words increases, the matching time becomes slow and the required performance cannot be satisfied.
そこでＤＰ照合回路を複数設けて照合時間の短縮を行っ
たり、ＤＰ照合に先立ち候補数削減用の簡単な〕火照合
を行ってＤＰ照合を行う標準パターンを大幅に削減した
りしている。Therefore, multiple DP matching circuits are provided to shorten the matching time, and prior to DP matching, a simple [fire] matching is performed to reduce the number of candidates, thereby significantly reducing the number of standard patterns for DP matching.
［従来技術と問題点〕
ところでこの候補削減用の照合には、ＤＰ照合用のパラ
メータを変換したりして生情報の候補削減用固定長パラ
メータを作成し、演算量の少ない線形照合によって照合
距離をめ、例えば」二位〕０候禎程度をＤＰ照合用の標
準パターンとしていた。[Prior art and problems] By the way, in this matching for candidate reduction, fixed-length parameters for candidate reduction of raw information are created by converting the parameters for DP matching, and the matching distance is reduced by linear matching with a small amount of calculation. For example, the standard pattern for DP verification was ``2nd place''.
このような候補削減用の照合には演算量が少ない方式を
用いるため、従来では特別な専用回路は設けず、′１ｌ
ｌｌ制御用のマイクロブロセノザ（Ｍ Ｐ Ｕ）等で演
算していた。ところがこのようなＭＰＵは演算速度があ
まり速くないので、候補数削減の総演算量はＤＰ照合す
る場合に比較して大幅に少なくとも、専用照合回路を使
用しないため候補数削減のための照合時間はかなり大き
なものとなり、十分な時間短縮が得られなかった。Conventionally, since a method with a small amount of calculation is used for matching for candidate reduction, no special dedicated circuit was provided, and the
Calculations were performed using a microprocessor (MPU) etc. for ll control. However, since the calculation speed of such an MPU is not very fast, the total amount of calculation for reducing the number of candidates is significantly at least compared to DP matching, and since no dedicated matching circuit is used, the matching time for reducing the number of candidates is It turned out to be quite large, and it was not possible to save enough time.
本発明の目的は前記の如き候補数削減のための演算に長
時間かかるという欠点を改善するため、ＤＰ照合回路に
複数の線形照合処理を可能とする機能を付加することに
より、ＤＰ照合回路がＤＰ照合を行わない期間を利用し
て、候補削減の照合をＤＰ照合回路を使用して、しかも
複数の登録語を１度に照合できるようにしたものを提供
することである。An object of the present invention is to improve the disadvantage that calculations for reducing the number of candidates take a long time as described above, by adding a function that enables multiple linear matching processes to the DP matching circuit. To provide a system that uses a period in which DP matching is not performed, uses a DP matching circuit to perform candidate reduction matching, and also allows matching of a plurality of registered words at once.
前記目的を達成するために、本発明の音声パターン照合
回路では、入カバターンが保持される第１パターン保持
手段と、標準パターンが保持される第２パターン保持手
段と、人カバターンと標準パターンの各パラメータの絶
対値差をめる差演算部と、加算手段と、異なるフレーム
におけるＧ値が保持される少くとも３個のデータ保持手
段と、これらのＧ値の最小の値を検出する比較部を備え
たグイナミソクプログラミング照合回路において、差演
算部の出力と零値のいずれかを出力する第１選択出力手
段と、前記３個のデータ保持手段のいずれか１つのデー
タを出力する第２選択出力手段と、該第２選択出力手段
の出力と零値のいずれかを出力する第３選択出力手段を
設りるとともに、前記パターン保持手段の一方に線形演
算用人カバターンを保持し他方のパターン保持手段に線
形演算用の複数の標準パターンを保持し、前記線形演算
用人カバターンと複数の線形演算用の標準パターンを同
時に線形照合するようにしたことを特徴とする。In order to achieve the above object, the voice pattern matching circuit of the present invention includes a first pattern holding means for holding input cover turns, a second pattern holding means for holding standard patterns, and a first pattern holding means for holding input cover turns and standard patterns. A difference calculating section for calculating the absolute value difference of the parameters, an adding means, at least three data holding means for holding G values in different frames, and a comparing section for detecting the minimum value of these G values. A first selection output means for outputting either the output of the difference calculation section or a zero value, and a second selection output means for outputting any one data of the three data holding means. output means, and a third selection output means for outputting either the output of the second selection output means or a zero value, and one of the pattern holding means holds a cover pattern for linear calculation, and the other pattern holding means holds a cover pattern for linear calculation. The present invention is characterized in that a plurality of standard patterns for linear calculations are held in the means, and the human cover pattern for linear calculations and the plurality of standard patterns for linear calculations are simultaneously linearly matched.
本発明を一実施例にもとづき詳述するに先立ち、まず従
来のＤＰ照合回路の処理例を第１図〜第４図にもとづき
説明する。Before describing the present invention in detail based on one embodiment, first, a processing example of a conventional DP matching circuit will be explained based on FIGS. 1 to 4.
人力された音声バラメークと登録されている音声パラメ
ータの最もよく一致するマツチング径路を検出するため
にＤＰ （Ｄｙｎａｍｉｃ Ｐｒ。DP (Dynamic Pr.
ｇｒａｍｉｎｇ）法による時間正規化マツチングを行う
。このＤＰ照合動作は、第１図に示す如く、登録パター
ン（標準バクーン）と入カバターンの対応する部分同士
を、実線Ｍで示すマツチング径路により照合することに
より、音声の時間的バラツキを吸収する照合結果Ｇｏを
得ることができる。Time normalized matching is performed using the gramming method. As shown in Fig. 1, this DP matching operation is a matching that absorbs temporal variations in audio by matching the corresponding parts of the registered pattern (standard Bakun) and the input pattern using the matching path shown by the solid line M. The result Go can be obtained.
このように対応する部分同士を選択するために、ＤＰ法
では、第２図に示す如く、人カバターンおよび登録パタ
ーンから得られる例えば１０個のパラメータをフレーム
方向に２次元のテーブルとして表わし、各パラメータの
絶対値差ｄをめる。In order to select corresponding parts in this way, in the DP method, for example, 10 parameters obtained from the human cover turn and the registered pattern are represented as a two-dimensional table in the frame direction, as shown in Fig. 2, and each parameter is Calculate the absolute value difference d.
第２図にこのｄテーブルの１例を示す。FIG. 2 shows an example of this d table.
このｄの値をマツチング径路で累積した値Ｇを入力パラ
メータと標準パラメータとの距離を示す。A value G obtained by accumulating the values of d along the matching path indicates the distance between the input parameter and the standard parameter.
ＤＰ法では、ｄテーブルに示したｄの値を、次式で示ず
Ｇの演算条件にしたがって、左上の始端から入力パラメ
ータ方向く第３図の水平方向）に走査するようにしてめ
てゆく。In the DP method, the value of d shown in the d table is determined by scanning from the starting point in the upper left in the direction of the input parameter (horizontal direction in Figure 3) according to the calculation conditions of G (not shown in the following formula). .
Ｇの演算条件は次式で示される。The calculation conditions for G are expressed by the following equation.
Ｇ＝ｍ ｉ ｎ （ＧＱ＋２ ｄ、Ｇｌ ＋ｄ、、Ｇ２
＋ｄ：１ここでＧｏ、Ｇｌ、Ｇ２は第３図に示す如く
、演算しているフレーム（第３図のＧ）に関する他の位
置のＧである。第３図に示す如く、現在演算しているフ
レームをＧとすると、その前のＧがＧ２、前回の演算結
果（第３図の１、）の同一フレームのＧｆｃＧ＋、Ｇｌ
の前のＧをＧ、という。G=min (GQ+2 d, Gl +d,, G2
+d:1 Here, Go, Gl, and G2 are G at other positions with respect to the frame being calculated (G in FIG. 3), as shown in FIG. As shown in Figure 3, if the frame currently being calculated is G, the previous G is G2, GfcG+, Gl of the same frame of the previous calculation result (1 in Figure 3).
The G before is called G.
このＧｏ、Ｇｌ、Ｇ２の値とそのフレームのｄによりＧ
Ｏ＋２ ｄ、Ｇｌ ＋ｄ、Ｇ２ ＋ｄを劃算し、最も値
の少ないものをＧとする。この選択機能か対応するパタ
ーン同士の照合になる。Based on the values of Go, Gl, and G2 and d of that frame, G
Calculate O+2 d, Gl +d, and G2 +d, and let G be the one with the smallest value. This selection function matches corresponding patterns.
第２図のｄテーブルをＧ演算した結果を第４図に示す。FIG. 4 shows the result of G operation on the d table in FIG. 2.
第４図の矢印はどのＧを選択したかを示す。Ｇを選択す
る場合、テーブルの端にあるフレームでは、Ｇｏ 、Ｇ
ｌ 、Ｇ２のうち１つないしすべてが存在しない場合が
あるので、このようなところでは存在しないＧば対象外
として演算する。The arrow in FIG. 4 indicates which G is selected. If you choose G, then in the frame at the edge of the table, Go, G
Since one or all of l and G2 may not exist, in such a case, G that does not exist is ignored in the calculation.
第４図のＤＰ照合の結果は右下の終端に存在し、「９」
が入力パラメータと標準パラメータの距離であり、大枠
が選択順を示す。The result of DP matching in Figure 4 is at the bottom right end, and is "9".
is the distance between the input parameter and the standard parameter, and the outline indicates the selection order.
次にこのＤＰ照合演算を行うＤＰ演算回路の１例を第５
図により説明する。Next, an example of a DP calculation circuit that performs this DP matching calculation is shown in the fifth example.
This will be explained using figures.
１はｉメモリ、２はＲレジスタ、３はｄ演算部、４は加
算回路、５ば（Ｇｏ＋ｄ）レジスタ、６はＧルジスタ、
７はＧ２レジスタ、８はＧｌそり部、９は比較部、１０
はＧ演算制御回路、１１はマルチプレクサである。1 is an i memory, 2 is an R register, 3 is a d calculation unit, 4 is an addition circuit, 5 is a (Go+d) register, 6 is a G register,
7 is the G2 register, 8 is the Gl warp section, 9 is the comparison section, 10
1 is a G calculation control circuit, and 11 is a multiplexer.
入力された音声から得られた入力バラタ−り（入カバタ
ーン）はｉメモリ１に保持され、また辞書部から出力さ
れた標準パラメータ（標準パターン）がＲレジスタ２に
保持され、ｄ演算部３にてこれら入カバターンと標準パ
ターンの絶対値差ｄ （ｄ＝ＩＲ−ｉ １）をめ、まず
加算回路４でＧ＋レジスタ６に保持されている前回のＧ
ｌとこのｄを加算して（Ｇｏ＋ｄ）としくＧａ４−ｄ）
レジスタ５にセットする。すなわち、第３図より明らか
な如く、Ｇｌは次のフレームにくるとＧｏにみえるので
（ＧＯ＋ｄ）を計算するためＧ＋レジスタ６に保持され
ているＧ１の値を、Ｇ演算制御回路１０の制御によりＭ
ＰＸＩＩを経由して出力し、加算回路４にてｄと加算し
てこれを（Ｇｏ＋ｄ）として（Ｇｏ＋ｄ） レジスタ５
にセットする。The input variation (input pattern) obtained from the input voice is held in the i-memory 1, and the standard parameters (standard pattern) output from the dictionary section are held in the R register 2, and are stored in the d calculation section 3. Then, the absolute value difference d (d=IR-i 1) between these input cover patterns and the standard pattern is determined, and first, the adder circuit 4 calculates G + the previous G held in the register 6.
Add l and this d to get (Go+d), Ga4-d)
Set in register 5. That is, as is clear from FIG. 3, since Gl appears to be Go in the next frame, the value of G1 held in the G+ register 6 is changed under the control of the G calculation control circuit 10 in order to calculate (GO+d). M
Output via PXII, add it to d in addition circuit 4, and set this as (Go+d) (Go+d) Register 5
Set to .
また前回のＧは実はＧ２である。それ故Ｇを演算したと
きＧ２レジスタ７にもこのＧの演算結果をセットしてお
く。これによりＧ２レジスタ７から０２を得ることがで
きる。そしてＧ＋レジスタ６にはＧメモリ部８より読出
してセントする。このようにして各レジスタ５．６．７
に（ＧＯ＋ｄ）、Ｇ１、Ｇ２をセットした後に比較部９
にてその最小のものを選択し、これをＧ演算制御回路１
０に報告する。Ｇ演算制御回路１０は比較器９からのこ
の報告にもとづきこれらのうちの最小のものをＭＰＸＩ
Ｉから加算回路４に出力しｄを加算しＧとする。このＧ
はＧ２レジスタ７にセットしておき次のフレームの演算
に使用される。このような操作をくり返すことによりＤ
Ｐ照合演算を行うこととなる。Also, the G from last time is actually G2. Therefore, when G is calculated, the result of this G calculation is also set in the G2 register 7. As a result, 02 can be obtained from the G2 register 7. Then, the data is read from the G memory section 8 and stored in the G+ register 6. In this way each register 5.6.7
After setting (GO+d), G1, and G2 to
select the smallest one and send it to the G calculation control circuit 1.
Report to 0. Based on this report from the comparator 9, the G arithmetic control circuit 10 selects the smallest of these as MPXI.
It is output from I to the adder circuit 4, and d is added thereto to obtain G. This G
is set in the G2 register 7 and used for the calculation of the next frame. By repeating these operations, D
A P matching operation will be performed.
本発明ではこのＤＰ照合回路に複数線形照合を実行する
ことができるように、Ｇ選択でＱ、＋ｄを選択するよう
な機能を備えさせ、第６図に示す如く、入カバターンｉ
と、複数の登録パターンを１度に線形照合し、複数の照
合結果を同時に得られるようにしたものである。なおこ
れらのパターンは固定長パターンである。In the present invention, this DP matching circuit is equipped with a function of selecting Q and +d by G selection so that multiple linear matching can be performed, and as shown in FIG.
In this method, multiple registered patterns are linearly matched at once, and multiple matching results can be obtained at the same time. Note that these patterns are fixed length patterns.
ところで複数線形照合をＤＰ照合回路で行うためには次
の様な機能を追加することが必要となる。By the way, in order to perform multiple linear matching using the DP matching circuit, it is necessary to add the following functions.
＋１１ Ｄ Ｐ演算では入カバターンの格納されるｉメ
モリに複数の線形照合用の標準パターンが格納され、逆
にＲレジスタの方に線形照合用の入カバターンが格納さ
れる。これはｉメモリに格納されたデータは順次出力す
ることができることによる。In the +11 D P operation, a plurality of standard patterns for linear matching are stored in the i-memory where the input pattern is stored, and conversely, the input pattern for linear matching is stored in the R register. This is because the data stored in the i-memory can be sequentially output.
（２）最初の演算においてＧを累積しないことが必要で
ある。ＤＰ照合では、第４図に示す如く、最初の演算で
Ｇ＝０２ ＋ｄの演算を進めていくが、複数線形照合で
はＧ＝ｄの演算を進めてゆく。(2) It is necessary not to accumulate G in the first calculation. In DP matching, as shown in FIG. 4, the first calculation proceeds with the calculation of G=02+d, but in the multiple linear matching, the calculation of G=d proceeds.
（３）最初の演算以外でばＧ＝Ｇｏ＋ｄを行う。(3) For operations other than the first, perform G=Go+d.
ＤＰ照合では、
Ｇ−ｍｉ ｎ （ＧＯ＋２ｄ、Ｇｌ ＋ｄＸＧ２ ＋ｄ
）であったが、複数線形照合ではＱ ＝ Ｑ ｏ ＋
ｄの演算を行う。ただしＧｏが存在しない場合はＧの値
は無効としてどんな値になってもよい。In DP verification, G-min (GO+2d, Gl +dXG2 +d
), but in multiple linear matching Q = Q o +
Perform the calculation of d. However, if Go does not exist, the value of G is invalid and may be any value.
このような機能を有する、本発明の一実施例構成を第７
図に示す。A configuration of an embodiment of the present invention having such a function is described in the seventh example.
As shown in the figure.
第７図において、２１はｉメモリ、２２ばＲレジスタで
あってそれぞれ第５図におけるｉメモリ１、Ｒレジスフ
２２に対応するもの、２３はｄ演算部であってｄ演算部
３に対応するもの、２４は第１マルチプレクザ、２５は
加算回路であって加算回路４に対応するもの、２６はＣ
Ｇｏ ＋Ｒ）レジスタ、２７はＧルジスタ、２８ばＧ２
レジスタであってそれぞれ（ＧＯ＋ｄ） レジスタ５、
Ｇ】レジスタ６、Ｇ２レジスタ７に対応するもの、２９
は比較部であって比較部９に対応するもの、３０はＧ演
算制御回路であってＧ演算制御回路１０に対応するもの
、３１は第２マルチプレクサ、３２は第３マルチプレク
サ、３３は複数線形演算制御回路、３４ばＧメモリ部で
あってＧメモリ部８に対応するものである。In FIG. 7, 21 is an i memory, 22 is an R register, which corresponds to the i memory 1 and R register 22 in FIG. 5, respectively, and 23 is a d operation section, which corresponds to the d operation section 3. , 24 is a first multiplexer, 25 is an adder circuit corresponding to the adder circuit 4, and 26 is a C
Go +R) register, 27 is G register, 28 is G2
Each register is (GO+d) register 5,
G] Register 6, corresponding to G2 register 7, 29
30 is a G calculation control circuit which corresponds to the G calculation control circuit 10; 31 is a second multiplexer; 32 is a third multiplexer; 33 is a multiple linear calculation circuit. The control circuit 34 is a G memory section and corresponds to the G memory section 8.
次に本発明の動作について説明する。Next, the operation of the present invention will be explained.
（イ）複数線形演算を行うとき
まずｉメモリ２１に、第６図に標準パターン１．２−と
して示す如き、線形演算用の複数の標準パターンが格納
され、またＲレジスタ２２に線形演算用の入カバターン
かセットされる。そしてますＲレジスター２２にセント
された入カバターンと標準パターン１とが線形照合され
、次に入カバターンと標準パターン２とが線形照合され
る。以下人カバターンと標準パターン３．４−か順次線
形照合される。このようにして人カバターンは、ｉメモ
リ２１に格納された複数の標準パターンと、一度に線形
照合される。これが終了すると次の複数の標準パターン
か同様にして一度に線形照合されることになる。(a) When performing multiple linear calculations, first, the i-memory 21 stores a plurality of standard patterns for linear calculations, as shown in FIG. 6 as standard patterns 1.2-, and the R register 22 stores standard patterns for linear calculations. The cover turn is set. Then, the input cover turn entered in the R register 22 is linearly compared with the standard pattern 1, and then the input cover turn and the standard pattern 2 are linearly compared. The following human cover turns and standard patterns 3.4- are sequentially linearly matched. In this way, the human cover pattern is linearly matched against a plurality of standard patterns stored in the i-memory 21 at once. Once this is completed, the next multiple standard patterns will be linearly matched at once in the same way.
この標準パターンとの線形照合に際して、Ｇ演算制御回
路３１ば、第２マルチプレクザ３１からＧｏのセ／Ｉ・
されているＧ２レジスタ２８のみか出力され、るよう制
御する。ただし各標準パターンに対する最初の演算でば
Ｇ２レジスタ２８に保持されたＧ２にｄ演算部２３から
出力されたｄを加算せずＧ＝ｄとするために、第３マル
チプレクサ３２がこの最初の演算のとき零を出力するよ
うに複数線形演算制御回路３３が制御する。また線形照
合の場合には（Ｇ（７＋ｄ）で照合しなければならない
か、ＤＰ照合の場合にはＧｏ−ｉ−２ｄで照合するため
ＧルンスタにはＧｏ＋ｄがすでにセントされている。そ
れ故、Ｇｏ＋ｄを得るためＧ）レジスタにセットされて
いるＣＧｏ→−ｄ）を零と加算することか必要となる。During the linear comparison with this standard pattern, the G calculation control circuit 31 selects the Go
Control is performed so that only the G2 register 28 that is currently being output is output. However, in the first calculation for each standard pattern, in order to set G=d without adding d output from the d calculation section 23 to G2 held in the G2 register 28, the third multiplexer 32 performs this first calculation. The multi-linear arithmetic control circuit 33 performs control so as to output zero at the time. In addition, in the case of linear matching, it is necessary to match with (G(7+d)), or in the case of DP matching, Go+d is already sent in the G run star because it is matched with Go-i-2d. Therefore, In order to obtain Go+d, it is necessary to add G) CGo→-d) set in the register with zero.
このためｄ演算部２３の出力を零とするため、第１マル
チプレクサ２４からこのとき零を出力させる必要があり
、この制御をも複数線形演算制御回路３３が行うことに
なる。さらに線形照合を行うためにＱｏ＋ｄがもっとも
小さな値にみえるようにこの複数線形演算制御回路３３
は制御する。このような制御操作を行うことにより、他
の部分は通當のＤＰ演算を行うどきと同し動作で複数線
形演算を行うことができる。Therefore, in order to make the output of the d calculation section 23 zero, it is necessary to output zero from the first multiplexer 24 at this time, and this control is also performed by the multiple linear calculation control circuit 33. Furthermore, in order to perform linear matching, this multiple linear arithmetic control circuit 33
control. By performing such control operations, it is possible to perform multiple linear calculations with the other parts operating in the same manner as when performing regular DP calculations.
（ロ）ＤＰＰ合演算を行うとき
第７図の回路でＤＰ照合を行う場合には、第５図の場合
と同様に、ｉメモリ２１にＤＰ演演出用入カバターンを
保持し、Ｒレジスタ２２にＤＰ演演出用標準パターンを
セントする。そして複数線形演算制御回路３３は、第１
マルチプレクザ２４からｄ演算部２３からの演算結果で
あるｄが出力し、第３マルチプレクサ３２から第２マル
チプレクサ３１からのデータが出力するように制御する
とともに、比較部２９に対しては、第５図の場合と同様
に（ＧＯ＋ｄ）レジスタ２６、Ｇルジスタ２７、Ｇ２レ
ジスタ２８のデータのうち最小のものを出力するように
制御する。(b) When performing a DPP combination operation, if DP verification is performed using the circuit shown in FIG. Cent the standard pattern for DP performance. Then, the multiple linear arithmetic control circuit 33
The multiplexer 24 outputs d, which is the calculation result from the d calculation section 23, and the third multiplexer 32 outputs the data from the second multiplexer 31. As in the case of (GO+d), control is performed to output the minimum data among the data in the (GO+d) register 26, G register 27, and G2 register 28.
これにより第７図に示す本発明の回路は、第５図のＤＰ
Ｐ合回路と同様に動作するものとなる。As a result, the circuit of the present invention shown in FIG.
It operates in the same way as the P combination circuit.
本発明によればＤＰＰ合回路を使用し２て、複数の標準
パターンとの線形照合を行ってＤ Ｐ照合用の候補をき
わめて高速に選択することができ、例えばＭＰｔＪを使
用した場合に比較して１次照合用時間を２０分の１程度
に減少することができたので、音声認識応答時間を大幅
にスピードアンプすることが実現できる。According to the present invention, candidates for DP matching can be selected extremely quickly by using a DPP combination circuit2 to perform linear matching with a plurality of standard patterns, compared to the case where, for example, MPtJ is used. Since the time for primary verification can be reduced to about one-twentieth, it is possible to significantly speed up the voice recognition response time.
第１図はＤＰ照合の説明図、第２図はｄテーブル、第３
図ばＧテーブル、第４図はＧの位置説明図、第５図は従
来のＤＰ演算回路、第６図は複数標準パζターン線形照
合説明図、第７図は本発明の一実施例構成図である。
図中、２１ばｉメモリ、２２はＲレジスタ、２３はｄ演
算部、２４は第１マルチプレクサ、２５は加算回路、２
６は（Ｇθ＋ｄ）レジスタ、２７はＧルジスタ、２８は
Ｇ２レジスタ、２９は比較部、３０はＧ演算制御回路、
３１は第２マルチプレクサ、３２ば第３マルチプレクサ
、３３ば複数線形演算制御回路、３４はＧメそり部を示
す。
特許出願人 富士通株式会社
代理人 弁理士 山 谷 晧 榮
第１
Ｍハ０ターソー〉
紹２０
扇３凶
入カッ＼リメータ
＃１４図
へカッ望うメータ →
ρ ２３ θ ３ θ ７２３ θ
′＠使霊職Figure 1 is an explanatory diagram of DP matching, Figure 2 is the d table, and Figure 3 is an explanatory diagram of DP matching.
Figure 4 is a G table, Figure 4 is a diagram explaining the position of G, Figure 5 is a conventional DP calculation circuit, Figure 6 is a diagram explaining multiple standard pattern ζ pattern linear matching, and Figure 7 is a configuration of an embodiment of the present invention. It is a diagram. In the figure, 21 is an i memory, 22 is an R register, 23 is a d operation unit, 24 is a first multiplexer, 25 is an adder circuit, 2
6 is a (Gθ+d) register, 27 is a G register, 28 is a G2 register, 29 is a comparison section, 30 is a G operation control circuit,
31 is a second multiplexer, 32 is a third multiplexer, 33 is a multiple linear arithmetic control circuit, and 34 is a G mesori section. Patent Applicant: Fujitsu Limited Agent, Patent Attorney, Akira Yamatani, Eiichi 1, Mha0 Tursaw> Introduction 20 Ougi 3 Incoming Crackling Meter #14 Cumming meter to figure → ρ 23 θ 3 θ 723 θ ′ @ Messenger Spirit job
Claims (1)
準パターンが保持される第２パターン保持手段と、入カ
バターンと標準パターンの各パラメータの絶対値差をめ
る差演算部と、加算手段と、異なるフレームにおけるＧ
値が保持される少くとも３個のデータ保持手段と、これ
らのＧ値の最小の値を検出する比較部を備えたグイリー
ミソクプログラミング照合回路において、差演算部の出
力と零値のいずれかを出力する第１選択出力手段と、前
記３個のデータ保持手段のいずれか１つのデータを出力
する第２選択出力手段と、該第２選択出力手段の出力と
零値のいずれかを出力する第３選択出力手段を設けると
ともに、前記パターン保持手段の一方に線形演算用人カ
バターンを保持し他方のパターン保持手段に線形演算用
の複数の標準パターンを保持し、前記線形演算用人カバ
ターンと複数の線形演算用の標準パターンを同時に線形
照合するようにしたことを特徴とする音声パターン照合
回路。a first pattern holding means for holding the input cover turn, a second pattern holding means for holding the standard pattern, a difference calculation unit for calculating the absolute value difference between each parameter of the input cover turn and the standard pattern, and an addition means; G in different frames
In a programming verification circuit that includes at least three data holding means for holding values and a comparison section that detects the minimum value of these G values, it is determined whether the output of the difference calculation section or the zero value. a first selection output means for outputting one of the three data holding means, a second selection output means for outputting one of the data of the three data holding means, and one of the output of the second selection output means and a zero value. one of the pattern holding means holds a cover turn for linear calculation and a plurality of standard patterns for linear calculation is held in the other pattern holding means, and the cover turn for linear calculation and the plurality of standard patterns are A speech pattern matching circuit characterized in that standard patterns for linear calculations are linearly matched at the same time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024122A JPS60168196A (en) | 1984-02-10 | 1984-02-10 | Voice pattern collation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024122A JPS60168196A (en) | 1984-02-10 | 1984-02-10 | Voice pattern collation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60168196A true JPS60168196A (en) | 1985-08-31 |
| JPH0325798B2 JPH0325798B2 (en) | 1991-04-08 |
Family
ID=12129501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024122A Granted JPS60168196A (en) | 1984-02-10 | 1984-02-10 | Voice pattern collation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60168196A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012505477A (en) * | 2008-10-10 | 2012-03-01 | ファストウ，リチャード・エム | Real-time data pattern analysis system and method of operation thereof |
| US8818802B2 (en) | 2008-10-10 | 2014-08-26 | Spansion Llc | Real-time data pattern analysis system and method of operation thereof |
-
1984
- 1984-02-10 JP JP59024122A patent/JPS60168196A/en active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012505477A (en) * | 2008-10-10 | 2012-03-01 | ファストウ，リチャード・エム | Real-time data pattern analysis system and method of operation thereof |
| US8818802B2 (en) | 2008-10-10 | 2014-08-26 | Spansion Llc | Real-time data pattern analysis system and method of operation thereof |
| US9135918B2 (en) | 2008-10-10 | 2015-09-15 | Cypress Semiconductor Corporation | Real-time data pattern analysis system and method of operation thereof |
| US9142209B2 (en) | 2008-10-10 | 2015-09-22 | Cypress Semiconductor Corporation | Data pattern analysis |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325798B2 (en) | 1991-04-08 |
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