JPS6016426A - 半導体素子の製造法 - Google Patents
半導体素子の製造法Info
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- JPS6016426A JPS6016426A JP12500583A JP12500583A JPS6016426A JP S6016426 A JPS6016426 A JP S6016426A JP 12500583 A JP12500583 A JP 12500583A JP 12500583 A JP12500583 A JP 12500583A JP S6016426 A JPS6016426 A JP S6016426A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3046—Mechanical treatment, e.g. grinding, polishing, cutting using blasting, e.g. sand-blasting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリコンまたはゲルマニウムを用いた半導体
素子に関するもので、さらには、三次元的な構成を持つ
半導体素子およびその製造方法に関するものである。
素子に関するもので、さらには、三次元的な構成を持つ
半導体素子およびその製造方法に関するものである。
従来例の構成とその問題点
従来、シリコンまたはゲルマニウムを用いた半導体素子
は単結晶を用いていた。電極面積に比べ、接合面積の広
い半導体素子は第１図のような方法で作成されていた。
は単結晶を用いていた。電極面積に比べ、接合面積の広
い半導体素子は第１図のような方法で作成されていた。
すなわち、結晶の面方位によってエツチング速度が非常
に異なる性質を利用したものである。例えば（１ｏＯ）
の単結晶シリコン１を酸化させて表面にＳ ｉＯ２層２
を作る（ａ）。適当にパターニングしくｂ）、バクー二
／グしたＳ ｉ ０２をマスクとして例えばＮａＯＨ溶
液中に入れると（１１ｏ）が選択的にエツチングされ、
溝３ができる（Ｃ）。マスクとして用いた５ＩＱ２をと
り除き（ｄ）、単結晶シリコン基板１とは導電型の異な
るシリコン４をエピタキ／ヤル成長させ、電極５，６を
形成させる（ｅ）ｏこのようにすると電極面積に比べ、
接合面積の大きなダイオードが作成される。
に異なる性質を利用したものである。例えば（１ｏＯ）
の単結晶シリコン１を酸化させて表面にＳ ｉＯ２層２
を作る（ａ）。適当にパターニングしくｂ）、バクー二
／グしたＳ ｉ ０２をマスクとして例えばＮａＯＨ溶
液中に入れると（１１ｏ）が選択的にエツチングされ、
溝３ができる（Ｃ）。マスクとして用いた５ＩＱ２をと
り除き（ｄ）、単結晶シリコン基板１とは導電型の異な
るシリコン４をエピタキ／ヤル成長させ、電極５，６を
形成させる（ｅ）ｏこのようにすると電極面積に比べ、
接合面積の大きなダイオードが作成される。
しかし、この場合、基板に単結晶のウェハーを用いパタ
ーニングをしなければならないこと、捷だ、エヒリキシ
ャル成長を行なうなど多くの工程を実行しなければなら
ない。
ーニングをしなければならないこと、捷だ、エヒリキシ
ャル成長を行なうなど多くの工程を実行しなければなら
ない。
発明の目的
本発明は工程が少なく簡単に、電極面積より広い接合面
積を持つ半導体素子および、それを作成する製造方法を
提供するものである。
積を持つ半導体素子および、それを作成する製造方法を
提供するものである。
発明の構成
本発明はバリスタ等の非直線性の半導体素子の製造法に
かかり、導電型の異なる板状の半導体を重ね合わせ最終
の半導体素子の構成に整える工程、前記半導体の融点以
下で加熱しながら板状半導体を重ね合わせた面に平行な
力を加えて伸ばす工程、前記伸ばした方向と交錯する方
向に切断する工程を有するものである。
かかり、導電型の異なる板状の半導体を重ね合わせ最終
の半導体素子の構成に整える工程、前記半導体の融点以
下で加熱しながら板状半導体を重ね合わせた面に平行な
力を加えて伸ばす工程、前記伸ばした方向と交錯する方
向に切断する工程を有するものである。
実施例の説明
本発明の製造法による半導体素子のいくつかの構成例を
第２図に示す。１１はｎ型半導体、１２はｐ型半導体、
１３はｉ型半導体である。第２図ａの場合、面１４とそ
れにほぼ平行な面１５とに電極を形成すると電極面積に
比べ接合面積の広いダイオードが構成される。面１６お
よび而１６とほぼ平行な面１７とに電極を形成しても同
様である。断面を示した面１８およびその反対側の面１
９とに電極を形成させる場合は、面１８と面１９とには
異なった種類の電極を形成させる。例えばシリコンを例
にすると、一方の面にはｎ型シリコンに対して抵抗性接
触の特性を示し、ｐ型シリコンに対しては電位障壁を形
成する物質、すなわち、例えばＡ、ｄ −Ａｕ −Ｐ
、八ｕ−３ｂ、Ａｕ−３ｂ−３ｉ、Ａｕ−３ｎ、Ｂｉ、
Ｃｄ−３ｂ、Ｇａ”Ｓｎ、Ｇｅ−３ｂ、に、Ｌｉ。
第２図に示す。１１はｎ型半導体、１２はｐ型半導体、
１３はｉ型半導体である。第２図ａの場合、面１４とそ
れにほぼ平行な面１５とに電極を形成すると電極面積に
比べ接合面積の広いダイオードが構成される。面１６お
よび而１６とほぼ平行な面１７とに電極を形成しても同
様である。断面を示した面１８およびその反対側の面１
９とに電極を形成させる場合は、面１８と面１９とには
異なった種類の電極を形成させる。例えばシリコンを例
にすると、一方の面にはｎ型シリコンに対して抵抗性接
触の特性を示し、ｐ型シリコンに対しては電位障壁を形
成する物質、すなわち、例えばＡ、ｄ −Ａｕ −Ｐ
、八ｕ−３ｂ、Ａｕ−３ｂ−３ｉ、Ａｕ−３ｎ、Ｂｉ、
Ｃｄ−３ｂ、Ｇａ”Ｓｎ、Ｇｅ−３ｂ、に、Ｌｉ。
Ｍｇ、Ｎａ、Ｐｂ−８ｂ−３ｎ、Ｓｂ、Ｔｅ、ｎ生型Ｓ
ｉ等である。他方の面にはｐ型シリコンに対して抵抗性
接触を示し、ｎ型シリコンに対して電位障壁を形成する
Ａｌ −Ｐｂ 、Ａｕ −Ｂ 、Ｃｄ 、Ｇａ 、Ｇｅ
、グラ７フイト、Ｉｎ−Ｐｂ、Ｐｂ、Ｒｈ、ｐ＋型Ｓ
ｉ等を用いる。このような構成にすると素子切断面から
でも電極面積に比べ接合面積が非常に広いダイオードが
形成される。
ｉ等である。他方の面にはｐ型シリコンに対して抵抗性
接触を示し、ｎ型シリコンに対して電位障壁を形成する
Ａｌ −Ｐｂ 、Ａｕ −Ｂ 、Ｃｄ 、Ｇａ 、Ｇｅ
、グラ７フイト、Ｉｎ−Ｐｂ、Ｐｂ、Ｒｈ、ｐ＋型Ｓ
ｉ等を用いる。このような構成にすると素子切断面から
でも電極面積に比べ接合面積が非常に広いダイオードが
形成される。
第２図すの場合、面２０および反対側の面２１に電極を
形成すると、ｐｎｐｎダイオードが形成される。第２図
Ｃの場合、面２２および反対側の面２３に電極を形成す
ると、ｎ１ｐｉｎ構造の半導体素子が構成される。
形成すると、ｐｎｐｎダイオードが形成される。第２図
Ｃの場合、面２２および反対側の面２３に電極を形成す
ると、ｎ１ｐｉｎ構造の半導体素子が構成される。
第２図ａの場合、いずれの電極形成の場合でも電極面積
よりも接合面積が広くとれるため、単位体積あたシ多く
の電流を流すことができ、小さな素子で大電力の動作が
可能となる。半導体中の抵抗によって発熱する場合は、
半導体の一部に金属を埋め込んでおけば避けられる。
よりも接合面積が広くとれるため、単位体積あたシ多く
の電流を流すことができ、小さな素子で大電力の動作が
可能となる。半導体中の抵抗によって発熱する場合は、
半導体の一部に金属を埋め込んでおけば避けられる。
第２図すの場合、電極２０に正電位、電極２１に負電位
を印加したときは、ｐｎｐｎの１層目と２層目および３
層目と４層目は順方向にバイアスされるが１．２層目と
３層目が逆方向になる。逆に電極２ｏに負電位、電極２
１に正電位を印加したときは、２層目と３層目が順方向
にバイアスされるが、１層目と２層目および３層目と４
層目が逆方向になる。このように、電極に印加する電圧
の方向を変えるといずれも逆方向バイアスされたダイオ
ードになるが、その数が異なる動作をするため、降服電
圧伺近を使用する場合、捷たは、降服した後の電流を使
用する場合、非対称の電気特性が得られる半導体素子を
得ることができる。ただし第２図すにおいて、ｐｎｐｎ
ｐまたはｎｐｎｐｎともう一層ｐ型層またはｎ型層を増
やせば、はぼ対称の電気特性が得られることは言うまで
もない。
を印加したときは、ｐｎｐｎの１層目と２層目および３
層目と４層目は順方向にバイアスされるが１．２層目と
３層目が逆方向になる。逆に電極２ｏに負電位、電極２
１に正電位を印加したときは、２層目と３層目が順方向
にバイアスされるが、１層目と２層目および３層目と４
層目が逆方向になる。このように、電極に印加する電圧
の方向を変えるといずれも逆方向バイアスされたダイオ
ードになるが、その数が異なる動作をするため、降服電
圧伺近を使用する場合、捷たは、降服した後の電流を使
用する場合、非対称の電気特性が得られる半導体素子を
得ることができる。ただし第２図すにおいて、ｐｎｐｎ
ｐまたはｎｐｎｐｎともう一層ｐ型層またはｎ型層を増
やせば、はぼ対称の電気特性が得られることは言うまで
もない。
さらにｐｎ ｐｎダイオードにおいて、ｐ型層ｎ型層い
ずれにも抵抗接触をもち、シリコンの融点イ”ｊ近での
拡散定数が極端に大きくない金属、たとえばＡｌ 、Ｍ
ｏ 、 Ｓ ｎ等を２層目と３層目の間に入れておけば
、断面に電極を形成する場合、すなわち面１８および而
１９に電極を形成する場合以外は、ｐｎダイオードを２
個直列に接続したのと同様な構成となる。この場合の動
作について説明する０１個のシリコンｐｎダイオードで
は順方向にバイアスしても０．５Ｖ程度までは電流はほ
とんど流れない。非線形な電流−電圧特性を示す。ダイ
オードをｎ個直列に接続すると、０．５Ｘｎ（Ｖ）程度
まで順方向にバイアスしても電流が流れないダイオード
を作ることができる。よって第２図すの場合、金属を間
に入れた構成では順方向電流は、約１■を越えないと流
れない素子になる。
ずれにも抵抗接触をもち、シリコンの融点イ”ｊ近での
拡散定数が極端に大きくない金属、たとえばＡｌ 、Ｍ
ｏ 、 Ｓ ｎ等を２層目と３層目の間に入れておけば
、断面に電極を形成する場合、すなわち面１８および而
１９に電極を形成する場合以外は、ｐｎダイオードを２
個直列に接続したのと同様な構成となる。この場合の動
作について説明する０１個のシリコンｐｎダイオードで
は順方向にバイアスしても０．５Ｖ程度までは電流はほ
とんど流れない。非線形な電流−電圧特性を示す。ダイ
オードをｎ個直列に接続すると、０．５Ｘｎ（Ｖ）程度
まで順方向にバイアスしても電流が流れないダイオード
を作ることができる。よって第２図すの場合、金属を間
に入れた構成では順方向電流は、約１■を越えないと流
れない素子になる。
第２図Ｃの場合、ｎ１ｐｉｎの構成となっているが、面
２２および面２３のいずれの電極にも正寸たは負のバイ
アス電圧を加えても逆方向特性を示す。この場合も降服
電圧付近または、降服した後の電流を利用する素子と々
るが、ｉ型層の厚みを変化させることによって降服電圧
を変えることができる。
２２および面２３のいずれの電極にも正寸たは負のバイ
アス電圧を加えても逆方向特性を示す。この場合も降服
電圧付近または、降服した後の電流を利用する素子と々
るが、ｉ型層の厚みを変化させることによって降服電圧
を変えることができる。
次に第２図のような半導体素子を製造する本発明の製造
法の実施例について説明する。第３図は本発明の半導体
素子の製造法についてその工程を順に示したものである
。
法の実施例について説明する。第３図は本発明の半導体
素子の製造法についてその工程を順に示したものである
。
以下の半導体材料としてシリコンを用いたものについて
説明する。
説明する。
板状のシリコンを用意し、最終的に得られる半導体素子
と同一の比率を持つように組む（−）。３０はｐ型Ｓｉ
であり、３１はｎ型Ｓ１である。金属を間に入れる場
合は組み合わせ方が多少複雑になるが、第３図ａ′に示
すように金属板３２を入れる。
と同一の比率を持つように組む（−）。３０はｐ型Ｓｉ
であり、３１はｎ型Ｓ１である。金属を間に入れる場
合は組み合わせ方が多少複雑になるが、第３図ａ′に示
すように金属板３２を入れる。
組み合わさった板状シリコンの組み合わせを不活性気体
、水素ガスまたは１０ ’Ｔｏｒｒ 以下の真空中で例
えば冒周波加熱用ヒータ３３でシリコンの融点イ」近で
ある１４００℃程度またはそれ以下に加熱し、矢印３４
の方向にひっばって半導体を得る［有］）。なお、引っ
ばった後、半導体中に入っているストレスを除去するた
め、不活性気体、水素ガス捷たば１ ｏ＝Ｔｏｒｒ以下
の真空中で、前述の加熱温度以下の温度でアニールした
方が望ましい。
、水素ガスまたは１０ ’Ｔｏｒｒ 以下の真空中で例
えば冒周波加熱用ヒータ３３でシリコンの融点イ」近で
ある１４００℃程度またはそれ以下に加熱し、矢印３４
の方向にひっばって半導体を得る［有］）。なお、引っ
ばった後、半導体中に入っているストレスを除去するた
め、不活性気体、水素ガス捷たば１ ｏ＝Ｔｏｒｒ以下
の真空中で、前述の加熱温度以下の温度でアニールした
方が望ましい。
加熱および引っばる条件は、不純物または金属の拡散が
無視できるように選ばなければならないのは言う１でも
ない。
無視できるように選ばなければならないのは言う１でも
ない。
電極を形成する場合、第３図（ａ）′の場合は、その必
要がないが、第３図（−）の場合は、細く引っばった後
に金属を蒸着させるかメッキさせれば良い。
要がないが、第３図（−）の場合は、細く引っばった後
に金属を蒸着させるかメッキさせれば良い。
細長くなった半導体を素子にするために適当な長さで切
断する（第３図Ｃ）。断面に電極を形成する場合は切断
した後、金属を蒸着するかメッキさせる。この場合、断
面が小さいので長さ方向と垂直に切るよりも斜めに切る
方が断面積が広くなって加工しやすい。３５は切断する
カッタであり、３６は細く伸ばした半導体をまいたかた
まりである０ 発明の効果 本発明の製造法による半導体は３次元的な構造を持つた
め、小さな体積で大電力を制御することができる。また
、バリスタの特性を持つ素子を簡単な工程で製造できる
、つまり、本発明においてはパターニング工程が不要に
なる。さらに出発する拐料形態は単結晶より安価な多結
晶、非晶質材料であっても十分使用できる０
断する（第３図Ｃ）。断面に電極を形成する場合は切断
した後、金属を蒸着するかメッキさせる。この場合、断
面が小さいので長さ方向と垂直に切るよりも斜めに切る
方が断面積が広くなって加工しやすい。３５は切断する
カッタであり、３６は細く伸ばした半導体をまいたかた
まりである０ 発明の効果 本発明の製造法による半導体は３次元的な構造を持つた
め、小さな体積で大電力を制御することができる。また
、バリスタの特性を持つ素子を簡単な工程で製造できる
、つまり、本発明においてはパターニング工程が不要に
なる。さらに出発する拐料形態は単結晶より安価な多結
晶、非晶質材料であっても十分使用できる０
第１図は従来例の製造工程を示す図、第２図は本発明に
関する半導体素子のいくつかの構成例の斜断面略図、第
３図は本発明の一実施例の半導体素子の製造方法の工程
図である０ １・・・シリコン単結晶基板、２・・・・シリコン酸化
膜、３・・−・・選択的にエツチングされた穴、４・・
・・・・シリコンエピタキシャル層、５．６・・・・電
極、１１．３０・・・・・ｐ！シリコン、１２．３１・
・・・・ｎ型シリコン、１３・・・・・・ｉＷシリコン
、１４〜２３・・°・・・半導体素子の面、３２・・・
・・金属板、３３・・・・高周波加熱ヒータ、３４・・
・・・引っばる方向、３５・・・・・・切断機、３６・
・・・・細く引き伸ばされた半導体を巻き取ったもの。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｉ７２３
関する半導体素子のいくつかの構成例の斜断面略図、第
３図は本発明の一実施例の半導体素子の製造方法の工程
図である０ １・・・シリコン単結晶基板、２・・・・シリコン酸化
膜、３・・−・・選択的にエツチングされた穴、４・・
・・・・シリコンエピタキシャル層、５．６・・・・電
極、１１．３０・・・・・ｐ！シリコン、１２．３１・
・・・・ｎ型シリコン、１３・・・・・・ｉＷシリコン
、１４〜２３・・°・・・半導体素子の面、３２・・・
・・金属板、３３・・・・高周波加熱ヒータ、３４・・
・・・引っばる方向、３５・・・・・・切断機、３６・
・・・・細く引き伸ばされた半導体を巻き取ったもの。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｉ７２３
Claims (3)
- （１）導電型の異なった板状の半導体を重ね合わせ最終
の半導体素子の構成に整えた後、上記半導体の融点以下
の温度まで加熱しながら、上記板状半導体の重ね合わせ
た面に平行な力を加えて伸ばし前記重ね合わせた板状半
導体の集合物より断面積を小さくし、前記力を加えて伸
ばした方向と交錯する方向に切断し、複数個の半導体素
子を得ることを特徴とする半導体素子の製造法。 - （２）不活性気体、水素ガス中または１ｏ−’Ｔｏτγ
以下の真空中で加熱しながら力を加えて重ね合わせた半
導体を伸ばすことを特徴とする特許請求の範囲第１項記
載の半導体素子の製造法。 - （３）加熱しながら力を加えて伸ばした後、伸ばした力
による歪を除去するため、不活性気体、水素ガス中また
は１０Ｔｏｒｒ以下の真空中で、前記加熱した温度より
は低温で再び加熱し、徐々に冷却することを特徴とする
特許請求の範囲第２項記載の半導体素子の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12500583A JPS6016426A (ja) | 1983-07-08 | 1983-07-08 | 半導体素子の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12500583A JPS6016426A (ja) | 1983-07-08 | 1983-07-08 | 半導体素子の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016426A true JPS6016426A (ja) | 1985-01-28 |
| JPS6362895B2 JPS6362895B2 (ja) | 1988-12-05 |
Family
ID=14899513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12500583A Granted JPS6016426A (ja) | 1983-07-08 | 1983-07-08 | 半導体素子の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6716659B2 (en) | 1999-01-04 | 2004-04-06 | Infineon Technologies Ag | Method and apparatus for shaping semiconductor surfaces |
-
1983
- 1983-07-08 JP JP12500583A patent/JPS6016426A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6716659B2 (en) | 1999-01-04 | 2004-04-06 | Infineon Technologies Ag | Method and apparatus for shaping semiconductor surfaces |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362895B2 (ja) | 1988-12-05 |
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