JPS6015976B2 - Device for selectively exchanging information - Google Patents

Description

【発明の詳細な説明】 この発明は昭和４ｇ王１２月２７日特許出願第１４９０
５６号“情報を選択的に交換する装置”の改良に関する
もので親出願に記載された制御モジュールに関するもの
である。[Detailed Description of the Invention] This invention was filed as patent application No. 1490 on December 27, 1947.
No. 56, "Apparatus for Selectively Exchanging Information," relates to improvements to the control module described in the parent application.

親発明の一部を形成するこの発明によると、ｎ個のステ
ーションの群の送信及び受信部材の間の情報の選択交換
に対する装置は種々のステーションを接続するチャネル
と、前記の送信と受信部材間の情報の選択的制御装置と
を含み、前記制御装置はｎ個のステーション制御モジュ
ールの群によって形成され、モジュールは後続チャネル
とそれぞれのステーションとの間に接続され、各モジュ
ールは処理ユニットと各ステーションで処理されるデー
タを処理するメモリとで形成されることを特徴とする。According to this invention, which forms part of the parent invention, an apparatus for selective exchange of information between transmitting and receiving members of a group of n stations is provided, including a channel connecting the various stations and a channel between said transmitting and receiving members. a selective control device for the information of n stations, said control device being formed by a group of n station control modules, the modules being connected between a subsequent channel and a respective station, each module having a processing unit and a respective station control device; It is characterized in that it is formed by a memory that processes data processed by.

このように各ステーションで形成された情報処理菱直は
一つのステーションと他のステーションとの部材間で交
換される情報を処理する。親発明に記載された接続チャ
ネルはモジュールを相互接続する標準装置であり、一つ
の特定のモジュールで制御されないが、各モジュールに
よって交互に制御される。In this way, the information processing system formed at each station processes information exchanged between members of one station and other stations. The connection channels described in the parent invention are standard devices for interconnecting modules and are not controlled by one particular module, but are controlled by each module in turn.

モジュール間を接続するこの方法は高速でデータを交換
することができ、接続チャネルの双方向受信装置は遠距
離にデータが交換されるのを許す。親発明の第２図では
情報は姿縦チャネルをモジュールＭｏｉに適合する回路
ＡＢｉから、接続チャネルを他のモジュールＭｏｊに適
合する他の回路ＡＢｉへのメッセージの形で転送される
。一つのステーションで伝えられ受信されるメッセージ
はソフトウェアと接続コントローフＣｊによって表わさ
れる論理装置によって制御される。データの転送は接続
チャネルを指令するステーションのみによって開始され
る。二つの種類の転送が可能である。１ 指令ステーシ
ョンからスレーブステーションへのデータ転送、２ ス
レーブステーシヨンからスレーブステーションへのデー
タの転送、転送の二つのモードが許されている。This method of connecting between modules allows data to be exchanged at high speeds, and the bidirectional receivers of the connection channels allow data to be exchanged over long distances. In FIG. 2 of the parent invention, information is transferred in the form of messages from a circuit ABi that corresponds to a module Moi through a vertical channel to another circuit ABi that corresponds to another module Moj through a connection channel. Messages transmitted and received by a station are controlled by software and logic represented by connection control Cj. Transfer of data is initiated only by the station commanding the connection channel. Two types of transfer are possible. Two modes are allowed: 1. Data transfer from the command station to the slave station, 2. Data transfer from the slave station to the slave station.

１ 一つのステーションから他のステーションヘデータ
転送への正常モード、２ 一つのステーションから他の
ステーションの全部へのデータ転送の共有モード、一つ
のステーションは他のステーションへの接続チャネルへ
指令を渡すのを拒絶することができない。1. Normal mode for data transfer from one station to other stations; 2. Shared mode for data transfer from one station to all of the other stations; one station passes commands to the connection channel to the other stations. cannot be rejected.

メッセージの転送を開始するか、一つのステーションか
ら他のステーションへのメッセージの転送を行なうよう
開かれている。もし転送の依頼が行なわれないか、転送
が完了すると、指令を行なっていたステーションは接続
チャネルの指令を次のステーションへ渡すようにされる
。親発明に説明した方法は上述の要件を満足に行ない、
遠隔ステーション間のデータの転送にも適している。Open to initiate the transfer of messages or to transfer messages from one station to another. If the transfer request is not made or the transfer is completed, the commanding station is caused to pass the connection channel command to the next station. The method described in the parent invention satisfies the above requirements;
It is also suitable for transferring data between remote stations.

しかしこの方式は少距離だけ離れている場合は高価につ
く。親発明に説明した配直によるとアダプタ回路ＡＢｊ
は互いに接近したステーションの数だけ必要とされる。
従ってこの追加発明の目的は接近したステーションの各
群毎に対する接続チャネルに一つのみのアダプタ回路Ａ
Ｂｊを必要とし、各ステーションに関連したモジュール
の論理モジュールは同じに留まり、ステーション間の対
話の特性を変えない。もし局地的接続チャネルが作られ
ると、アダプタ回路ＡＢｉ一つのみを便用し、各ステー
ション内のコントローラＣｊをアダプタ回路ＡＢｉに接
続する。親発明について説明した特性のいずれをも矢な
わないようにし、局地的接続チャネルは次の特性を有す
べきである。局地接続チャネルは互いに接近しているス
テ−ション間でデータの転送を許すべきである。局地接
続チャネルに沿うたデータ転送は遠隔ステーションの一
群を接続するチャネルに沿うて転送速度は同一であるべ
きである。局地接続チャネルは各ステーションのソフト
ウェアによって全く無視され、ステーションと関連した
モジュール間の対話は、どのステーションであっても同
じであるべきである。However, this method is expensive for short distances. According to the wiring explained in the parent invention, the adapter circuit ABj
are required for as many stations as are close to each other.
It is therefore an object of this additional invention to provide only one adapter circuit A in the connection channel for each group of closely spaced stations.
The logical modules of the modules that require Bj and are associated with each station remain the same and do not change the nature of the interaction between the stations. If a local connection channel is created, only one adapter circuit ABi is used to connect the controller Cj in each station to the adapter circuit ABi. Avoiding any of the characteristics described for the parent invention, the local connection channel should have the following characteristics: Local connection channels should allow the transfer of data between stations that are close to each other. Data transfer along a local connection channel should have the same transfer rate along the channel connecting a group of remote stations. Local connection channels are completely ignored by each station's software, and the interaction between modules associated with a station should be the same for any station.

局地接続チャネルは全くアダプタ回路ＡＢｉで支配され
、いかなる場合にも論理モジュールと関連すべきではな
い。The local connection channel is entirely dominated by the adapter circuit ABi and should not be associated with a logic module in any case.

説明したような特性を有する局地接続チャネルを設け得
られることは自明の事柄ではなく、添付図面に示した実
施例についての次の説明から明らかにされる。It is not self-evident that it is possible to provide a local connection channel having the characteristics as described, as will become clear from the following description of an embodiment illustrated in the accompanying drawings.

第１図に示したデータ処理装置は親発明についての第２
図と同じである。The data processing device shown in FIG.
Same as the figure.

接続チャネル１２川ま多数のステーションＳＴｉを一緒
に接続する。接続されるステーションの数は一定ではな
い。ステーションＳＴｉは接続モジュール１００を通じ
て接続チャネル１２０に接続され、ステーションＳＴｉ
＋ｎはモジュール１１０を通じてチャネル１２川こ接続
される。一つのステーションと関連したすべてのモジュ
ールは第１図に示したように同一に作られる。ステーシ
ョン１０７は処理部村Ｐｉｌ０６に関連し、ステーショ
ンＳＴｉ＋ｎｌ １７は処理部村Ｐｉ十ｎｌ１６に関連
する。処理部材１０６と１１６を続取／書込メモリＭｉ
ｌ０５とＭｊ＋ｎｌ１５とに関連し、これらのメモ川こ
は各ステーション間でデータを転送するに必要なマイク
ロプログラムが記憶されている。ステーションＳＴｉと
関連する処理部材は、メモリＭｉｌ ０５内に含まれた
マイクロプログラムを処理し、ステーションＳＴｊｌ０
７と接続チャネル１２０との間でデータを転送するに必
要なすべての論理部材と、一方では接続チャネル１２０
を制御回路Ｃｉに接続し、他方ではメモリＭｉｌ０５に
接続されたメモリアクセス回路ＡＭｉｌ０４に接続する
アダプタ回路ＡＢｊｌｏｌとで形成される。第２図はこ
の発明の特徴である配置を組入れる、中央で制御されな
いデータ処理装置を示す。Twelve connection channels connect together a large number of stations STi. The number of connected stations is not constant. Station STi is connected to a connection channel 120 through a connection module 100, and station STi
+n is connected to channel 12 through module 110. All modules associated with one station are made identically as shown in FIG. Station 107 is associated with processing village Pil06, and station STi+nl17 is associated with processing village Pi116. Take over/write memory Mi for processing members 106 and 116
Related to 105 and Mj+n115, these memo files store microprograms necessary for transferring data between each station. The processing elements associated with the station STi process the microprogram contained in the memory Mil 05 and the processing elements associated with the station STjl0
7 and the connection channel 120 on the one hand, and all the logical components necessary to transfer data between the connection channel 120 and the connection channel 120 on the other hand.
is formed by an adapter circuit ABjlol connected to the control circuit Ci and, on the other hand, to a memory access circuit AMil04 connected to the memory Mil05. FIG. 2 shows a non-centrally controlled data processing system incorporating the arrangement characteristic of the present invention.

ステーションＳＴＩ−２１７からＳＴｎ２１９までの第
１組とステーションＳＴＩ−２２０からＳＴｋ２２２ま
での第２組の別々の組とを含み、これら一つの組は接続
チャネル２００をじて近接したステーションの他の絹の
すべてと通信する。近接ステーションの粗内の一つのス
テーションはその粗を形成する他のいずれのステーショ
ンともその粗に対する局地接続チャネルと、そのチャネ
ルに接続されたアダプタ回路ＦＥＬを通じて通信するこ
とができる。組内のいずれのステーションも近接した他
の群のいずれかのステーションと局地接続チャネルと、
それに関連したアダプタ回路ＦＥＬを通じて通信するこ
とができ、アダプタ回路ＦＥＬはそのステーションを近
接各ステーションの粗の全部によって利用される接続チ
ャネルに接続する。第２図においてステーションＳＴＩ
−２１７、ＳＴ２−２１８、ＳＴｎ２１９は局地接続チ
ャネル２０１を通じて互いに通信し、ステーションＳＴ
Ｉ−２２０、ＳＴ２一２２１、ＳＴｋ２２２は局地接続
チャネル２０２を通じて互いに通信することができる。
逆にステーションＳＴＩ−２１７、ＳＴ２−２１８、Ｓ
Ｔｎ２１９は局地接続チャネル２０１と２０２と２００
を通じてステーションＳＴＩ−２２０、ＳＴ２一２２１
、ＳＴｋ２２２のいずれとも通信することができる。回
路ＦＥＬ２０３は局地接続チャネル２０１と２００との
間の接続を行なう。回路ＦＥＬ２０４は局地接続チャネ
ル２０２とチャネル２００との間を接続を行なう。各ス
テーションは関連するメモリＭ内に含まれたマイクロプ
ログラムを処理するに必要な論理要素のすべてを含む接
続チャネルコントローラＤＰＣと関連しておる。これら
の関連は第２図に示される。（ＳＴＩ一２１７、ＤＰＣ
Ｉ一２０５、ＭＩ−２１１）：（ＳＴ２一２１８、ＤＰ
Ｃ２一２０６、Ｍ２１２）：（ＳＴｎ−２１９、ＤＰＣ
ｎ−２０７、Ｍｎ２１３）：（ＳＴＩ−２２０、ＤＰＣ
Ｉ‐２０８、ＭＩ−２１４）：（ＳＴ２−２２１、ＤＰ
Ｃ２−２０９、Ｍ２−２１５）：（ＳＴｋ−２２２、Ｄ
ＰＣｋ−２１０、Ｍｋ−２１６）。第３図はアダプタ回
路ＦＥＬ３００を管理コントローラＤＰＣ３０１に接続
するインターフェースを示し、両者とも局地接続チャネ
ル３０５に接続されており、回路ＦＥＬ３００は制御論
理ユニット３０６または局地接続チャネル３０５内でメ
ッセージを直列または並列に配置する回路とを含んでい
る。a first set from stations STI-217 to STn219 and a second set from stations STI-220 to STk222, one set being connected to other silks of adjacent stations through the connection channel 200. Communicate with everything. A station in a cluster of neighboring stations can communicate with any other station forming the cluster through a local connection channel for the cluster and an adapter circuit FEL connected to that channel. any station in the group has a local connection channel with any station in the other group in its vicinity;
It can communicate through its associated adapter circuit FEL, which connects the station to the connection channels used by all of the neighboring stations. In Figure 2, station STI
-217, ST2-218, and STn219 communicate with each other through the local connection channel 201 and
I-220, ST2-221, and STk222 can communicate with each other through local connection channel 202.
Conversely, stations STI-217, ST2-218, S
Tn219 is local connection channel 201, 202 and 200
Through station STI-220, ST2-221
, STk222. Circuit FEL203 provides the connection between local connection channels 201 and 200. Circuit FEL 204 provides a connection between local connection channel 202 and channel 200. Each station is associated with a connection channel controller DPC containing all the necessary logic elements for processing the microprogram contained in the associated memory M. These relationships are shown in FIG. (STI-217, DPC
I-205, MI-211): (ST2-218, DP
C2-206, M212): (STn-219, DPC
n-207, Mn213): (STI-220, DPC
I-208, MI-214): (ST2-221, DP
C2-209, M2-215): (STk-222, D
PCk-210, Mk-216). FIG. 3 shows an interface connecting adapter circuit FEL 300 to management controller DPC 301, both connected to local connection channel 305, where circuit FEL 300 serially or and circuits arranged in parallel.

回路ＳＲＩ−３０７はその並列入力に局地接続チャネル
３０５からのメッセージを受け、接続チャネル３０４に
沿うてメッセージを直列転送モードで再転送を行なう。
回礎ＳＲ２−３０８はその単一入力に直列接続チャネル
３０４からのメッセージと直列転送モードで受け、局地
接続チャネル３０５に沿うて並列転送モードで再転送す
る。管理コントローラＤＰＣ３０１は局地接続チャネル
３０５を通じてメッセージを受けるか再転送する。アダ
プタ回路ＦＥＬ３００からのメッセージはシフトレジス
タＦｍｏ−３０９内のＤＰＣ３０１は受けられ、“第１
に来たものが第１に出る”の原則で操作される。レジス
タＦび０−３０９はメツセ−ジをマイクロプロセッサＣ
３１５と、メッセージ内に含まれたデータを主メモリＭ
ＭＵ３０３に再転送するメモリアダプタＭＤ１３１３に
再転送する。マイクロプロセッサ３１５はメッセージ長
さカウンタＤＬ３１０とアドレスカウンＣＡ３１２とに
接続されている。長さカウンタとアドレスカウンタはマ
イクロプロセッサＣ３１５を呼掛けることなく局地接続
チャネル３０５を通じて直接にメモリＭＭＵ３０３にア
ドレスするのに使用されている。メッセージの認知と処
理はマイクロプロセッサＣ３１５と各メッセージの型を
取扱うに必要なマイクロプログラムを含むメモリＲＯＭ
３１１の責任である。回路ＦＥＬ３００とＤＰＣ３０１
の間の局地接続チャネルに沿うたメッセージは回路ＦＥ
Ｌ内の制御論理ユニット３０６によって同期され、論理
ユニット局地接続チャネル３０５内の三つの導線に沿う
て信号ＶＡＬＡとＫＡＰとＤＫを発生する。トランジス
タＤＰＣが直列接続チャネルと局地後続チャネル３０５
を指令するとき局地接続チャネル３０５を通じて信号Ｅ
Ｏを転送し「信号ＥＯはアダプタ回路ＦＥＬ３００で受
けられると制御論理ユニット３０６に一方では信号ＶＡ
ＬＡを他方では直列接続チャネルに沿うてメッセージ開
始フラッグを発生させ、すべての回路ＤＰＣにメツセ−
ジが転送されようとするのを示す。回路ＦＥＬはすると
局地接続チャネルを通じて信号ＤＫを回路ＤＰＣに送り
、回路ＤＰＣをして一文字を送るように命令する。回路
ＤＰＣは局地接線チャネル３０５を通じて文字を送り、
その文字は回路ＦＥＬによって受信回路ＤＰＣに信号Ｋ
ＡＰが転送さる結果として再転送され、局地接続チャネ
ルに取付けられた各回路ＤＰＣ内のシフトレジス夕ＦＩ
ＦＯ−３０９にデ−夕が入るのを許す。メッセージの形
式は第４図に示され、第１バイトがフラッグを表わす。
デジットシーケンス０１１１１１１０で構成され、メッ
セージの初めと終りを識別する。第２バイトはステーシ
ョンのアドレスを与え、どの局地接続チャネルまたは直
列接続チャネルがメッセージを伝えるかを指定する。こ
のアドレスは一つの特定のステーションまたは他の全部
のステーションに同時に与えられる。第３バイトがメッ
セージの型を識別する。４ビットコードがマイクロプロ
セッサＣ３１５へのメッセージの型を指定する。Circuit SRI-307 receives the message from local connection channel 305 on its parallel input and retransmits the message along connection channel 304 in a serial transfer mode.
The circuit SR2-308 receives on its single input messages from serially connected channel 304 in serial transfer mode and retransmits along locally connected channel 305 in parallel transfer mode. Management controller DPC 301 receives or retransmits messages over local connection channel 305 . The message from the adapter circuit FEL300 is received by the DPC301 in the shift register Fmo-309.
It is operated on the principle of "The one that comes first comes out first."Registers F and 0-309 send messages to the microprocessor C.
315 and the data contained in the message is stored in the main memory M.
The data is retransferred to the memory adapter MD1313 which is retransferred to the MU303. Microprocessor 315 is connected to message length counter DL310 and address counter CA312. The length counter and address counter are used to address memory MMU 303 directly through local connection channel 305 without interrogating microprocessor C315. Message recognition and processing is carried out by a microprocessor C315 and a memory ROM containing the necessary microprograms to handle each message type.
311 is responsible. Circuit FEL300 and DPC301
Messages along the local connection channel between circuits FE and
The control logic unit 306 in L generates signals VALA, KAP and DK along three conductors in the logic unit local connection channel 305. Transistor DPC connects the series connected channel and the local subsequent channel 305
When commanding the signal E through the local connection channel 305
When the signal EO is received by the adapter circuit FEL300, the control logic unit 306 transmits the signal VA on the one hand.
LA on the other hand generates a message start flag along the series connected channel and sends a message to all circuits DPC.
indicates that the page is about to be transferred. The circuit FEL then sends a signal DK through the local connection channel to the circuit DPC, instructing the circuit DPC to send a character. Circuit DPC sends a character through local tangent channel 305;
The character is sent by the circuit FEL to the receiving circuit DPC by the signal K.
The AP is retransmitted as a result of the shift register FI in each circuit DPC attached to the local connection channel.
Allow data to enter FO-309. The format of the message is shown in Figure 4, with the first byte representing a flag.
It consists of the digit sequence 01111110 and identifies the beginning and end of the message. The second byte gives the station's address and specifies which local connection channel or serial connection channel carries the message. This address may be given to one particular station or to all other stations at the same time. The third byte identifies the type of message. A 4-bit code specifies the type of message to microprocessor C315.

他の群の４ビットは種々異なった意味を有してもよい。
第４バイトの内容と、それに続くビットはメッセージの
型に依存する。第４バイトはソフトウェアで発生されず
、来入アドレス（ＦＲＯＭＡＤＤＲＥＳＳ）であり、ま
たは発生モジュールのアドレス（応答するために受信装
置が必要とするアドレス）である。一つのＣＲＣビット
がビットを監視している。バイトｎはメッセージフラッ
グの終りであり、そのコードはメッセージの初めと同じ
である。メッセージ開始とメッセージフラッグ終了は信
号ＶＡＬＡを発生する論理ユニットＦＥＬに識別される
。メッセージ開始の場合は信号ＶＡＬＡは高くなり、メ
ッセージが局地接続チャネルのＦＥＬに接続された全部
のＦＩＦＯに入るのを許す。フラッグに続くメッセージ
内のビットはＦ花０ ３０９を形成するレジスタの中に
各受入バイトを注入する信号ＫＡＰで与えられるクロツ
クレートによって次から次へと伝えられる。ＦＩＦＯは
動的であり、その出力はその入力とは独立している。Ｄ
ＰＣは第１バイトが出力に現われるとＦび０内に記録さ
れるメッセージの全部を待つことなく、ＦＩＦＯを読む
。各ＤＰＣは到着するメッセージの第１バイト内に見出
されるステーション番号を読む。ステーション番号の識
別は各ＤＰＣでマイクロプログラム装置で行なわれる。
ＤＰＣがメッセージ内に含まれたステーション番号をそ
れ自身の番号として識別すると、マイクロプロセッサＣ
３１５はＦＩＦ０ ３０９内に含まれた次のバイトを、
信号ＳＯを使用してＦＩＦ０ ３０９内で次から次へと
メッセージをシフトすることによって読む。この“次の
”バイトがメツセ−ジの型を指定する。種々の型のメッ
セージがあり、データ転送メッセージまたはＩＴＭであ
る。マイクロプロセッサＣ３１５はするとメッセージの
第３バイトを読み、バイトはインデックス番号を含み、
その番号を使用して主メモリＭＭＵ３０３内のバッファ
のアドレスを探す。バッファのアドレスはアドレスカウ
ンタ３１２に供給され、バッファの長さは長さカウンタ
３１川こ供給され、カウンタ３１０は逆方向カウンタで
ある。アドレスカウンタはメモリＭＭＵ３０３内の選ば
れたバッファ内にデータを青込むときに必要であるアド
レス増分に対し責任を有し、長さカウン外ま発生するか
も知れないオーバーフローをソフトウェアに報告する。
メッセージの全部が主メモリＭＭＵ３０３内のバッファ
に転送されるとコントローラＤＰＣは応答メッセージの
転送を終り次の転送を待つ待機状態となるステ‐ション
に転送する。メッセージの型はバッファ（ＢＲＣ）を読
むメッセージであってもよく、その王〆モリ内の特定の
バッファ内に含まれたデータを伝えるよう選ばれた他の
ステーションを求める一つのステーションで使用される
。Other groups of 4 bits may have different meanings.
The contents of the fourth byte and the bits that follow depend on the type of message. The fourth byte is not generated by software and is the incoming address (FROMADDRESS) or the address of the generating module (the address needed by the receiving device to respond). One CRC bit is monitoring bit. Byte n is the end of the message flag and its code is the same as the beginning of the message. The start of message and the end of message flag are identified to the logic unit FEL which generates the signal VALA. In the case of a message start, the signal VALA goes high, allowing the message to enter all FIFOs connected to the FEL of the local access channel. The bits in the message following the flag are passed one after the other by a clock rate provided by signal KAP which injects each received byte into a register forming F00309. A FIFO is dynamic and its output is independent of its input. D
The PC reads the FIFO when the first byte appears on the output without waiting for the entire message to be recorded in F0. Each DPC reads the station number found in the first byte of the arriving message. Identification of the station number is performed by a microprogram device at each DPC.
Once the DPC identifies the station number contained in the message as its own, the microprocessor C
315 is the next byte contained in FIF0 309,
Read by shifting messages from one to the next in FIFO 309 using signal SO. This "next" byte specifies the type of message. There are different types of messages: data transfer messages or ITMs. Microprocessor C315 then reads the third byte of the message, the byte containing the index number;
Using that number, find the address of the buffer in main memory MMU 303. The address of the buffer is provided to an address counter 312, the length of the buffer is provided to a length counter 31, and counter 310 is a backward counter. The address counter is responsible for the address increments required when filling data into a selected buffer in memory MMU 303, and reports to software any overflows that may occur outside the length counter.
When all of the messages have been transferred to the buffer in the main memory MMU 303, the controller DPC finishes transferring the response message and transfers it to the station in a standby state awaiting the next transfer. The type of message may be a read buffer (BRC) message, which is used by one station to ask another station selected to convey the data contained in a particular buffer within its terminal memory. .

バッファのアドレスはメッセージ内の第３バイトの第２
半に与えられ指標番号も含んでいる。バッファのアドレ
スはアドレスカウンタに与えられ、バッファの長さはマ
イクロプロセッサによって逆方向長さカウンタ３１０に
与えられる。アドレスカウンタは選ばれた主メモリバッ
ファ内に含まれたデータから読まれるときアドレス増分
に責任を有している。全メッセージが転送されたとき受
信端におけるコントローラＤＰＣは応答信号を出し、次
のモジュールに指令を渡した後に次の転送に対する待機
状態となる。メッセージの型は“ポール”（ＰＯＬＬ）
メッセージでその目的は直列接続チャネルの指令を一つ
のステーションから他のステーションへと転送すること
にある。The address of the buffer is the second byte of the third byte in the message.
It is given in half and also includes an index number. The address of the buffer is provided to an address counter and the length of the buffer is provided to a backward length counter 310 by the microprocessor. The address counter is responsible for incrementing the address when read from the data contained within the selected main memory buffer. When all the messages have been transferred, the controller DPC at the receiving end issues a response signal and, after passing the command to the next module, enters the waiting state for the next transfer. The message type is “POLL”
A message whose purpose is to transfer commands of a serially connected channel from one station to another.

他のステーションのアドレスはメッセージの第２バイト
の中に含まれている。一つのステーションがメッセージ
内の第２バイトに含まれた番号をそれ自身の“ポール”
メッセージであると認めたとき、転送するメッセージを
有するか杏かをソフトウェアに尋ねる。もし答が“否”
であるとそのステーションは直列接続チャネルの指令を
次のステーションに渡す。次のステーションのアドレス
はそれ自身のアドレスを１ユニットだけ減分して得られ
、その代りにポールメッセージを直列接続チャネルに沿
うて転送する。もし答が“イエス”であると、ソフトウ
ェアに助けられて転送されるデータがある主メモリバッ
ファを見出し、直列接続チャネルを通じてＩＴＭメッセ
ージを転送する。最後にメッセージの型は受信装置から
受信装置への応、答メッセージであってもよく、これは
受入認知ＡＣＫであってもよく、またはそのステーショ
ンが使用されていることを示し、そのメツセ−ジの型は
“ビジイ”（ＢＵＳＹ）メッセージである。The address of the other station is contained in the second byte of the message. One station polls the number contained in the second byte of the message for its own “polling.”
When it recognizes the message, it asks the software if it has a message to forward. If the answer is “no”
, then that station passes the command of the serially connected channel to the next station. The next station's address is obtained by decrementing its own address by one unit and in return transmits a poll message along the serially connected channel. If the answer is "yes", the software assists in finding the main memory buffer in which the data to be transferred is located and forwarding the ITM message through the serial connection channel. Finally, the type of message may be a response message from the receiving device to the receiving device, which may be an acknowledgment ACK, or an acknowledgment that the station is in use and the message The type of is a "BUSY" message.

ステーション間の対話は直列接続チャネルに列記したメ
ッセージを各ＤＰＣのメモリＲＯＭ内に含まれたマイク
ロプログラムの制御下に差込んで行なう。Interaction between stations is accomplished by inserting messages listed on serially connected channels under the control of a microprogram contained in the memory ROM of each DPC.

静止状態では局地綾続チャネルからそのＤＰＣの入力に
到着する信号を連続観察し監視して、それ自身のアドレ
スを有するメッセージを探す。静止状態下に出て来るス
テーションについては次の三つのみの可能性がある。１
受けたメツセ−ジが“ポー′レ’１メッセージである
、２ 受けたメッセージが“ＩＴＭ”メッセージである
、３ 受けたメッセージが“ＢＲ〇’メッセージである
。In the quiescent state, it continuously observes and monitors the signals arriving at the input of its DPC from the local continuous channel, looking for messages with its own address. There are only three possibilities for stations that appear under static conditions: 1
The received message is a "Pole'1 message," 2. The received message is an "ITM" message, and 3. The received message is a "BR○" message.

一つのステーションが“ＰＯＬＬ”メッセージを受けた
とき、指令を受継ぐ。他の二つの場合はスレーブステー
ションとなる。三つのすべての場合、ステーションのＤ
ＰＣは正しいＣＲＣビットを有する正しい型でない場合
は来入するメッセージを無視する。ＩＴＭメッセージが
到着すると、アドレスされたステーションは応答メッセ
ージを送信したステーションに伝達し、そのステーショ
ンのアドレスはＩＴＭメッセージの第４ビット内に見出
される。When one station receives a "POLL" message, it takes over the command. In the other two cases, it becomes a slave station. In all three cases, station D
The PC ignores incoming messages unless they are of the correct type with the correct CRC bits. When an ITM message arrives, the addressed station communicates a response message to the station that sent it, and that station's address is found in the fourth bit of the ITM message.

もし第３バイトの第２部分内に示されたバッファが得ら
れ、正しい型式であるとアドレスされたステーションか
らの応答はＡＣＫである。もし選ばれたバッファが得ら
れない場合、応答は“ＢＵＳＹ’メッセージである。も
し受けたメッセージが正しくない（不正ＣＲＣ）である
と返答はされない。送信ステーションはそのソフトウェ
アにＩＴＭメッセージの安全な到着を、そのＩＴＭメッ
セージを受けたステーションからＡＣＫメッセージを受
けたとき報告し、次のステーションに指令を渡した後に
静止状態に復帰する。If the buffer indicated in the second part of the third byte is obtained and is of the correct type, the response from the station addressed is an ACK. If the selected buffer is not available, the response is a "BUSY" message. If the message received is incorrect (bad CRC), no response is given. The station reports this when it receives an ACK message from the station that received the ITM message, and returns to the stationary state after passing the command to the next station.

ステーションにアドレスされたメッセージが“ＰＯＬＬ
”メッセージであった場合は局地接続チャネルと、直列
接続チャネルの両方の指令を行ない、ソフトウェアに依
存して次の三つの操作シーケンスの一つとなる。The message addressed to the station is “POLL”
``If it is a message, it will command both the local connection channel and the serial connection channel, and depending on the software, one of the following three operating sequences will occur.

そのシーケンスは次の通りである。１ もしソフトウェ
アが何も遂行されることを望まない場合は‘ＩＰＯＬＬ
”シーケンス、２ もしソフトウェアが望む場合はＩＴ
Ｍシーケ、ンス、３ もしソフトウェアが望む場合は“
ＢＲＣ”シーケンス。The sequence is as follows. 1 If the software does not want anything to be performed, use 'IPOLL
“Sequence, 2 IT if software wants
3. If the software desires “
BRC” sequence.

直列接続チャネル及びその局地接続チャネルを必要とし
ない指令ステーション、次のステーションのアドレスへ
ｒＯＬＬメッセージを伝える。A command station that does not require the serial connection channel and its local connection channel passes the rOLL message to the address of the next station.

そのＰＯＬＬメッセージは指令ステーションのアドレス
を１だけ減分して得られる。もし指令のステーションの
アドレスが０であると次のステ−ションのアドレスは最
高数番号のアドレスである。指令ステーションはＰＯＬ
Ｌメッセージが伝えられた後に線上の動作を監視し続け
る。動作が検知されると指令ステーションは直ちに静止
状態に復帰する。或る時間の後に線上に動作が検知され
ないとステーションは新しいアドレスを有する新しいＰ
ＯＬシーケンスを開始し、その時間はサブ方式準位で決
められ、新しいアドレスは前のアドレスを１だけ減分し
て得られる。もし前のアドレスが０であると更新された
アドレスは最高番号アドレスである。第５図は直列接続
チャネルを適用する回路の特に受信区画の実施例を示す
。The POLL message is obtained by decrementing the address of the command station by one. If the address of the commanded station is 0, the address of the next station is the address with the highest number. Command station is POL
Continue to monitor activity on the line after the L message is communicated. When motion is detected, the command station immediately returns to a stationary state. If no activity is detected on the line after a certain period of time, the station will receive a new P with a new address.
The OL sequence is started, the time of which is determined by the subsystem level, and the new address is obtained by decrementing the previous address by one. If the previous address is 0, the updated address is the highest numbered address. FIG. 5 shows an embodiment of the circuit, particularly in the receiving section, applying serially connected channels.

直列接続チャネルからのメッセージは増中器５０１の入
力ＳＯに受けられ、増中器５０１の出力はＪＫフリップ
フロツプ５０１ｂｉｓのＪとＫ入力に接続されている。
メッセージ開始フラッグの第１バイトが０であるときは
ＪＫフリツプフロツプ５０１ｂｉｓはＪ入力にロジック
数１を受け、そのＱ出力は１の状態となり、直列接続チ
ャネルが動作中であることを示す信号ＡＣＴを発生する
。信号ＡＣＴはＮＡＮＤゲート５０２の入力ＳＯとＲ３
を有効化し、入大６０は直列接続チャネルから信号を受
け、入力Ｒ３はクロック信号である。ＮＡＮＤゲート５
０２の出力は四つのフリップフロップで構成され、ＮＡ
ＮＤゲート５０２の入大６０がロジック１となるごとに
１ユニット動かされるカウンタ５０４の入力に接続され
ている。カウンタ５０４はその並列入力１０ないし１３
にロジック０を受け、これらの入力はＮＡＮＤゲート５
０３で有効化され、ＮＡＮＤゲート５０３は一入力にク
ロツク信号Ｒ４を受け、他の入力にＮＡＮＤゲート５０
９の出力から来る信号でクロツク信号Ｒ４を有効化する
信号ＳＩを受ける。従って直列接続チャネルに０が検知
されたときは信号ＳＩは１の値となりカウンタ５０４の
並列入力１０ないい３はそのカウンタ５０４の入力ＰＥ
を通じて有効化され、四つのフリツプフロップを０にリ
セツトする。カウンタ５０４の出力ＱＯないしＱ２は２
進ＩＧ隼デコーダ５０５の入力１０ないい２に接続され
、その出力Ｑ５＊、Ｑ６＊、Ｑ７＊のみが使用され、信
号ＣＲＵ５＊、ＣＲＵ６＊、ＣＲＵ７＊をそれぞれ与え
る。入力１３は信号ＡＣＴ＊を受け、信号ＡＣＴ＊は直
列接続チャネルが動作するときは０でありデコーダ５０
５の出力ＱＯ＊ないしＱ７＊を有効化する。信号ＣＲＵ
５＊はカウンタ５０４が入力ＳＯから来る相続く五つの
１ビットを数えたときロジック０であり、他の場合は１
である。信号ＣＲＵ５＊はＮＡＮＤゲート５０６の一つ
の入力に与えられ、他の二つの入力はフリツプフロツプ
ＶＡＣＴ５１０の出力Ｑから信号ＶＡＣＴとクロツク信
号ＲＩを受ける。ＮＡＮＤゲート５０６の出力はィンバ
ータ５０７の入力に与えられ、ビットの受入れを制御す
る信号ＣＰ＊を発生する。デコーダ５０５の信号ＣＲＵ
６はインバータ５０８の入力に与えられ、その出力はＮ
ＡＮＤゲート５０９の一入力に接続され、ゲート５０９
の他の二つの入力はィンバータ５０１の出力からの信号
ＳＩとクロツク信号ＲＩを受ける。ＮＡＮＤゲート５０
９の出力はＪＫフリツプフロツプ５１０のクロツク入力
に与えられ、フリップフロップ５１０のＪ入力は常に１
であり、Ｋ入力は常に０である。このようにカウンタ５
０４が相続く６個の１ビットを教えるとデコーダ５０５
の出力にＲＵ６はロジック０となり、入力ＳＯに０が現
われたときＮＡＮＤゲート５０９の入力を有効化し、フ
リツプフロツプ５１０の入力ＣＰを制御し状態１とする
。フリップフ。ップ５１０の出力Ｑに発生された信号Ｖ
ＡＣＴは状態１となりＮＡＮＤゲート５０６の入力を有
効化し、クロック信号ＲＩが信号ＣＰ＊を発生させ、ィ
ンバータ５０７の出力において受入ビットを制御する。
信号ＶＡＬＡはＮＡＮＤゲート５３０によって局地接続
チャンネルに沿うて伝達され、フリップフロツプ５１０
の状態ＶＡＣＴを反映する。信号ＶＡＬＡはメッセージ
が伝えられたとき値１となることができ、局地接続チャ
ネルの伝達ＤＰＣから前の状態ＥＩを再生し、ＮＡＮＤ
ゲート５３０の入力に到達させる。デコーダ５０５の出
力Ｑ７に発生した信号ＣＲＵ７は二つのインバータ５１
１と５１２を通ってフリップフロップ５１０の０リセ
ット入力ＭＲに与えられる。このようにカウンタ５０４
が七つの相続く１ビットを検知したとき、フリツプフロ
ツプ５１０は信号ＶＡＣＴが低くなり、バイト受入れを
制御する信号ＣＰ＊を禁止する。信号ＣＲＵ７によるフ
リツプフロツプＶＡＣＴ５１０の転換は特別の場合であ
り、例えばメッセージの伝達中に断線したときに生じる
。フリップフロップＶＡＣＴ５１０‘まメッセージフラ
ッグの終りがその入力ＣＰに与えられたときに普通０に
復帰し、入力ＪとＫはそれぞれロジック１と０である。
信号ＶＡＣＴは１であるときナンドゲート５１７のクロ
ツク入力ＲＯと入力ＣＲＵ５＊を有効化し、ゲート５１
７の出力はカウンタ５１５の入力に接続され、その出力
は２進ＩＱ隼デコーダ６１６の入力に接続され、その出
力はィンバータ５１８なし、し５２５に接続され、ビッ
ト受入制御信号ＣＢＲＩないしＣＢＲ８をクロック信号
ＲＯで決定される割合で相次いで供孫合する。デコーダ
５１６がカウンタ５１５の第８位置を検知したとき、信
号ＣＢＲ８はＮＡＮＤゲート５１４の入力に与えられ、
カウンタ５１５を０にリセットし、カリン夕５１５は再
び８ビットを教えることができる準備がされる。回路５
２６と５２７はシフトレジスタである。クロツク入力Ｃ
Ｐ＊はインバータ５０７の出力を受け、信号ＶＡＣＴが
存在するとクロック信号ＲＩを再生し、入力ＳＯに受け
た信号ＳＯはシフトレジスタ５２６と５２７の中に直列
負荷として与えられる。各レジスタは四つのバイト位置
を有している。第４バイト位置はしジス夕５２６の出力
Ｔ３に相応し、第２レジスタ５２７のＪＫ入力に接続さ
れ、このように入力ＳＯにシリースに受けられる８ビッ
トバイトはシフトレジス夕５２６と５２７の中に相次い
て負荷され、バイトはしジスタの出力ＴＯないしＴ３で
二つの１／２バイトに分けられる。接続チャネルに第１
に受けられた低準位ビットはしジスタ５２７の位置Ｔ３
にあり、最後の高準位ビットはしジスタ５２６の位置Ｔ
Ｏに見出される。回路５２８と５２９はシフトレジスタ
５２６と５２７の出力の局地薮続チャネルに接続する。
これらの回路の入力１０なし、し１３はシフトレジスタ
６２６と５２７の出力ＴＯないしＴ３にそれぞれ接続さ
れる。局地接続チャネルへの接続はカウンタ５１５の第
８位置が検知されたときに行なわれ、そのとき信号ＣＢ
Ｒ８は０となる。以上の説明から直列後続チャネルから
来る信号の処理は次のように要約することができる。Messages from the series connected channels are received at input SO of multiplier 501, the output of multiplier 501 being connected to the J and K inputs of JK flip-flop 501bis.
When the first byte of the message start flag is 0, the JK flip-flop 501bis receives a logic number 1 at its J input, its Q output goes to the 1 state, and generates a signal ACT indicating that the series connected channel is in operation. do. Signal ACT is connected to input SO of NAND gate 502 and R3.
is enabled, input voltage 60 receives signals from the serially connected channels, and input R3 is a clock signal. NAND gate 5
The output of 02 consists of four flip-flops, and the NA
It is connected to the input of a counter 504 which is incremented by one unit each time the input voltage 60 of the ND gate 502 becomes logic 1. Counter 504 has its parallel inputs 10 to 13
receives logic 0, and these inputs are connected to NAND gate 5.
03, the NAND gate 503 receives the clock signal R4 at one input, and the NAND gate 503 receives the clock signal R4 at the other input.
9 receives the signal SI which enables the clock signal R4. Therefore, when a 0 is detected in a series-connected channel, the signal SI has a value of 1, and the parallel input 10 or 3 of the counter 504 corresponds to the input PE of that counter 504.
resets the four flip-flops to zero. The output QO or Q2 of the counter 504 is 2
It is connected to inputs 10 or 2 of the IG Hayabusa decoder 505, and only its outputs Q5*, Q6*, Q7* are used to provide signals CRU5*, CRU6*, CRU7*, respectively. Input 13 receives signal ACT*, which is 0 when the series-connected channels are activated and decoder 50
5 outputs QO* to Q7* are enabled. Signal CRU
5* is logic 0 when counter 504 counts five successive 1 bits coming from input SO, and 1 otherwise.
It is. Signal CRU5* is applied to one input of NAND gate 506, the other two inputs receiving signal VACT and clock signal RI from output Q of flip-flop VACT510. The output of NAND gate 506 is applied to the input of inverter 507 to generate a signal CP* that controls the acceptance of bits. Decoder 505 signal CRU
6 is given to the input of inverter 508, whose output is N
connected to one input of AND gate 509; gate 509
Its other two inputs receive the signal SI from the output of inverter 501 and the clock signal RI. NAND gate 50
The output of 9 is given to the clock input of JK flip-flop 510, and the J input of flip-flop 510 is always 1.
, and the K input is always 0. Counter 5 like this
Decoder 505 tells 6 1 bits of 04 consecutively.
RU6 becomes logic 0 at the output of , and when 0 appears at input SO, it enables the input of NAND gate 509 and controls input CP of flip-flop 510 to state 1. Flipf. The signal V generated at the output Q of step 510
ACT goes to state 1, enabling the input of NAND gate 506, and clock signal RI generates signal CP*, which controls the accept bit at the output of inverter 507.
Signal VALA is transmitted along the local connection channel by NAND gate 530 and is passed through flip-flop 510.
reflects the state VACT of Signal VALA can take the value 1 when a message is conveyed, regenerating the previous state EI from the conveying DPC of the local connection channel and NAND
The input of gate 530 is reached. The signal CRU7 generated at the output Q7 of the decoder 505 is transmitted to the two inverters 51
1 and 512 to the 0 reset input MR of flip-flop 510. In this way, the counter 504
When detects seven consecutive 1 bits, flip-flop 510 causes signal VACT to go low, inhibiting signal CP*, which controls byte acceptance. The switching of flip-flop VACT 510 by signal CRU7 is a special case, which occurs, for example, when a wire is broken during message transmission. Flip-flop VACT510' normally returns to 0 when the end of message flag is applied to its input CP, and inputs J and K are logic 1 and 0, respectively.
When signal VACT is 1, it enables clock input RO and input CRU5* of NAND gate 517;
The output of 7 is connected to the input of counter 515, the output of which is connected to the input of binary IQ Hayabusa decoder 616, the output of which is connected to inverter 518 and 525, which clocks bit acceptance control signals CBRI to CBR8. Contributions will be made one after another at the rate determined by the RO. When the decoder 516 detects the eighth position of the counter 515, the signal CBR8 is applied to the input of the NAND gate 514;
Counter 515 is reset to 0 and printer 515 is again ready to teach 8 bits. circuit 5
26 and 527 are shift registers. Clock input C
P* receives the output of inverter 507 and regenerates clock signal RI when signal VACT is present, and signal SO received at input SO is applied as a series load into shift registers 526 and 527. Each register has four byte locations. The fourth byte position corresponds to the output T3 of the shift register 526 and is connected to the JK input of the second register 527, such that the 8-bit bytes received in series at the input SO are successively placed in the shift registers 526 and 527. The byte is divided into two 1/2 bytes at the output TO or T3 of the register. the first in the connection channel
The low-level bit received at position T3 of register 527
and the last high-level bit is at position T of register 526.
Found in O. Circuits 528 and 529 connect to local interconnect channels of the outputs of shift registers 526 and 527.
Inputs 10 to 13 of these circuits are connected to outputs TO to T3 of shift registers 626 and 527, respectively. Connection to the local connection channel is made when the eighth position of counter 515 is detected, and then signal CB
R8 becomes 0. From the above description, the processing of signals coming from serial subsequent channels can be summarized as follows.

直列接続チャネルからの０の到着はフリツプフロツプ５
１０ｂｉｓでロジックユニットＦＥＬ内で検知され、動
作信号バイトＡＣＴを出す。信号ＡＣＴはカゥンタ５０
４の入力を有効化し直列接続チャネルに沿うて伝えられ
る相続くすべての“１”を教える。前に説明したように
メッセージ開始フラッグは二つの０ビット内に含まれた
相続く１ビットから構成される。フラッグはデコーダ５
０５で検知され、デコーダの出力ＣＲＵ６＊は相続く六
つの１ビットが到着するとき０状態となる。この第６の
ビットを検知するとフリップフロップ５１０をセットし
、信号ＶＡＣＴ＊を与え、直列接続チャネルに沿うて到
着するビットがシフトレジスタ５２８と５２９に受入れ
られ、デコーダ５２５からの信号ＣＢＲ８によって局地
接続チャネルに並列に転送される。信号ＶＡＣＴが１と
なると信号ＶＡＬＡによってすべてのＤＰＣに伝えられ
、メッセ−ジフラッグの初めが釆たことを知らす。ＤＰ
Ｃは次のバイトを分析しステーション番号を読む。次の
規則の観察を確実にするよう前以つて注意が払われる。
受入回路がフラッグに続くビット内の相続く五つの１ビ
ットを検知すると、カウンタ５０４の出力における信号
ＣＲＵ５は０となり、ビット受入れを制御する信号ＣＰ
＊を無効化する。The arrival of 0 from the series connected channels is at flip-flop 5.
10bis is detected within the logic unit FEL and outputs an operation signal byte ACT. Signal ACT is counter 50
4 input to signal all successive "1's" to be transmitted along the series connected channel. As previously explained, the message start flag consists of successive 1 bits contained within two 0 bits. Flag is decoder 5
05, the output of the decoder CRU6* goes to the 0 state when six successive 1 bits arrive. Detection of this sixth bit sets flip-flop 510, providing signal VACT*, so that the bits arriving along the serially connected channel are accepted into shift registers 528 and 529, and signal CBR8 from decoder 525 causes local connection. Transferred to channels in parallel. When the signal VACT becomes 1, it is transmitted to all DPCs by the signal VALA, informing them that the beginning of the message flag has been raised. DP
C analyzes the next byte and reads the station number. Care is taken in advance to ensure the following rules are observed.
When the acceptance circuit detects five successive 1 bits in the bits following the flag, the signal CRU5 at the output of the counter 504 goes to 0 and the signal CP controlling bit acceptance
*Disable.

もし次のバイトが零であるとＮＡＮＤゲート５０３の入
力ＳＩを通じてカウンタ５０４を０にリセツトし、関連
するバイトはシフトレジスタ５２６と５２７の中に受入
れられる。もし次のバイトが１であると信号ＣＲＵ６は
０の値となり、メッセージフラッグの終りを示すことが
含まれ、フリツプフロツプＶＡＣＴ５ １ ０を０にリ
セツトする。このバイトもまたシフトレジスタ５２６と
５２７に依って受入れられる。もし次のバイトが再び１
であると信号ＣＲＵ７は０の値となり、線動作フリップ
フロップＡＣＴ５ １ ０ｂｉｓにリセツトする。信号
ＣＢＲ８はこの場合は現われず、メッセージは局地接線
チャネルに伝えられない。第６Ａ図と第６Ｂ図は直列接
続チャネルに適用される回路の伝達区画の実施例を示す
。If the next byte is zero, counter 504 is reset to zero through input SI of NAND gate 503 and the associated byte is accepted into shift registers 526 and 527. If the next byte is 1, signal CRU6 has a value of 0, which is included to indicate the end of the message flag and resets flip-flop VACT510 to 0. This byte is also accepted by shift registers 526 and 527. If the next byte is 1 again
If so, the signal CRU7 has a value of 0 and is reset to the line operation flip-flop ACT510bis. Signal CBR8 does not appear in this case and no message is conveyed to the local tangential channel. Figures 6A and 6B show embodiments of the transfer section of the circuit applied to series connected channels.

伝達信号ＥＯは制御モジュールから受入れられ、ＪＫフ
リップフロツプ６０１をセットする。ＪＫフリツプフロ
ツプ６０１の出力Ｑは信号ＥＩを供給し、ＪＫフリツプ
フロツプ６０２の入力Ｊに伝え、フリツプフロップ６０
２を状態１とし信号ＥＭＳを発生する。信号ＥＩは信号
ＥＭＩＳの前に存在するので、ＮＡＮＤゲート６０３に
よってセットされる入力状０態はＥＩとＥＭＩＳによっ
て満足され、これはカウンタ６０４の四つの並列入力を
有効化するのを許し、これら四つの入力は０が与えられ
ている。カウンタ６０４はこのように第６Ａ図と第６Ｂ
図の回路の粗が正に伝えられようとするときに０にリタ
セットされる。信号ＥＭＩＳが存在すると、カウン夕６
０４の入力ＰＥは、もはやその並列入力を有効化しない
。カウンタ６０４はＮＡＮＤゲート６１２の出力に接続
された入力ＣＩを通じて動かされる。カウンタ６０４の
出力ＱＯ，Ｑ１，Ｑ２，Ｑ３は２進ＩＱ隼デコーダ６０
５の入力に接続され、デコーダ６０５の出力は状態ＣＹ
Ｏ＊，ＣＹＩ＊，ＣＹ３＊，ＣＹ４＊に接続され、カゥ
ンタ６０４が１ユニット動いたとき毎に０，１，２，３
，４の順序に０の値となる。出力ＣＹＯ＊とＣＹＩ＊は
ィンバータ６０５と６０６の入力にそれぞれ接続され、
それらの補足信号を供給する。信号ＣＹＯはＮＡＮＤゲ
ート６０９の入力に与えられ、ゲート６０９の他の入力
は有効化信号ＰＣを受ける。信号ＣＹＩはＮＡＮＤゲー
ト６１０の入力に与えられ、ゲート６１ ０はまた有効
化信号ＰＣを他の入力に受ける。ＮＡＮＤゲート６１
１はその一つの入力に有効信号ＰＣを受け、他の入力に
ＮＡＮＤゲート６ １ ６の出力から与えられる信号Ｖ
ＣＲＣを受け、ＮＡＮＤゲ−ト６１６は一入力に信号Ｃ
Ｙ２を受け他の入力に信号ＣＹ３を受ける。三つのＮＡ
ＮＤゲート６０９，６１０，６１ １の出力はＮＡＮＤ
ゲート６１２の入力に与えられる。カウンタ６０４が０
であると出力ＣＹＯ＊は０でありＮＡＮＤゲート６１２
の一入力を有効化する。デコーダ６０５が信号ＰＣを受
けるとカウンタ６０４の位置１をデコードし、信号ＣＹ
Ｉは０となりＮＡＮＤゲート６１０の入力を有効化する
。ＪＫフリツプフロップの入力における信号ＥＯが０と
なるとＪＫフリップフロップ６０１の出力Ｑにおける信
号ＥＩは１となりＮＡＮＤゲート６１０の入力ＥＩを有
効化する。信号ＰＣが存在するとこのゲート６１０はカ
ウンタ６０４を１ユニット進め、デコーダ６０５は位置
ＣＹ２＊をデコードし０とする。ＮＡＮＤゲート６１６
で発生された信号ＶＣＲＣは信号ＣＹ２＊またはＣＹ３
＊が存在するとロジック１であり、すなわち０位置から
教えてカウンタ６０４の位２及び３に対するものである
。これら二つの状態のいずれかが満足されるとカウンタ
６０４は信号ＰＣで１ユニット進められる。カウンタ６
２７は２進ＩＧ隼デコーダ６２８がこれに続くが、各バ
イト内でビットを伝達する。Transfer signal EO is accepted from the control module and sets JK flip-flop 601. The output Q of the JK flip-flop 601 provides the signal EI, which is passed to the input J of the JK flip-flop 602 and output from the flip-flop 60.
2 is set to state 1 and a signal EMS is generated. Since signal EI is present before signal EMIS, the input state set by NAND gate 603 is satisfied by EI and EMIS, which allows the four parallel inputs of counter 604 to be enabled, and these four One input is given 0. The counter 604 is thus configured as shown in FIGS. 6A and 6B.
It is reset to 0 when the roughness of the circuit shown in the figure is about to be transmitted positively. If signal EMIS is present, counter 6
04 input PE no longer enables its parallel input. Counter 604 is operated through input CI connected to the output of NAND gate 612. The outputs QO, Q1, Q2, Q3 of the counter 604 are the binary IQ Hayabusa decoder 60.
5, and the output of decoder 605 is connected to the input of state CY
Connected to O*, CYI*, CY3*, CY4*, 0, 1, 2, 3 every time the counter 604 moves by 1 unit.
, 4 have a value of 0. Outputs CYO* and CYI* are connected to the inputs of inverters 605 and 606, respectively;
supply those supplementary signals. Signal CYO is provided to an input of NAND gate 609, the other input of gate 609 receiving enable signal PC. Signal CYI is provided to an input of NAND gate 610, which also receives enable signal PC at its other input. NAND gate 61
1 receives the valid signal PC at one input, and the signal V given from the output of the NAND gate 6 1 6 at the other input.
Upon receiving the CRC, the NAND gate 616 receives the signal C at one input.
Y2 and receives signal CY3 at the other input. three na
The output of ND gate 609, 610, 61 1 is NAND
applied to the input of gate 612. Counter 604 is 0
, the output CYO* is 0 and the NAND gate 612
Enable one input. When decoder 605 receives signal PC, it decodes position 1 of counter 604 and outputs signal CY.
I becomes 0, enabling the input of NAND gate 610. When the signal EO at the input of the JK flip-flop becomes 0, the signal EI at the output Q of the JK flip-flop 601 becomes 1, validating the input EI of the NAND gate 610. When signal PC is present, gate 610 advances counter 604 by one unit, and decoder 605 decodes position CY2* to zero. NAND gate 616
The signal VCRC generated by the signal CY2* or CY3
The presence of * is logic 1, ie, for digits 2 and 3 of counter 604 starting from the 0 position. When either of these two conditions is satisfied, counter 604 is advanced by one unit on signal PC. counter 6
27 is followed by a binary IG Hayabusa decoder 628, which conveys the bits within each byte.

デコーダ６２８は九つの状態ＣＢＥＯ＊ないしＣＢＥ８
をカウンタ６２７からデコードする。カウンタ６２７は
その入力に到達する信号によって進められる。この信号
はＮＡＮＤゲート６２２から発生し、ゲート６２２はそ
の入力にクロック信号ＲＩと、ＪＫフリップフロップ６
０２からの信号ＥＭＩＳと、ＮＡＮＤゲート６２１で発
生された信号斑＊を受け、二つの入力は一つの場合カウ
ンタ６２０の０位置であり、他の場合は同じカウンタ６
２０の２位置である。カウンタ６２０はＮＡＮＤゲ−ト
６１８からその入力ＣＩに到着する信号によって進めら
れる。ＮＡＮＤゲート６１８はその一つの入力にＮＡＮ
Ｄゲート６１３の出力の信号ＶＢＳを受け、第２入力に
ＮＡＮＤゲート６２６によって発生された信号ＢＩＴＩ
を受け第３入力にクロック信号を受ける。信号ＰＣはィ
ンバータ６３２で発生され、ィンバー夕６３２の入力は
ＮＡＮＤゲート６３１の出力を受け、ＮＡＮＤゲート６
３１はＮＡＮＤゲート６２１の出力信号ＢＳと、インバ
ータ６３０からの信号ＣＢＥ８と、クロツク信号Ｒ７を
受ける。信号ＢＩＴＩはＮＡＮＤゲート６２６の出力に
発生され、ゲート６２６はＮＡＮＤゲート６２４の出力
とＮＡＮＤゲート６２５の出力を受ける。ＮＡＮＤゲー
ト６２４はその一入力に回路ＣＲＣ６２３から周期的冗
長検査ビットを、他の入力にＮＡＮＤゲート６１６で発
生された信号ＶＣＲＣを受ける。ＮＡＮＤゲート６２５
は一入力にインバー夕６１７からの信号ＶＡＲＣを、他
の入力にフラッグと伝達されたデータを表わすとビット
ＤＳＯの流れを受ける。ビットの流れはＮＡＮＤゲート
６２９によって直列接続チャネルに伝えられ、ゲート６
２９はその入力に信号ＢＩＴＩとＮＡＮＤゲート６２
１からの信号斑＊を受ける。信号ＺＣＲはＮＡＮＤゲー
ト６１９を通じてカゥンタ６２０をリセットするのに用
いられる。ＮＡＮＤゲート６２５の入力ＤＳＯはシフト
レジスタ６３７と６３８（第６Ｂ図）からのビットの流
れを受け、レジスタ６３７と６３８はしジスタ６３８の
出力げ３を通じて直列に内容が空にされる。シフトレジ
ス夕６３７の出力Ｔ３はしジスタ６３８の入力ＪとＫと
に接続されている。各レジスタの入力１０ないい３は伝
達されるデータＤＯないしＤ７を受け、データＤＯない
しＤ７はインバータ６４０の出力信号ＣＰ＊によって受
けられ、ィンバータ６４０の入力は３入力ＮＡＮＤゲー
ト６３９に接続され、ゲート６３９は２進１Ｇ隻デコー
ダ６２８の出力信号ＣＢＥＯ＊と２入力ＮＡＮＤゲート
６２１からの号斑＊と、クロック信号ＲＯで支配される
。バッファレジスタ６３５と６３６（第６８図）はィン
バータ６１５からの信号ＥＭＤＲで有効化されたときフ
ラッグを伝える。バッファレジスタ６３５の入力１０な
いい３はコードデジツト０１１１に相応する極性が与え
られる。バッファレジスタ６３６の入力１０ないし１３
はコードデジツト０１１１に相応する極性がそれぞれ与
えられる。レジスタ６３６の出力ＤＯないしＤ３はシフ
トレジスタ６３８の入力側に接続され、レジスタ６３５
の出力Ｄ４なし、しＤ７はシフトレジスタ６３７の入力
側に接続されている。バッファ６３３と６３４の入力１
０なし、し１３は、バッファ６３３の場合は局地接続チ
ャネルのデータ線ＤＡＴＯないしＤＡＴ３に接続され、
バッファ６３４では局地接続チャネルのデータ線ＤＡＴ
４ないしＤＡＴ７に接続される。Decoder 628 has nine states CBEO* to CBE8.
is decoded from the counter 627. Counter 627 is advanced by the signal arriving at its input. This signal originates from a NAND gate 622, which has at its inputs the clock signal RI and a JK flip-flop 6.
The two inputs are the 0 position of the counter 620 in one case and the same counter 6 in the other case.
20, 2nd position. Counter 620 is advanced by a signal arriving at its input CI from NAND gate 618. NAND gate 618 has one input of NAND
It receives the signal VBS at the output of the D gate 613 and receives the signal BITI generated by the NAND gate 626 at its second input.
and receives a clock signal at the third input. The signal PC is generated by an inverter 632, and the input of the inverter 632 receives the output of a NAND gate 631.
31 receives the output signal BS of the NAND gate 621, the signal CBE8 from the inverter 630, and the clock signal R7. Signal BITI is generated at the output of NAND gate 626, which receives the output of NAND gate 624 and the output of NAND gate 625. NAND gate 624 receives at one input the cyclic redundancy check bit from circuit CRC 623 and at its other input the signal VCRC generated by NAND gate 616. NAND gate 625
receives the signal VARC from inverter 617 on one input, and a stream of bits DSO representing the flag and transmitted data on the other input. The stream of bits is passed through the series connected channels by NAND gate 629 and gate 6
29 has the signal BITI and the NAND gate 62 at its input.
Receives signal spots * from 1. Signal ZCR is used to reset counter 620 through NAND gate 619. The input DSO of NAND gate 625 receives a stream of bits from shift registers 637 and 638 (FIG. 6B), which are emptied serially through the output 3 of shift register 638. Output T3 of shift register 637 is connected to inputs J and K of shift register 638. Inputs 10 through 3 of each register receive transmitted data DO through D7, data DO through D7 are received by the output signal CP* of inverter 640, and the input of inverter 640 is connected to a 3-input NAND gate 639; 639 is controlled by the output signal CBEO* of the binary 1G ship decoder 628, the signal CBEO* from the 2-input NAND gate 621, and the clock signal RO. Buffer registers 635 and 636 (FIG. 68) pass a flag when enabled by signal EMDR from inverter 615. Inputs 10 through 3 of buffer register 635 are given polarities corresponding to code digit 0111. Inputs 10-13 of buffer register 636
are each given a polarity corresponding to code digit 0111. The outputs DO to D3 of register 636 are connected to the input side of shift register 638, and register 635 is connected to the input side of shift register 638.
The outputs D4 and D7 are connected to the input side of the shift register 637. Input 1 of buffers 633 and 634
0 and 13 are connected to the data lines DATO to DAT3 of the local connection channel in the case of the buffer 633,
In the buffer 634, the local connection channel data line DAT
4 to DAT7.

局地接続チャネル内に存在するデータは信号ＣＹＩ＊と
ＣＢＥ８で許された場合シフトレジスタ６３８と６３９
の入力に伝えられ、信号ＣＹＩ＊とＣＢＥ８はそれぞれ
デコーダ６０５と６２８から送られる。文字依頼信号Ｄ
Ｋは局地接続チャネルを通じてＮＡＮＤゲート６４３か
ら信号ＦＥＬによって伝えられ、ＮＡＮＤゲート６４３
の入力はフリツプフロツプ６０１からの信号ＥＩとデコ
ーダ６２８からの信号ＣＢＥＯとクロツク信号ＴＯを受
ける。“文字来入”信号ＫＡＰはィンバータ６４７の出
力から伝えられ、インバータ６４７の入力はＮＡＮＤゲ
ート６４６に接続されている。ＮＡＮＤゲート６４６は
一つの入力カＷＡＮＤゲート６４５の出力に接続され、
ＮＡＮＤゲート６４５の二つの入力は信号ＣＹＯ＊とＣ
ＹＩ＊を受ける。ゲート６４６の他の二つの入力はクロ
ツク信号Ｔ５とィンバータ６３０の出力から得られた信
号ＣＢＥ８を受ける。以上の説明から局地接続チャネル
からのデータを直列接続チャネルに送るには次のように
行なわれることが判る。Data present in the local connection channel is transferred to shift registers 638 and 639 if allowed by signals CYI* and CBE8.
signals CYI* and CBE8 are sent from decoders 605 and 628, respectively. Character request signal D
K is conveyed by signal FEL from NAND gate 643 through the local connection channel;
Its input receives signal EI from flip-flop 601, signal CBEO from decoder 628, and clock signal TO. The "character incoming" signal KAP is conveyed from the output of inverter 647, the input of which is connected to NAND gate 646. NAND gate 646 has one input connected to the output of WAND gate 645;
The two inputs of NAND gate 645 are signals CYO* and C
Receive YI*. The other two inputs of gate 646 receive clock signal T5 and signal CBE8 derived from the output of inverter 630. From the above description, it can be seen that sending data from a locally connected channel to a serially connected channel is done as follows.

一つのモジュールがデータ伝達を行なうことを望むと信
号ＥＯを発生しフリップフロップ６０１の入力ＪとＫに
送り、フリツプフロツプ６０１は信号ＥＩを出す。する
とークロツク期間の後にフリツプフロツプ６０２は信号
ＥＭＩＳを供給する。信号ＥＩはＮＡＮＤゲート６０３
を通じてカウンタ６０４をリセットし、位置ＣＹＯ＊は
デコーダ６０５でデコ−ドされ信号ＥＭＤＲ＊がィンバ
ータ６１５で発生され、バッファ６３５と６３６（第６
８図）を解放しフラッグをシフトレジスタ６３７と６３
８の入力に転送する。信号ＥＩもまた局地接続チャネル
に沿うて信号ＶＡＬＡを第５図のＮＡＮＤゲート５３０
によって、そのチャネルに接続されている全ＤＰＣに転
送する。カウンタ６２７は前のメッセージの終りに信号
ＣＢＥ８で０にセットされ、新しいメッセージが開始さ
れるとデコーダ６２８が位置ＣＢＥＯ＊をデコードする
。同様に新しいサイクルが始まると、カウン夕６２０は
０であり、ＮＡＮＤゲートＳ２１の出力ＢＳは１であり
、カウン夕６２７はクロック信号ＲＩで指示される速度
で進められ、カウンタの位置は信号ＣＢＥＯ＊とＣＢＥ
８＊として相次いで現われる。瞬間ＲＯと状態ＣＢＥＯ
＊とＢＳ＊に対し信号ＣＰ＊がィンバータ６４０の出力
に現われ、レジスタ６３７と６３８の並列入力を有効化
し、フラッグはシフトレジスタ６３７と６３８に転送さ
れる。次のクロツクパルスＲＩでＮＡＮＤゲート６４１
の出力ＰＥ＊はシフトレジスタ６３７と６３８のクロッ
ク入力ＣＰを有効化し、レジスタ６３７と６３８に含ま
れたフラッグは一歩進められ、第１バイトすなわち低い
準位のバイトはしジスタ６３８の出力ＤＳＯから出て、
ＮＡＮＤゲ−ト６２５の入力で信号ＶＣＲＣによって有
効化され、ＺＣＲから直列接続チャネルに出る。次の七
つのフラッグビットはクロツク信号ＲＯで示された早さ
で続く。第８バイトが伝えられたとき、すなわち、イン
バータ６３０の出力とクロツクパルスＲ７に信号信号Ｃ
ＢＥ８が存在すると信号ＰＣが現われ、信号ＣＹＯとＰ
Ｃで制御されるＮＡＮＯゲート６０９の出力はカウンタ
６０４を１ユニット進める。デコーダ６０５は位置ＣＹ
Ｉをデコードし、ＮＡＮＤゲート６１３の出力における
信号Ｖ聡は高められＮＡＮＤゲート６１８の入力を有効
化する。信号ＣＹＩとＣＢＥ８の出現は局地接続チャネ
ルのバッファ６３３と６３４への線ＤＡＴＯとＤＡＴ７
に存在する第２メッセージバイトの転送を有効化する。
バッファ６３３と６３４の内容は信号ＣＢＥＯ＊によっ
てレジスタ６３７と６３８にそれぞれ供給され、信号Ｃ
ＥＢＯはカウンタ６２７が信号ＣＢＥ８＊によって０に
リセットされたとき０にリセツトされ、信号ＣＥＢ８は
ＮＡＮＤゲート６３１の出力によってカウンタ６２７の
入力ＰＥに転送される。When one module desires to perform a data transfer, it generates a signal EO and sends it to inputs J and K of flip-flop 601, which in turn provides a signal EI. After a clock period, flip-flop 602 then provides signal EMIS. Signal EI is NAND gate 603
The position CYO* is decoded by the decoder 605, the signal EMDR* is generated by the inverter 615, and the buffer 635 and 636 (sixth
(Figure 8) and shift the flag to registers 637 and 63.
Transfer to input 8. Signal EI also passes signal VALA along the local connection channel to NAND gate 530 in FIG.
transfers to all DPCs connected to that channel. Counter 627 is set to 0 with signal CBE8 at the end of the previous message, and decoder 628 decodes position CBEO* when a new message begins. Similarly, when a new cycle begins, counter 620 is 0, the output BS of NAND gate S21 is 1, counter 627 is advanced at a rate dictated by clock signal RI, and the position of the counter is set by signal CBEO*. and C.B.E.
They appear one after another as 8*. Instant RO and state CBEO
For * and BS*, signal CP* appears at the output of inverter 640, enabling the parallel inputs of registers 637 and 638, and the flags are transferred to shift registers 637 and 638. At the next clock pulse RI, the NAND gate 641
The output PE* enables the clock input CP of shift registers 637 and 638, the flags contained in registers 637 and 638 are stepped forward, and the first byte, the lower level byte, is output from the output DSO of shift register 638. hand,
Enabled by signal VCRC at the input of NAND gate 625 and out of ZCR to the series connected channel. The next seven flag bits follow at the rate indicated by clock signal RO. When the eighth byte is transmitted, that is, the signal C is applied to the output of inverter 630 and clock pulse R7.
When BE8 is present, signal PC appears and signals CYO and P
The output of NANO gate 609, controlled by C, advances counter 604 by one unit. Decoder 605 is at position CY
Upon decoding I, the signal V at the output of NAND gate 613 is raised to enable the input of NAND gate 618. The appearance of signals CYI and CBE8 is on lines DATO and DAT7 to buffers 633 and 634 of the local connection channel.
enable the transfer of the second message byte present in
The contents of buffers 633 and 634 are provided by signal CBEO* to registers 637 and 638, respectively, and by signal C
EBO is reset to 0 when counter 627 is reset to 0 by signal CBE8*, and signal CEB8 is transferred to input PE of counter 627 by the output of NAND gate 631.

デコーダ６２８の次の８状態ＣＢＥＯＩないしＣＢＥ雌
に対してシフトレジス夕６３７なし、し６３８内に含ま
れた８のビットがバイト（各状態に対し一つのバイト）
によってシフトレジスタ６３８のの出力ＤＳＯで伝達さ
れる。バイトの流れはＮＡＮＤゲート６２５，６２６，
６２９によって直列接続チャネルに伝えられる。カウン
タ６２０の入力ＣＩはＮＡＮＤゲート６１８によって制
御され、シフトレジスタ６３８の出力ＢＳＯに一つのバ
イトが現われるごとにカウンタを１ユニット進める。カ
ウンタ６２０が相続く五つの１ビットを教えるとＮＡＮ
Ｄゲート６２１の出力における信号斑＊は０に復帰し、
１クロックサィクルに対してカウンタ６２７の進むのを
停止し、一つの０を直列接続チャネルに与える。信号Ｚ
ＣＲは１なりこれはカウンタ６２０を０にリセツトし次
の１ビットを教えられるようにする。カウンタ６２０を
０にリセツトすることは信号ＢＳ＊を１とし、サイクル
は信号ＣＢＥ８が現われるまで続く。０またはパッテン
グビットは信号Ｖ茂がＮＡＮＤゲート６１８の入力にあ
る間に相続く１ビットを五つ教えた後にのみ挿入するこ
とができる、すなわちＣＹ１，ＣＹ２とＣＹ３サイクル
の間に挿入できる。For the next 8 states CBEOI to CBE of decoder 628, the 8 bits contained in shift register 637 and 638 are bytes (one byte for each state).
is transmitted at the output DSO of shift register 638. The flow of bytes is through NAND gates 625, 626,
629 to the serially connected channels. The input CI of counter 620 is controlled by NAND gate 618 and advances the counter one unit each time a byte appears at output BSO of shift register 638. When counter 620 tells five successive 1 bits, NAN
The signal spot * at the output of the D gate 621 returns to 0,
Counter 627 is stopped from advancing for one clock cycle and a single 0 is applied to the serially connected channel. Signal Z
CR is 1, which resets counter 620 to 0 and allows the next bit to be taught. Resetting counter 620 to 0 forces signal BS* to 1 and the cycle continues until signal CBE8 appears. A 0 or patting bit can only be inserted after teaching five successive 1 bits while signal V is at the input of NAND gate 618, ie, between CY1, CY2 and CY3 cycles.

サイクＣＹＩの終りは信号ＤＰＣで行なわれ、信号ＥＯ
を０にリセツトし、フリツプフロツプ６０１を０にリセ
ツトし信号ＥＩを低くする。ＮＡＮＤゲート６１０への
入力は信号ＥＩ内の変化によって有効化され、その出力
はカウン夕６０４を１ユニット高め、デコーダ６０５の
出力に状態ＣＹ２を発生する。この結果は信号ＶＣＲＣ
を１とし、ゲート６２４の入力を有効化し、冗長監視信
号発生器ＣＲＣ６２３が第１バイトを直列接続チャネル
に伝える。これはＶＣＲＣは二つの相続く状態ＣＹ２と
ＣＹ３の間ロジック１に留まるので可能である。次のＰ
Ｃ信号はＮＡＮＤゲート６１ １の入力に受けられたと
きカウン夕６０４は更にーュニット進めデコーダ６０５
は位置信号ＣＹ４＊をデコードする。信号ＣＹ４＊がＮ
ＡＮＤゲートの入力で０となるとき、インバ−夕６１
５の出力における信号ＥＭｍＲ＊が１となり、バッファ
６３５と６３６が有効化され、これらのバッファはメッ
セージ終了フラッグを伝えシフトレジスタ６３７と６３
８をシフトし、フラッグは直列接続チャネルに信号ＣＰ
＊で指示される速度で再び伝達され、信号ＣＰ＊はィン
バータ６４０の出力から与えられる。この発明による配
置についての以上の説明は一つの実施例にに関するもの
であり、この発明の範囲内で他の多くの配置を行ない得
ることは明らかである。The end of the cycle CYI takes place on the signal DPC and the signal EO
is reset to 0, flip-flop 601 is reset to 0, and signal EI is made low. The input to NAND gate 610 is enabled by a change in signal EI, and its output increments counter 604 by one unit, producing state CY2 at the output of decoder 605. This result is the signal VCRC
is set to 1, enabling the input of gate 624, and redundant supervisory signal generator CRC 623 transmits the first byte to the serially connected channel. This is possible because VCRC remains at logic 1 during two successive states CY2 and CY3. Next P
When the C signal is received at the input of NAND gate 611, counter 604 advances one unit further and decoder 605
decodes the position signal CY4*. Signal CY4* is N
When the input of the AND gate becomes 0, the inverter 61
The signal EMmR* at the output of 5 becomes 1, enabling buffers 635 and 636, which carry the end of message flag to shift registers 637 and 63.
8 and the flag is the signal CP to the series connected channel.
It is transmitted again at the speed indicated by *, and signal CP* is provided from the output of inverter 640. It is clear that the above description of the arrangement according to the invention relates to one embodiment and that many other arrangements can be made within the scope of the invention.

追加の関係 特公昭５９−１４７６４号公報（特許１２３８斑３号）
は種々の場所Ｓｔｌ・・・・・・Ｓｔｉ・・…・Ｓｔｎ
を接続する一つのデータチャネルと、送信ユニットと受
信ユニット間の情報の伝送を制御する装置とを含み、ｎ
個の場所Ｓｔｌ・・・・・・Ｓｔｉ・・・・・・Ｓｔｎ
からなるーグループの送信ユニットと受信ユニットとの
間で情報を選択的に交換する装置において、前記制御装
置はデータチャネルと場所Ｓｔｌ・・・・・・Ｓｔｊ・
・・・・・Ｓｔｎとの間をそれぞれ接続するｎ個の場所
制御モジュールＭｏｌ・・・・・・Ｍｏｉ・・・・・・
Ｍｏｎの群から構成され、モジュールＭｏｌ・・・・・
・Ｍｏｊ・・・・・・Ｍｏｎはデータ処理ユニットＰ１
・…・・Ｐｊ……Ｐｎとプログラムｓｌ……ｓＪ・”…
Ｓｎがそれぞれ記憶されるメモリＭ１・・・・・・Ｍｊ
・・・・・・Ｍｈをそれぞれ含み、メモリＭ１・・・・
・・Ｍｊ・…・・Ｍｎ内に場所Ｓｔｌ・・・・・・ＳＵ
・・・・・・Ｓｔｎの形によってプ。Additional related Special Publication No. 59-14764 (Patent No. 1238 Spot No. 3)
are various locations Stl...Sti...Stn
and a device for controlling the transmission of information between the transmitting unit and the receiving unit,
Locations Stl...Sti...Stn
An apparatus for selectively exchanging information between a transmitting unit and a receiving unit of a group consisting of a data channel and a location Stl...Stj.
......N location control modules Mol...Moi...
Consisting of a group of Mon, the module Mol...
・Moj...Mon is data processing unit P1
...Pj...Pn and program sl...sJ・"...
Memory M1...Mj in which Sn is stored respectively
...Mh, respectively, and memory M1...
・・Mj・・・Place Stl・・・・SU in Mn
... depending on the shape of Stn.

グラムｓｌ・・・・・・ＳＪ・・・…ｓｎがそれぞれ記
憶されユニットＰ１・・・・・・Ｐｊ・・・・・・Ｐｎ
によってそれぞれ動作され、データ処理ユニットと各モ
ジュール内のメモリ内に含まれたプログラムとは他のモ
ジュールから出る命令によって前記プログラムがそれに
接続された場所のユニットと他の場所のユニットとの間
の情報の交換と、他のモジュールへの命令の伝達とを制
御し、それによって前記他のモジュールに接続された場
所のユニットと、他の場所のユニットとの間の情報の交
換を、ｎ個の場所Ｓｔｌ……ＳＵ……Ｓｔｎの群内の送
信ユニットと受信ユニットの間の情報の選択的交換がモ
ジュールＭｏｌ……Ｍｏｊ……Ｍｏｎの群による相緩く
情報交換制御によって遂行されるよう制御することを特
徴とする装置に関するものであるが、この追加の発明は
近接したステーション（場所）の別々の群がそれらの群
を接続する接続チャネルを通じて通信し、近接するステ
ーション群内の各ステーションは一方では同じ群内の他
のステーションと群内のステーションのすべてを接続す
る局地接続チャネルを通じて同じ群内の他のステーショ
ンと、他方ではその群とは離れた他の近接ステーション
の他のステ−ションとをこれらの群を接続する接続チャ
ネルで接続し、これらの局地嬢続チャネルを通じて通信
する各ステーションと関連したステーションの近接群を
形成するステーションを接続する装置を設け、親発明の
特性を失なうことなく局地ステーション間の通信を可能
にするものである。Grams sl...SJ...sn are stored respectively in units P1...Pj...Pn
The data processing units and the programs contained in the memory in each module are operated by, respectively, the data processing units and the programs contained in the memory within each module, and the information between the unit at which said program is connected to it by instructions issued from other modules and the unit at other locations. and the transmission of instructions to other modules, thereby controlling the exchange of information between units at locations connected to said other modules and units at other locations. The selective exchange of information between the transmitting units and the receiving units in the group of Stl...SU...Stn is controlled to be performed by the group of modules Mol...Moj...Mon in a loose information exchange control. This additional invention relates to an apparatus characterized in that separate groups of proximate stations (locations) communicate through connection channels connecting the groups, and each station within the group of proximate stations communicates on the one hand with the same on the other hand, to other stations in the same group and, on the other hand, to other nearby stations apart from the group, through local connection channels that connect all of the stations in the group. Providing an apparatus for connecting stations forming a proximate group of stations with each station communicating through these locally connected channels and associated with each station communicating through these locally connected channels, losing the characteristics of the parent invention. This allows communication between local stations without any interference.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は親発明で説明した非中央制御データ処理装置を
示し、第２図は同じ非中央制御データ処理装置であるが
この発明が組入れられており、第３図はこの発明の目的
とする論理アダプタ回路ＡＢｉを示し、回路ＡＢｉは一
方では局地接続チャネルに他方では遠隔ステーションの
組に接続するチャネルに接続され、（親発明との混乱を
避けるため回路ＡＢｉは以後ＦＥＬと呼ぶ）、第４図は
各ＤＰＣで発生されるメッセージの型を示し、第５図は
この発明の目的である論理アダプタＦＥＬの受信回路の
実施例を示し、第６Ａ図と第６Ｂ図はこの発明の目的で
ある論理アダプタＦＥＬの伝達回路の実施例を示す。 １００……モジュール、１０１……アダプタ回路、１０
２・・・・・・制御回路、１０４・・・・・・メモリア
クセス回路、１１０・・・・・・モジュール、１２０…
・・・接続チャネル、２００，２０１……接続チャネル
、２０２・・・・・・局地接続チャネル、２０３，２０
４・・・・・・アダプタ回路、２０８，２０９，２１０
・・・・・・ステーション、２１７〜２２２“””ステ
ーション、３００・・・・・・アダブタ回路、３０１…
・・・管理コントローラ、３０３・・・・・・主メモリ
、３０４・・・・・・局地接続チャネル、３０６・・・
・・・論理ユニット、３０７・・・・・・局地接続チャ
ネル、３０９…・・・シフトレジス夕、３１０……力ウ
ン夕、３１１……メモリ、３１２……アドレスカウンタ
、３１３……メモリアダプタ、３１５……マイクロプロ
セッサ、５０１……増中器、５０２．５０３……ナンド
ゲート、５０４……カウンタ、５０５……デコーダ、５
０６・・・…ナンドゲート、５０７．５０８……インバ
ータ、５０９……ナンドゲート、５１０……フリツプフ
ロツプ、５１１……インバータ、５１２，５１３……ナ
ンドゲート、５１４，５１５……カウンタ、５１６……
デコーダ、５１７，５１８……インバータ、５１９……
ナンドゲート、５１８〜５２５……イソバータ、５２６
〜５２９……シフトレジスタ、５３０……ナンドゲート
、６０１，６０２……フリツブフロツプ、６０４……カ
ウンタ、６０５，６０６……インバータ、６０９〜６１
８……ナンドゲート、６２０……カウンタ、６２１，６
２２……ナンドゲート、６２７・…”カウンタ、６２８
……デコーダ、６３０……インバータ、６３１……ナン
ドゲート、６３２……インバータ、６３３〜６３６……
バツフアレジスタ、６３７，６３８……シフトレジスタ
、６４０……インバータ、６５ １・・・・・・ＰＯＬ
Ｌシーケンス、６５２・・・・・・ＩＴ７シーケンス、
６５３・…・・ＢＲＣシーケンス、６５５・・・…ＡＣ
Ｔ信号。 ＦＩＧ．ｌ ＦＩＧ．２ ｆｉＧ．４ ＦＩＧ．３ ＦＩＧ．５ ＦＩＧ．６８ Ｆ１６６ＡFIG. 1 shows the non-centrally controlled data processing device described in the parent invention, FIG. 2 shows the same non-centrally controlled data processing device but incorporating this invention, and FIG. 3 shows the object of the present invention. Logic adapter circuit ABi is shown connected on the one hand to a local connection channel and on the other hand to a channel connecting to a set of remote stations (circuit ABi is hereafter referred to as FEL to avoid confusion with the parent invention), 4 shows the types of messages generated in each DPC, FIG. 5 shows an embodiment of the receiving circuit of the logic adapter FEL which is the object of this invention, and FIGS. 6A and 6B show the types of messages generated by each DPC. An example of a transmission circuit of a certain logic adapter FEL is shown. 100...Module, 101...Adapter circuit, 10
2...Control circuit, 104...Memory access circuit, 110...Module, 120...
... Connection channel, 200, 201 ... Connection channel, 202 ... Local connection channel, 203, 20
4...adapter circuit, 208, 209, 210
...Station, 217-222""" Station, 300...Adapter circuit, 301...
... Management controller, 303 ... Main memory, 304 ... Local connection channel, 306 ...
...Logic unit, 307...Local connection channel, 309...Shift register, 310...Power counter, 311...Memory, 312...Address counter, 313...Memory adapter, 315... Microprocessor, 501... Multiplier, 502.503... NAND gate, 504... Counter, 505... Decoder, 5
06... NAND gate, 507.508... Inverter, 509... NAND gate, 510... Flip-flop, 511... Inverter, 512, 513... NAND gate, 514, 515... Counter, 516...
Decoder, 517, 518... Inverter, 519...
Nand Gate, 518-525...Isoverter, 526
~529...Shift register, 530...NAND gate, 601,602...Flipflop, 604...Counter, 605,606...Inverter, 609-61
8...Nand gate, 620...Counter, 621,6
22...Nand Gate, 627..."Counter, 628
... Decoder, 630 ... Inverter, 631 ... NAND gate, 632 ... Inverter, 633-636 ...
Buffer register, 637, 638...Shift register, 640...Inverter, 65 1...POL
L sequence, 652...IT7 sequence,
653...BRC sequence, 655...AC
T signal. FIG. l FIG. 2 fiG. 4 FIG. 3 FIG. 5 FIG. 68 F166A

Claims (1)

【特許請求の範囲】 １ ｎ個の場所Ｓｔｌ……Ｓｔｊ……Ｓｔｎからなる一
群の送信ユニツトと受信ユニツトとの間で情報を選択的
に交換するために、種々の場所Ｓｔｌ……Ｓｔｊ……Ｓ
ｔｎを相互接続する一つのチヤネルと、送信ユニツト及
び受信ユニツト間の状報の転送を制御する制御装置とを
含み、前記制御装置は前記チヤネルと前記場所Ｓｔｌ…
…Ｓｔｊ……Ｓｔｎとの間をそれぞれ接続するｎ個の場
所制御モジユールＭｏｌ……Ｍｏｊ……Ｍｏｎの群から
構成され、モジユールＭｏｌ……Ｍｏｊ……Ｍｏｎはデ
ータ処理ユニツトＰｌ……Ｐｊ……Ｐｎと、メモリＭｌ
……Ｍｊ……Ｍｎとをそれぞれ含み、メモリＭｌ……Ｍ
ｊ……Ｍｎ内にはそれぞれ場所Ｓｔｌ……Ｓｔｊ……Ｓ
ｔｎの形態に依存しかつそれぞれデータ処理ユニツトＰ
ｌ……Ｐｊ……Ｐｎによつて実行可能なプログラムＳｌ
……Ｓｊ……Ｓｎが入れられ、各モジユールのメモリ内
に含まれたデータ処理ユニツトとプログラムとは別のモ
ジユールから出る命令によつて、当該モジユールに接続
された場所のユニツトと他の場所のユニツトとの間の情
報の交換を制御して別のモジユールへの命令の伝達を可
能とし、それによつてこの別のモジユールに接続された
場所のユニツトと、他の場所のユニツトとの間の情報の
交換を制御し、ｎ個の場所Ｓｔｌ……Ｓｔｊ……Ｓｔｎ
の群内の送信ユニツトと受信ユニツトの間の情報の選択
的交換がモジユールＭｏｌ……Ｍｏｊ……Ｍｏｎの群に
よる相続く情報交換制御によつて遂行されるようにした
情報を選択的に交換する装置において、近接したステー
シヨンの群の別々の群はそれらの群を接続する接続チヤ
ネルを通じて通信し、一つの近接ステーシヨン群内の各
ステーシヨンは一方では同じ群内の全近接ステーシヨン
を接続する局地接続チヤネルを通じて同じ群内の他のス
テーシヨンと通信することができ、他方ではこれらの近
接ステーシヨン群を接続する接続チヤネルと、一つの近
接ステーシヨン群内の各ステーシヨンを接続し通信する
各ステーシヨンと関連する局地接続チヤネルとを通じて
前記の第１の近接ステーシヨン群とは離れた他の近接ス
テーシヨン群内の他のステーシヨンと通信することがで
き、近接ステーシヨン群の各群を接続するチヤネルと、
一つの近接ステーシヨン群と関連した局地接続チヤネル
との間のアダプタインタフエースは、前記各群を接続す
る本来の接続チヤネルと局地接続チヤネルとに沿うて行
なわれる情報の交換のすべてに対して責任を有する１つ
の論理アダプタユニツトの形であり、一方では局地接続
チヤネルに、他方では本来の接続チヤネルまたは局地接
続チヤネルに沿うてメツセージを送信し受信する回路に
接続された論理制御ユニツトを含み、論理アダプタユニ
ツトは近接ステーシヨン群の各群を接続するチヤネルか
ら来るメツセージを受ける回路を含み、前記回路は接続
チヤネル上のメツセージの存在を検知する第１装置と、
第１装置に接続されメツセージの頭部におけるフラツグ
を検知し、フラツグが正しいときは回路の入力を有効化
し、近接ステーシヨン群の各群を接続するチヤネルに沿
うて到着するメツセージを受入れ、メツセージを局地接
続チヤネルに再伝達する第２装置と、前記第１装置に接
続され、メツセージを受入れる回路を無効化するメツセ
ージフラツグの終りの存在を検知する第３装置とから構
成され、論理アダプタユニツトはさらに近接ステーシヨ
ン群の各群を接続するチヤネルに沿うてメツセージを伝
達する回路を含み、前記回路は局地接続チヤネルを通じ
て各管理コントローラと関連された各マイクロプロセツ
サと接続され、マイクロプロセツサから出された信号を
受け、近接ステーシヨン群の各群を接続するチヤネルに
沿うてメツセージの開始に対するフラツグを伝達する第
１装置と、前記第１装置に接続され、局地接続チヤネル
に沿うて文字依頼信号を伝達する第２装置と、前記第１
装置に接続され局地接続チヤネルに沿うて管理コントロ
ーラによつて伝達されるメツセージを受け、それらメツ
セージを近接ステーシヨン群の各群を接続するチヤネル
に沿うて再伝達する第３装置と、前記第１装置と第３装
置に接続されメツセージフラツグの終りを発生する第４
装置の群を備えたことを特徴とする情報を選択的に交換
する装置。 ２ 各ステーシヨンは局地接続チヤネルからメツセージ
受信装置を有するコントローラを通じて局地接続チヤネ
ルに接続され、前記メツセージ受信装置はマイクロプロ
セツサに接続され、マイクロプロセツサは関連する読取
専用メモリに記録されたマイクロプログラムの制御下に
受信したメツセージを■訳し、近接各ステーシヨン群間
の対話を局地接続チヤネル及び本来の接続チヤネルを通
じて行なう特許請求の範囲第１項記載の情報を選択的に
交換する装置。Claims: 1. In order to selectively exchange information between transmitting and receiving units of a group of n locations Stl...Stj...Stn, various locations Stl...Stj... S
Stl...
It is composed of a group of n location control modules Mol...Moj...Mon which are respectively connected to ...Stj...Stn, and the modules Mol...Moj...Mon are data processing units Pl...Pj...Pn. and memory Ml
...Mj...Mn, respectively, and the memory Ml...M
j...Mn each has a location Stl...Stj...S
Depending on the form of tn and each data processing unit P
Program Sl executable by l...Pj...Pn
...Sj...Sn is stored, and the data processing unit and program included in the memory of each module are used. By instructions issued from a module other than the program, the unit at a location connected to the module concerned and the unit at another location are transferred. Controls the exchange of information between a unit and enables the transmission of commands to another module, thereby transmitting information between a unit at a location connected to this other module and a unit at another location. control the exchange of n locations Stl...Stj...Stn
selectively exchanging information such that the selective exchange of information between the transmitting unit and the receiving unit within the group is carried out by successive information exchange control by the group of modules Mol...Moj...Mon. In the apparatus, separate groups of groups of proximate stations communicate through connection channels connecting the groups, and each station within one proximal station group in turn has a local connection connecting all proximate stations within the same group. A station associated with each station that can communicate with other stations in the same group through a channel, and on the other hand a connection channel that connects these neighboring stations and a station associated with each station that connects and communicates with each station in one neighboring station group. a channel connecting each of the groups of proximal stations, capable of communicating with other stations in other groups of proximal stations apart from said first group of proximal stations through a ground-connecting channel;
The adapter interface between a group of proximal stations and the associated local connection channel is responsible for all the exchange of information that takes place along the original connection channel and the local connection channel connecting each of said groups. in the form of a logical adapter unit with responsibility for a logical control unit connected on the one hand to the local connection channel and on the other hand to the circuits for transmitting and receiving messages along the original connection channel or the local connection channel. a logic adapter unit including circuitry for receiving a message coming from a channel connecting each group of proximate stations, the circuitry detecting the presence of a message on the connecting channel;
The first device is connected to a first device that detects a flag at the head of a message and, when the flag is correct, enables an input to a circuit that accepts a message arriving along a channel connecting each group of proximate stations and localizes the message. a logic adapter unit comprising a second device for retransmitting to the ground connection channel and a third device connected to said first device for detecting the presence of an end of message flag for disabling circuitry for accepting messages; It further includes circuitry for transmitting messages along the channels connecting each group of proximate stations, said circuitry being connected to and outputting messages from each microprocessor associated with each management controller through a local connection channel. a first device that receives the signal and transmits a flag for the start of a message along a channel connecting each group of proximate stations; a second device for transmitting
a third device connected to the device for receiving messages transmitted by the management controller along local connection channels and retransmitting the messages along channels connecting each group of proximate stations; a fourth device connected to the device and the third device and generating an end of message flag;
A device for selectively exchanging information, characterized in that it comprises a group of devices. 2. Each station is connected from the local connection channel to the local connection channel through a controller having a message receiving device, said message receiving device being connected to a microprocessor, the microprocessor having a microprocessor stored in an associated read-only memory. 2. An apparatus for selectively exchanging information as claimed in claim 1, which interprets received messages under the control of a program and allows interaction between neighboring stations to occur through local connection channels and original connection channels.