JPS6015964A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6015964A JPS6015964A JP58123231A JP12323183A JPS6015964A JP S6015964 A JPS6015964 A JP S6015964A JP 58123231 A JP58123231 A JP 58123231A JP 12323183 A JP12323183 A JP 12323183A JP S6015964 A JPS6015964 A JP S6015964A
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- layer
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体記憶装置に係り、特に1μm以下のゲー
ト長を有する超微細絶縁ゲート型屯界効果トランジスタ
と容量で構成される半導体記憶装置の尚耐圧、高速化に
好適なメモリセル構造に関する。
ト長を有する超微細絶縁ゲート型屯界効果トランジスタ
と容量で構成される半導体記憶装置の尚耐圧、高速化に
好適なメモリセル構造に関する。
半導体記憶装置(以降メモリと称する)の高集積化に伴
い、メモリの単位ビットを構成する容量および絶縁ゲー
ト型峨界効果トランジスタ(以降単にトランジスタと称
する。)の微細化が要求されている。第1図乃至第2図
は従来構造に基づく、メモリの単位ビットを示す平面図
と断面図であり一つの容量と一つのトランジスタで構成
されている。第2図において1は半導体基板、2はフィ
ルド酸化膜、3および4は半導体基板1と反対導電型で
かつ高不純物濃度分布を有するソースおよびドレイン拡
散領域である。5はゲートm化膜、6は容量を構成する
電極であシ通常VDDなる1諒電圧が印加され上記電極
6直下の半導体基板1表面に反転層7を形成する。8は
上記容量への電荷の充放電を制御するトランジスタのゲ
ートト極であシ、メモリのワード線に対応する。9は保
護絶縁膜、10はワード線と直交し、トランジスタのド
レイン4と接続する金属ビット線である。
い、メモリの単位ビットを構成する容量および絶縁ゲー
ト型峨界効果トランジスタ(以降単にトランジスタと称
する。)の微細化が要求されている。第1図乃至第2図
は従来構造に基づく、メモリの単位ビットを示す平面図
と断面図であり一つの容量と一つのトランジスタで構成
されている。第2図において1は半導体基板、2はフィ
ルド酸化膜、3および4は半導体基板1と反対導電型で
かつ高不純物濃度分布を有するソースおよびドレイン拡
散領域である。5はゲートm化膜、6は容量を構成する
電極であシ通常VDDなる1諒電圧が印加され上記電極
6直下の半導体基板1表面に反転層7を形成する。8は
上記容量への電荷の充放電を制御するトランジスタのゲ
ートト極であシ、メモリのワード線に対応する。9は保
護絶縁膜、10はワード線と直交し、トランジスタのド
レイン4と接続する金属ビット線である。
第1図乃至第2図で示される従来構造メモリにおいて、
集積度を向上させる為にはトランジスタのゲート8も微
細化する必要があるが、ゲート長の短小化、すなわち実
効チャネル長の短小化によりパンチスルー耐圧が極端に
低下し、5Vなる通常電源では動作不能となる欠点を有
している。上記の欠点は実効チャネル長が0.4μm以
下において顕著となる。
集積度を向上させる為にはトランジスタのゲート8も微
細化する必要があるが、ゲート長の短小化、すなわち実
効チャネル長の短小化によりパンチスルー耐圧が極端に
低下し、5Vなる通常電源では動作不能となる欠点を有
している。上記の欠点は実効チャネル長が0.4μm以
下において顕著となる。
パンチスルー耐圧の向上は基板不純物濃度を増すことに
より達成できるがそれより逆に雪崩降服耐圧が低下し、
ソース・ドレイン間耐圧の向上は難しい。
より達成できるがそれより逆に雪崩降服耐圧が低下し、
ソース・ドレイン間耐圧の向上は難しい。
さらに基板不純物濃度の増大は不純物散乱に基づく移動
度の低下をもたらす欠点も有しており、トランジスタの
微細化に基づく高速動作を阻害する。
度の低下をもたらす欠点も有しており、トランジスタの
微細化に基づく高速動作を阻害する。
上記した各欠点を解消するため構成トランジスタの微細
化と共に電源電圧を5■から3■に低下させる試みも提
案されている。しかしながら上記の低電圧化は容量への
蓄積電荷量の低下をもたらし、信号・雑音比を悪化させ
る欠点を生ずる。さらに動作電圧の低下は動作速度の低
下をもたらすことは言うまでもない。
化と共に電源電圧を5■から3■に低下させる試みも提
案されている。しかしながら上記の低電圧化は容量への
蓄積電荷量の低下をもたらし、信号・雑音比を悪化させ
る欠点を生ずる。さらに動作電圧の低下は動作速度の低
下をもたらすことは言うまでもない。
微細化に伴う従来構造メモリの本質的な欠点は構成トラ
ンジスタの信頼性が確保できなくなることである。すな
わち、従来構造の微細トランジスタにおいてはドレイン
近傍に高電界が印加され、上記電界によシ加速された電
子、または正孔がゲート絶縁膜中へ注入される。いわゆ
るホットキャリア現象が生ずることである。上記現象の
発生により閾電圧値の変動、伝達コンダクタンスの低下
も同時に発生する。
ンジスタの信頼性が確保できなくなることである。すな
わち、従来構造の微細トランジスタにおいてはドレイン
近傍に高電界が印加され、上記電界によシ加速された電
子、または正孔がゲート絶縁膜中へ注入される。いわゆ
るホットキャリア現象が生ずることである。上記現象の
発生により閾電圧値の変動、伝達コンダクタンスの低下
も同時に発生する。
微細化に伴う従来構造メモリの他の欠点は構成トランジ
スタの微細化において、ゲート酸化膜5も単純に薄膜化
されることに基づく。すなわち、ゲート酸化膜5の薄膜
化はゲート8とノース3、およびドレイン4間の入出力
容量を単調に増大させ動作速度の低下を伴う欠点を有し
ている。
スタの微細化において、ゲート酸化膜5も単純に薄膜化
されることに基づく。すなわち、ゲート酸化膜5の薄膜
化はゲート8とノース3、およびドレイン4間の入出力
容量を単調に増大させ動作速度の低下を伴う欠点を有し
ている。
本発明の目的は上述した従来技術の欠点を解消し、構成
トランジスタのソース・ドレイン間耐圧が通常電源電圧
に比べて十分に尚く、ホットキャリア注入現象が無視さ
れる信頼性の高いメモリを提供することにある。本発明
の他の目的は入出力容量の増加をまねくことなく、高速
動作可能なメモリを提供することにある。
トランジスタのソース・ドレイン間耐圧が通常電源電圧
に比べて十分に尚く、ホットキャリア注入現象が無視さ
れる信頼性の高いメモリを提供することにある。本発明
の他の目的は入出力容量の増加をまねくことなく、高速
動作可能なメモリを提供することにある。
本発明は0.5μm以下のゲート長を有する超微細トラ
ンジスタの高耐圧化、及び制速化がドレイン拡散層の低
不純物濃度化と上記低不純物濃度領域上のシリサイド層
の採用により可能となる事を見出した事に基づく。すな
わちドレイン拡散層の低濃度化はドレイン電界による空
乏層をドレイン拡散層内にも伸ばし得る為パンチスルー
耐圧の向上が実現できる。上記の高耐圧化においては半
導体基板不純物濃度を増大する必要がなく、したがって
不純物散乱に基づく移動度の低下が防止でき、高速動ど
「が可能となる。上記したシリサイド層の役割は配線金
属とドレイ/拡散層間のオーミック接触の確保、および
ドレイン拡散層抵抗の低減化である。低不純物濃度拡散
領域とシリサイド層間のオーミック接触に関してはシリ
サイド層形成前における低不純物濃度領域の表面濃度が
1018Crn′I以上であれば良好なオーミック接触
が確保できる事実に基づいている。上記の事実は本発明
者の一人がジャーナルオブアプライドフイジックス(J
ournal of applied physics
)誌53巻5号3690ページ(1982年)において
報告した現象、すなわち、シリサイド層形成時にシリサ
イド層直下の拡散層表面部分において約10nm厚さで
不純物析出層が形成され、表面不純物濃度が約1桁上昇
する現象に基づいている。
ンジスタの高耐圧化、及び制速化がドレイン拡散層の低
不純物濃度化と上記低不純物濃度領域上のシリサイド層
の採用により可能となる事を見出した事に基づく。すな
わちドレイン拡散層の低濃度化はドレイン電界による空
乏層をドレイン拡散層内にも伸ばし得る為パンチスルー
耐圧の向上が実現できる。上記の高耐圧化においては半
導体基板不純物濃度を増大する必要がなく、したがって
不純物散乱に基づく移動度の低下が防止でき、高速動ど
「が可能となる。上記したシリサイド層の役割は配線金
属とドレイ/拡散層間のオーミック接触の確保、および
ドレイン拡散層抵抗の低減化である。低不純物濃度拡散
領域とシリサイド層間のオーミック接触に関してはシリ
サイド層形成前における低不純物濃度領域の表面濃度が
1018Crn′I以上であれば良好なオーミック接触
が確保できる事実に基づいている。上記の事実は本発明
者の一人がジャーナルオブアプライドフイジックス(J
ournal of applied physics
)誌53巻5号3690ページ(1982年)において
報告した現象、すなわち、シリサイド層形成時にシリサ
イド層直下の拡散層表面部分において約10nm厚さで
不純物析出層が形成され、表面不純物濃度が約1桁上昇
する現象に基づいている。
低濃度不純物拡散層とシリサイド層の組合せにより従来
技術におけるドレイン高濃度不純物拡散層を置換える構
成によ90.5μm以下のチヤネル長を有する超微細ト
ランジスタのソース・ドレイン間耐圧、及び耐ホツトキ
ャリア特性を格段に向上させることができる。上記の高
耐圧化は基板率 、細物濃度によらず実現できるもので
ある。したがって閾電圧値の上昇、及び伝達コンダクタ
ンスの低下をもたらすことなくトランジスタの微細化に
基づく高速動作化が可能になる。
技術におけるドレイン高濃度不純物拡散層を置換える構
成によ90.5μm以下のチヤネル長を有する超微細ト
ランジスタのソース・ドレイン間耐圧、及び耐ホツトキ
ャリア特性を格段に向上させることができる。上記の高
耐圧化は基板率 、細物濃度によらず実現できるもので
ある。したがって閾電圧値の上昇、及び伝達コンダクタ
ンスの低下をもたらすことなくトランジスタの微細化に
基づく高速動作化が可能になる。
上記構成のトランジスタのメモリへの適用において、容
量に直結されるトランジスタのソース拡散層は上記耐圧
向上にほとんど寄与しない。したがってソース領域には
容量増大の観点から高不純物濃度基板と高不純物濃度拡
散層によるP”N+接合が構成されることが望ましい。
量に直結されるトランジスタのソース拡散層は上記耐圧
向上にほとんど寄与しない。したがってソース領域には
容量増大の観点から高不純物濃度基板と高不純物濃度拡
散層によるP”N+接合が構成されることが望ましい。
すなわち0.5μm以下のゲート長を有するトランジス
タで構成されるメモリにおいては高耐圧・高速、及び大
容量化の観点から上記トランジスタのソース及びドレイ
ン拡散層の不純物分布を上述のごとく異なるように構成
する事が望ましい。さらにトランジスタの高伝達コンダ
クタンス化の観点からソース側のゲート側壁絶縁膜直下
における半導体基板表面も高濃度不純物拡散層で構成さ
れている事が望ましい。
タで構成されるメモリにおいては高耐圧・高速、及び大
容量化の観点から上記トランジスタのソース及びドレイ
ン拡散層の不純物分布を上述のごとく異なるように構成
する事が望ましい。さらにトランジスタの高伝達コンダ
クタンス化の観点からソース側のゲート側壁絶縁膜直下
における半導体基板表面も高濃度不純物拡散層で構成さ
れている事が望ましい。
以下、本発明を実施例によってさらに詳細に説明する。
説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を費する。
示されているので注意を費する。
実施例1
第3図乃至第8図は本発明による半導体記憶装置の一実
施例を示した図で、1はP導電型比抵抗1Ω−画のシリ
コン基板である。シリコン基板1表面に従来の素子分離
技術を利用して0.8μmの厚いフィルド酸化膜2を選
択的に形成した後、フィルド酸化膜2の選択形成に用い
たシリコン酸化膜11およびシリコン窒化膜12の所望
の領域を選択的に除去したリコン基板1表面を露出させ
る。
施例を示した図で、1はP導電型比抵抗1Ω−画のシリ
コン基板である。シリコン基板1表面に従来の素子分離
技術を利用して0.8μmの厚いフィルド酸化膜2を選
択的に形成した後、フィルド酸化膜2の選択形成に用い
たシリコン酸化膜11およびシリコン窒化膜12の所望
の領域を選択的に除去したリコン基板1表面を露出させ
る。
しかる後20nm厚のシリコン酸化膜を上記シリコン基
板1の露出部に再形成し、イオン打込み法によシl X
1016cm−2なる砒素(AS)イオンをシリコン
基板1表面で最大濃度になる様に注入した。上記注入イ
オンの活性化熱処理の後、硼素(B)イオンを表面不純
物濃度が1018cm−3となる条件でイオン注入し、
再びその活性化熱処理を施し各々N+拡散層13および
P+拡散層14を形成しシリコン基板1の所望の領域に
P+ ・N+接合を形成した。しかる後、イオン打込み
のマスクとして用いたシリコン酸化膜11およびシリコ
ン窒化膜12を全面的に除去した。次に20nmなる膜
厚を有する清浄なゲート酸化膜5をシリコン基板1上に
形成し、続いて300nmなる膜厚を有するシリコン薄
膜6を化学気相反応により堆積した。上記シリコン薄膜
にpoc13を拡散源とする通常の?A (P )拡散
を施し十分に低抵抗化してからメモリの容量構成パター
ンに従い第1ゲート電極6を写真蝕刻によシ形成した。
板1の露出部に再形成し、イオン打込み法によシl X
1016cm−2なる砒素(AS)イオンをシリコン
基板1表面で最大濃度になる様に注入した。上記注入イ
オンの活性化熱処理の後、硼素(B)イオンを表面不純
物濃度が1018cm−3となる条件でイオン注入し、
再びその活性化熱処理を施し各々N+拡散層13および
P+拡散層14を形成しシリコン基板1の所望の領域に
P+ ・N+接合を形成した。しかる後、イオン打込み
のマスクとして用いたシリコン酸化膜11およびシリコ
ン窒化膜12を全面的に除去した。次に20nmなる膜
厚を有する清浄なゲート酸化膜5をシリコン基板1上に
形成し、続いて300nmなる膜厚を有するシリコン薄
膜6を化学気相反応により堆積した。上記シリコン薄膜
にpoc13を拡散源とする通常の?A (P )拡散
を施し十分に低抵抗化してからメモリの容量構成パター
ンに従い第1ゲート電極6を写真蝕刻によシ形成した。
次に700Cの低温湿式熱酸化により第1ゲート電極6
上、およびシリコン基板内のN+拡散層13上に0.2
5μm厚のシリコン酸化膜15を形成した。上記低温湿
式熱酸化においてN+拡散が施されていないシリコン基
板面上では増速酸化が行なわれず50nm厚の酸化膜し
か形成されなかった。上記酸化工程の後、5Qnmの酸
化膜を全面的に除去すると約0.2μm厚のシリコン酸
化膜15が第1ゲート電極6およびN″″拡散層13の
露出部分に自己整合的に残置された。しかる後、再び2
0nm厚のゲート酸化膜をシリコン基板1の露出部分に
形成し、第2層目のシリコン薄膜を化学気相反応によシ
堆積した。上記第2のシリコン薄膜に隣拡散を施し、十
分に低抵抗化した後、表面に形成された硅碕酸ガラスを
除去した後、第2のシリコン薄膜表面を熱酸化し、約0
.3μmのシリコン酸化膜を形成した。しかる後、ワー
ド緋パターンに従って上記のシリコン薄膜、およびシリ
コン酸化膜を同時に写真蝕刻し制御ゲート電極8および
電極保護膜16を形成した。次にテトラエトキシシラン
(S i (OC2H5)4)を用いた化学気相反応に
より0.3μmなる膜厚を有するノリコン酸化膜17を
全面に堆積させた。上記の堆積膜17を反応性スパッタ
エツチングによりシリコン基板1表面と当直方向にエツ
チングを実施し、平坦部に堆積されたシリコン酸化膜を
除去すると第6図に示すごとく制御ゲート電極8側壁や
フィルド酸化膜2端部等急峻な側壁部にのみシリコン酸
化膜17が残置された。この状態で酸化膜5を介して砒
素イオンを加速エネルギ7(lKeVの条件でイオン打
込みによシリコン基板表面に注入した。」二記条件はシ
リコン基板表面で最大不純物濃度となる条件である。注
入砒素イオン量は表面不純・物儂度がIX 1017乃
至1020cnr−3の範囲で種々の値を取るような多
数の条件で行った。上記イオン打込みの後、注入イオン
の活性化熱処理を施しドレイン低濃度拡散層18を形成
したが各表面不純物濃度に応じて熱処理時間を設定し、
最終的なドレイン拡散層の接合深さが0.25μmとな
る様にした。次にドレイン低濃度拡散層18表面に残置
されているゲート酸化膜5を除去し、3Qnm厚の白金
(Pi)を全面にスパッタ法により蒸着した。次に45
0Cの熱処理を施し、ドレイン拡散層18表面に白金7
リサイド(PtSi)層19を形成した。
上、およびシリコン基板内のN+拡散層13上に0.2
5μm厚のシリコン酸化膜15を形成した。上記低温湿
式熱酸化においてN+拡散が施されていないシリコン基
板面上では増速酸化が行なわれず50nm厚の酸化膜し
か形成されなかった。上記酸化工程の後、5Qnmの酸
化膜を全面的に除去すると約0.2μm厚のシリコン酸
化膜15が第1ゲート電極6およびN″″拡散層13の
露出部分に自己整合的に残置された。しかる後、再び2
0nm厚のゲート酸化膜をシリコン基板1の露出部分に
形成し、第2層目のシリコン薄膜を化学気相反応によシ
堆積した。上記第2のシリコン薄膜に隣拡散を施し、十
分に低抵抗化した後、表面に形成された硅碕酸ガラスを
除去した後、第2のシリコン薄膜表面を熱酸化し、約0
.3μmのシリコン酸化膜を形成した。しかる後、ワー
ド緋パターンに従って上記のシリコン薄膜、およびシリ
コン酸化膜を同時に写真蝕刻し制御ゲート電極8および
電極保護膜16を形成した。次にテトラエトキシシラン
(S i (OC2H5)4)を用いた化学気相反応に
より0.3μmなる膜厚を有するノリコン酸化膜17を
全面に堆積させた。上記の堆積膜17を反応性スパッタ
エツチングによりシリコン基板1表面と当直方向にエツ
チングを実施し、平坦部に堆積されたシリコン酸化膜を
除去すると第6図に示すごとく制御ゲート電極8側壁や
フィルド酸化膜2端部等急峻な側壁部にのみシリコン酸
化膜17が残置された。この状態で酸化膜5を介して砒
素イオンを加速エネルギ7(lKeVの条件でイオン打
込みによシリコン基板表面に注入した。」二記条件はシ
リコン基板表面で最大不純物濃度となる条件である。注
入砒素イオン量は表面不純・物儂度がIX 1017乃
至1020cnr−3の範囲で種々の値を取るような多
数の条件で行った。上記イオン打込みの後、注入イオン
の活性化熱処理を施しドレイン低濃度拡散層18を形成
したが各表面不純物濃度に応じて熱処理時間を設定し、
最終的なドレイン拡散層の接合深さが0.25μmとな
る様にした。次にドレイン低濃度拡散層18表面に残置
されているゲート酸化膜5を除去し、3Qnm厚の白金
(Pi)を全面にスパッタ法により蒸着した。次に45
0Cの熱処理を施し、ドレイン拡散層18表面に白金7
リサイド(PtSi)層19を形成した。
上記の熱処理において白金はシリコン酸化膜とは反応せ
ずシリサイド層は形成されない。したがって上記熱処理
工程の後、王水で残置された白金を除去するとl) t
s r +曽19は、王水でエツチングされないため
ドレイン低濃度拡散層18上に自己整合的にptsi層
19が残置される。ここにおいて、ptSi層直下には
ptsi層形成前の表面不純物濃度よシも約1桁高い不
純物濃度を有する約10μm厚の析出層がptSi層1
9層目9整合的に形成される。次に六沸化タングステン
(WFa)を用いた化学気相反応により400Cの条件
でタングステン(W)20を50nm厚さ堆積させた。
ずシリサイド層は形成されない。したがって上記熱処理
工程の後、王水で残置された白金を除去するとl) t
s r +曽19は、王水でエツチングされないため
ドレイン低濃度拡散層18上に自己整合的にptsi層
19が残置される。ここにおいて、ptSi層直下には
ptsi層形成前の表面不純物濃度よシも約1桁高い不
純物濃度を有する約10μm厚の析出層がptSi層1
9層目9整合的に形成される。次に六沸化タングステン
(WFa)を用いた化学気相反応により400Cの条件
でタングステン(W)20を50nm厚さ堆積させた。
上記の化学気相反応において水素1517mm、六フッ
化タングステン30 c c /min、堆積圧力40
Pa、堆積速度15nm/−の条件ではWはシリコン又
はシリサイド上にしか堆積されない。したがってW膜は
pt3i層19上に自己整合的に堆積される。上記W膜
はシリサイドと配線金属との反応を防止するだめのもの
である。しかる後アルミニウム(At)10による配線
用電極を所望の回路方式に従って形成し、メモリを製造
した。
化タングステン30 c c /min、堆積圧力40
Pa、堆積速度15nm/−の条件ではWはシリコン又
はシリサイド上にしか堆積されない。したがってW膜は
pt3i層19上に自己整合的に堆積される。上記W膜
はシリサイドと配線金属との反応を防止するだめのもの
である。しかる後アルミニウム(At)10による配線
用電極を所望の回路方式に従って形成し、メモリを製造
した。
上記製造工程により制御トランジスタの実効チャネル長
が0.4μmおよび0.3μmで構成された各メモリを
製造し、従来構造メモリとの特性を比較した。上記特性
比較に先たって実効チャネル長が各々0.4μIn、お
よび0.3μInなる従来構造単体トランジスタのゲー
ト零電位におけるソース・ドレイン間耐圧を測定したと
ころ各々5V、および3■であった。実際、0.3μm
万る実効チャネル長を有するメモリにおいては電源電圧
を3■以上に上昇させると破壊してしまい、0.4μm
なる実効チャネル長を有するメモリにおいても電源電圧
の変動により5v電源では破壊してしまった。
が0.4μmおよび0.3μmで構成された各メモリを
製造し、従来構造メモリとの特性を比較した。上記特性
比較に先たって実効チャネル長が各々0.4μIn、お
よび0.3μInなる従来構造単体トランジスタのゲー
ト零電位におけるソース・ドレイン間耐圧を測定したと
ころ各々5V、および3■であった。実際、0.3μm
万る実効チャネル長を有するメモリにおいては電源電圧
を3■以上に上昇させると破壊してしまい、0.4μm
なる実効チャネル長を有するメモリにおいても電源電圧
の変動により5v電源では破壊してしまった。
本実施例に基づくメモリにおいて、ドレイン低濃度拡散
層の表面不純物濃度をl−018crn−3乃至5×1
0”cm−3に設定した実効チャネル長0.4μmのメ
モリでは5■電源電圧で完全に動作し、かつホットキャ
リア注入現象に基づく閾電圧値の変動や伝達コンダクタ
ンスの低下等は観測されなかった。
層の表面不純物濃度をl−018crn−3乃至5×1
0”cm−3に設定した実効チャネル長0.4μmのメ
モリでは5■電源電圧で完全に動作し、かつホットキャ
リア注入現象に基づく閾電圧値の変動や伝達コンダクタ
ンスの低下等は観測されなかった。
上記メモリにおけるトランジスタについてゲート零電位
におけるソース・ドレイン間耐圧を測定したところ、ド
レイン低濃度拡散層18の表面不純物濃度が3 X 1
018cm−3のものが一番高く約9.5■であった。
におけるソース・ドレイン間耐圧を測定したところ、ド
レイン低濃度拡散層18の表面不純物濃度が3 X 1
018cm−3のものが一番高く約9.5■であった。
表面不純物濃度がI X 1”O18,I XlO19
および5 X 1019Cn1−3の各トランジスタに
おいては各々6.5,7.5および6.2■であった。
および5 X 1019Cn1−3の各トランジスタに
おいては各々6.5,7.5および6.2■であった。
実効チャネル長0.3μmのトランジスタで構成された
本実施例に基づくメモリにおいて、そのトランジスタの
ゲー ト零電位におけるソース・ドレイン間耐圧を測定
したところ、ドレイン拡散層18の表面不純物濃度がI
X 10 ”cm−3で最高値、6.2■を示し、3
X1018.lXlO19および5 X 1019on
−3の各表面不純物濃度のものは谷々、4.8,4.0
および3,5■なる値となった。ドレイン拡散層18の
表面不純濃度がI X 1018cm−3で構成された
上記メモリにおいてはトランジスタの実効チャネル長が
0.3μmと極めて短いにもかかわらす5v電源で動作
する事ができだ。本実施例に基づくメモリにおいて、ド
レイン拡散層]8の表面不純物濃度が10 ” cm−
3未満で構成されるトランジスタはシリサイド層19と
ドレイン拡散層18間で良好なオーミック特性が得るこ
とができず上記メモリは動作できなかった。
本実施例に基づくメモリにおいて、そのトランジスタの
ゲー ト零電位におけるソース・ドレイン間耐圧を測定
したところ、ドレイン拡散層18の表面不純物濃度がI
X 10 ”cm−3で最高値、6.2■を示し、3
X1018.lXlO19および5 X 1019on
−3の各表面不純物濃度のものは谷々、4.8,4.0
および3,5■なる値となった。ドレイン拡散層18の
表面不純濃度がI X 1018cm−3で構成された
上記メモリにおいてはトランジスタの実効チャネル長が
0.3μmと極めて短いにもかかわらす5v電源で動作
する事ができだ。本実施例に基づくメモリにおいて、ド
レイン拡散層]8の表面不純物濃度が10 ” cm−
3未満で構成されるトランジスタはシリサイド層19と
ドレイン拡散層18間で良好なオーミック特性が得るこ
とができず上記メモリは動作できなかった。
本実施例に基づくメモリセルの動作速度特性も評価した
。トランジスタの実効チャネル長が0.4μm、ドレイ
ン拡散層18の表面不純物濃度が1018on−”のも
のの伝達コンダクタンスは1×10 ”cm−3の不純
物濃度を有するシリコン基板1を用いて製造される従来
構造トランジスタの伝達コンダクタンスの約1.3倍と
なり高速動作が確認された。さらに本実施例におけるメ
モリトランジスタのソース拡散層13をドレイン拡散層
18と同一不純物分布となる様に構成して試作したトラ
ンジスタの伝達コンダクタンスも測定したが本実施例に
基つくメモリのトランジスタにおける伝達コンダクタン
スより1.5割程度小さくなってしまった。上記結果よ
りメモリの制御トランジスタにおけるソース・ドレイン
拡散層の不純物分布は同一に構成せず、ドレイン拡散層
18に関しては耐圧向上の観点か5 X 1018cm
−3以上1020cm −”未満の低不純物表面濃度に
、ソース拡散層13については高速動作、すなわち伝達
コンダクタンスの向上の観点から高不純物表面濃度分布
で構成する本実施例に基づく構成が望ましいことがわか
った。
。トランジスタの実効チャネル長が0.4μm、ドレイ
ン拡散層18の表面不純物濃度が1018on−”のも
のの伝達コンダクタンスは1×10 ”cm−3の不純
物濃度を有するシリコン基板1を用いて製造される従来
構造トランジスタの伝達コンダクタンスの約1.3倍と
なり高速動作が確認された。さらに本実施例におけるメ
モリトランジスタのソース拡散層13をドレイン拡散層
18と同一不純物分布となる様に構成して試作したトラ
ンジスタの伝達コンダクタンスも測定したが本実施例に
基つくメモリのトランジスタにおける伝達コンダクタン
スより1.5割程度小さくなってしまった。上記結果よ
りメモリの制御トランジスタにおけるソース・ドレイン
拡散層の不純物分布は同一に構成せず、ドレイン拡散層
18に関しては耐圧向上の観点か5 X 1018cm
−3以上1020cm −”未満の低不純物表面濃度に
、ソース拡散層13については高速動作、すなわち伝達
コンダクタンスの向上の観点から高不純物表面濃度分布
で構成する本実施例に基づく構成が望ましいことがわか
った。
実施例2
第9図乃至第10図は本発明の他の実施例を示した図で
ある。前記第1の実施例において、側壁酸化膜17を選
択的に残置した後、低不純vIa度ドレイン拡散層】8
を形成すべき領域のグー11化膜5を除去する。しかる
後、ジクロルソラン(SiI(2Ct2)と塩酸(HO
2)の化学気相反応を775Cの温度でおこない、0.
3μmなる厚さの多結晶質、又は非晶質のシリコン薄膜
21をシリコン基板1の表面が露出された領域上に選択
的に堆積させた。上記シリコン堆積膜の形成条件はジク
ロ7tzシラン200 c c 7mm、塩酸5 Q
c c 7mm水素75 t/mmの条件であり、堆積
速度は10nm/分である。上記条件におけるシリコン
薄膜の堆積においては側壁酸化膜17との境界部におい
てもいわゆるファセットと称される凹凸が発生し彦い平
坦な形状を得ることができた。上記の堆積工程の後砒素
イオンを注入した。上1己のイオン注入条件は前記第1
の実施例におけるドレイン拡散層18形成の条件と同一
である。しかる後、1100i1:?、30秒の条件に
よる短時間熱処理を実施し、注入イオンの活性化により
低不純物濃歴ドレイン拡散層18を形成した。多結晶質
、又は非晶質で構成されるシリコン堆積膜21内におけ
る不純物の拡散係数は単結晶シリコン内における拡散係
数に比べてJO乃至20倍も太きい。したがって上記の
短時間熱処理によりシリコン堆積膜21内における不純
物分布はほぼ均一濃度分布となりシリコン基板1内にお
けるドレイン拡散層18はシリコン基板1表面から約2
0μmの深さまでしか形成されない。なお上記短時間熱
処理によってはすでに形成されているソース拡散層13
等の濃度分布はほとんど影響をうけない。上記単時間熱
処理の後、白金のスパッタ蒸着を行い以降前記第1の実
施例に基づいてメモリを製造した。
ある。前記第1の実施例において、側壁酸化膜17を選
択的に残置した後、低不純vIa度ドレイン拡散層】8
を形成すべき領域のグー11化膜5を除去する。しかる
後、ジクロルソラン(SiI(2Ct2)と塩酸(HO
2)の化学気相反応を775Cの温度でおこない、0.
3μmなる厚さの多結晶質、又は非晶質のシリコン薄膜
21をシリコン基板1の表面が露出された領域上に選択
的に堆積させた。上記シリコン堆積膜の形成条件はジク
ロ7tzシラン200 c c 7mm、塩酸5 Q
c c 7mm水素75 t/mmの条件であり、堆積
速度は10nm/分である。上記条件におけるシリコン
薄膜の堆積においては側壁酸化膜17との境界部におい
てもいわゆるファセットと称される凹凸が発生し彦い平
坦な形状を得ることができた。上記の堆積工程の後砒素
イオンを注入した。上1己のイオン注入条件は前記第1
の実施例におけるドレイン拡散層18形成の条件と同一
である。しかる後、1100i1:?、30秒の条件に
よる短時間熱処理を実施し、注入イオンの活性化により
低不純物濃歴ドレイン拡散層18を形成した。多結晶質
、又は非晶質で構成されるシリコン堆積膜21内におけ
る不純物の拡散係数は単結晶シリコン内における拡散係
数に比べてJO乃至20倍も太きい。したがって上記の
短時間熱処理によりシリコン堆積膜21内における不純
物分布はほぼ均一濃度分布となりシリコン基板1内にお
けるドレイン拡散層18はシリコン基板1表面から約2
0μmの深さまでしか形成されない。なお上記短時間熱
処理によってはすでに形成されているソース拡散層13
等の濃度分布はほとんど影響をうけない。上記単時間熱
処理の後、白金のスパッタ蒸着を行い以降前記第1の実
施例に基づいてメモリを製造した。
本実施例に基づいて製造したメモリのトランジスタにつ
いてゲート零電位におけるソース・ドレイン間耐圧を測
定した。測定したトランジスタはマスク上のゲート長が
0.2μm、ドレイン低濃度拡散層18の表面濃度が各
々I X 1018cm−3,5X 10”cm−3,
I X 1019cm−3,5X 1019cm−3の
ものである。上記トランジスタの耐圧は各々、10.5
.8.0.7.5および6.5■であった。本実施例に
基づくメモリのトランジスタが前記第1の実施例による
トランジスタよりゲート長が短いにもかかわらずさらに
高耐圧化できたのは最大電界が印加されるドレイン拡散
層18内の不純物濃度分布がほぼ均一に分布しており、
電界分散がほぼ理想的に行われる為と考えられる。本実
施例に基づく0.2μmのゲート長を有するメモリば5
■通常電源で動作でき、かつホットキャリア注入に基づ
く信頼性の低下も1つたく生じないことがわかった。本
実施例に基づく0,2μmゲート長を有するメモリセル
は前記第1の実施例に基づく0.4μInの実効チャネ
ル長のトランジスタによるメモリセルに比べ約1.9倍
の高速化、すなわちトランジスタの伝達コンダクタンス
の改善が行なわれていた。上記結果は従来構造に基づく
同寸法のメモリセルにおいては電源電圧を低下させねば
動作できないだめ実効的な高速化がトランジスタの微細
化率に正比例しない事実を考慮すれは極めて画期的な改
善である。本実施例において、メモリトランジスタのソ
ース拡散層13における最大不純物濃度をドレイン拡散
層18の最大不純物濃度と一致するように構成し、試作
したトランジスタの伝達コンダクタンスも測定したが、
本実施例によるものより約3割も小さかった。上記結果
よシソース拡散層13の最大不純物濃度に関しては従来
構造と同様に1020cm″3以上に構成することがメ
モリの高速動作の観点から望ましいことがわかった。
いてゲート零電位におけるソース・ドレイン間耐圧を測
定した。測定したトランジスタはマスク上のゲート長が
0.2μm、ドレイン低濃度拡散層18の表面濃度が各
々I X 1018cm−3,5X 10”cm−3,
I X 1019cm−3,5X 1019cm−3の
ものである。上記トランジスタの耐圧は各々、10.5
.8.0.7.5および6.5■であった。本実施例に
基づくメモリのトランジスタが前記第1の実施例による
トランジスタよりゲート長が短いにもかかわらずさらに
高耐圧化できたのは最大電界が印加されるドレイン拡散
層18内の不純物濃度分布がほぼ均一に分布しており、
電界分散がほぼ理想的に行われる為と考えられる。本実
施例に基づく0.2μmのゲート長を有するメモリば5
■通常電源で動作でき、かつホットキャリア注入に基づ
く信頼性の低下も1つたく生じないことがわかった。本
実施例に基づく0,2μmゲート長を有するメモリセル
は前記第1の実施例に基づく0.4μInの実効チャネ
ル長のトランジスタによるメモリセルに比べ約1.9倍
の高速化、すなわちトランジスタの伝達コンダクタンス
の改善が行なわれていた。上記結果は従来構造に基づく
同寸法のメモリセルにおいては電源電圧を低下させねば
動作できないだめ実効的な高速化がトランジスタの微細
化率に正比例しない事実を考慮すれは極めて画期的な改
善である。本実施例において、メモリトランジスタのソ
ース拡散層13における最大不純物濃度をドレイン拡散
層18の最大不純物濃度と一致するように構成し、試作
したトランジスタの伝達コンダクタンスも測定したが、
本実施例によるものより約3割も小さかった。上記結果
よシソース拡散層13の最大不純物濃度に関しては従来
構造と同様に1020cm″3以上に構成することがメ
モリの高速動作の観点から望ましいことがわかった。
以上説明した本発明の第1乃至第2の実施例においては
ptSi層の形成時におけるptSi層直下の不純物析
出効果を利用し、オーミック接触に必要な不純物濃度領
域をptSi層と自己整合的に構成したが上記のptS
i層はMo、W、pd、Ni。
ptSi層の形成時におけるptSi層直下の不純物析
出効果を利用し、オーミック接触に必要な不純物濃度領
域をptSi層と自己整合的に構成したが上記のptS
i層はMo、W、pd、Ni。
Ti+ ’ra、Nb、Cr、pr等の他の高融点金属
又はそれらの混合物によるシリサイド膜で置換えて構成
してもさしつかえない。さらに前記各実施例においては
ソース拡散層にP”N+接合を形成する例について示し
たがP+層、さらにはN4層の形成をも省略することも
可能である。また本発明の各実施例においてはソース・
ドレイン拡散層を砒素イオンによシ形成した例を示した
が上記拡散層は憐イオンによってもよい、、マたその形
成方法もイオン打込みに限定されることなく、本発明の
精神を逸脱しない限シ、例えば熱拡散法など他の公知手
法に基づいても良い。また前記各実施例においては説明
の都合上、P導電型の半導体基板1を用い、Nm、不純
物によるソース・ドレイン領域を構成するいわゆるNチ
ャネル型トランジスタについて示しだがN導電型半導体
基板にP4電型不純物を構成するいわゆるPチャネル型
トジンジスタにも適用できることは言うまでもない。
又はそれらの混合物によるシリサイド膜で置換えて構成
してもさしつかえない。さらに前記各実施例においては
ソース拡散層にP”N+接合を形成する例について示し
たがP+層、さらにはN4層の形成をも省略することも
可能である。また本発明の各実施例においてはソース・
ドレイン拡散層を砒素イオンによシ形成した例を示した
が上記拡散層は憐イオンによってもよい、、マたその形
成方法もイオン打込みに限定されることなく、本発明の
精神を逸脱しない限シ、例えば熱拡散法など他の公知手
法に基づいても良い。また前記各実施例においては説明
の都合上、P導電型の半導体基板1を用い、Nm、不純
物によるソース・ドレイン領域を構成するいわゆるNチ
ャネル型トランジスタについて示しだがN導電型半導体
基板にP4電型不純物を構成するいわゆるPチャネル型
トジンジスタにも適用できることは言うまでもない。
本発明によれば0.2μmと極めて短いゲート長を有す
る絶縁ゲート型電界効果トランジスタによシ半導体記憶
装置を構成し、かつ5Vなる通常電源で動作することが
できる。本発明によれば半導体基板濃度を上昇させるこ
となくトランジスタのソース・ドレイン間耐圧を向上す
ることができ、かつ容量と直接結合されたソース拡散層
を高不純物濃度に保持できる。したがって電源電圧の低
下や伝達コンダクタンスの低ドを伴うことなくゲート長
の微細化率に比例させて半導体記憶装置の高速化ができ
る効果がある。
る絶縁ゲート型電界効果トランジスタによシ半導体記憶
装置を構成し、かつ5Vなる通常電源で動作することが
できる。本発明によれば半導体基板濃度を上昇させるこ
となくトランジスタのソース・ドレイン間耐圧を向上す
ることができ、かつ容量と直接結合されたソース拡散層
を高不純物濃度に保持できる。したがって電源電圧の低
下や伝達コンダクタンスの低ドを伴うことなくゲート長
の微細化率に比例させて半導体記憶装置の高速化ができ
る効果がある。
第1図乃至第2図は1つのトランジスタと1つの容量で
メモリセルが構成される従来の半導体記憶装置の平面お
よび断面を示す図、瓜3図乃至第8図は本発明の第1の
実施例を示す断面図、第9図乃至第10図は本発明の第
2の実施例を示す断第 1(21 第2図 χ 3 図 第 4(2] χ 5 ロ χ 6I21 ’)5’′Itz 5 /4 13 6 fJ q 口 第 10121
メモリセルが構成される従来の半導体記憶装置の平面お
よび断面を示す図、瓜3図乃至第8図は本発明の第1の
実施例を示す断面図、第9図乃至第10図は本発明の第
2の実施例を示す断第 1(21 第2図 χ 3 図 第 4(2] χ 5 ロ χ 6I21 ’)5’′Itz 5 /4 13 6 fJ q 口 第 10121
Claims (1)
- 【特許請求の範囲】 1、一つのiJj気谷量容量記電気容量への低荷蓄槓を
+tilJ御する一つの絶縁ゲート型延界効果トランジ
スタから構成されるメモリセルにおいて、上記電気容量
と接続される上記絶縁ゲート型′区界効果トランジスタ
のソース領域は半導体基板と反対導電型を有する不純物
拡散層により半導体基板内に構成され、かつ上記絶縁ゲ
ート型電界効果トランジスタのドレイン領域が半導体基
板と反対4市型を有し、その最大濃度が1028ffi
−3乃至10” cm−3である不純物拡散層とシリ
サイド層で構成されることを特徴とする半導体記憶装置
。 2、特許請求の範囲第1項記載の半導体記憶装置におい
て、上6己トンイン領域の少なくとも一部は半導体基板
上に堆積された半導体薄膜内に構成されることを特徴と
する半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58123231A JPS6015964A (ja) | 1983-07-08 | 1983-07-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58123231A JPS6015964A (ja) | 1983-07-08 | 1983-07-08 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6015964A true JPS6015964A (ja) | 1985-01-26 |
Family
ID=14855441
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58123231A Pending JPS6015964A (ja) | 1983-07-08 | 1983-07-08 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6015964A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62145859A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1983
- 1983-07-08 JP JP58123231A patent/JPS6015964A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62145859A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
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